JP2010199283A - 複合抵抗器及びその製造方法 - Google Patents
複合抵抗器及びその製造方法 Download PDFInfo
- Publication number
- JP2010199283A JP2010199283A JP2009042146A JP2009042146A JP2010199283A JP 2010199283 A JP2010199283 A JP 2010199283A JP 2009042146 A JP2009042146 A JP 2009042146A JP 2009042146 A JP2009042146 A JP 2009042146A JP 2010199283 A JP2010199283 A JP 2010199283A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- film
- insulating substrate
- resistors
- resistance value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】第一の課題は、抵抗値比率の誤差が小さく且つ配線抵抗の影響の極めて小さい複合抵抗器を提供する。第二の課題は、オペアンプで増幅する場合であっても検出誤差の小さい電流検出器を提供する。
【解決手段】絶縁基板1の第一面に各々10Ω以上の抵抗値を有する1又は2以上の第一の抵抗体3を形成する工程と、前記第一の抵抗体3を覆うようにレーザー透過ガラス膜を形成する工程と、前記絶縁基板1の第一面又は第一面と対向する第二面に1Ω以下の抵抗値を有する第二の抵抗体6を第一の抵抗体3と電気的に接続するように形成する工程と、前記第一及び第二の抵抗体をレーザーにてトリミングする工程とを備えることを特徴とする。
【選択図】図4
【解決手段】絶縁基板1の第一面に各々10Ω以上の抵抗値を有する1又は2以上の第一の抵抗体3を形成する工程と、前記第一の抵抗体3を覆うようにレーザー透過ガラス膜を形成する工程と、前記絶縁基板1の第一面又は第一面と対向する第二面に1Ω以下の抵抗値を有する第二の抵抗体6を第一の抵抗体3と電気的に接続するように形成する工程と、前記第一及び第二の抵抗体をレーザーにてトリミングする工程とを備えることを特徴とする。
【選択図】図4
Description
この発明は、複数の抵抗体が電気的に接続されて所定の機能を果たす複合抵抗器に関する。この複合抵抗器は電流検出器として好適に利用されうる。
抵抗体の出力電圧を検知素子とする電流検出回路は、検出用抵抗の他に、オペアンプとオペアンプの増幅率を調整する増幅率調整用抵抗を必要とする。例えば、図1のような差動増幅回路のVIN1とVIN2間に電流検出抵抗を配置し、その電流値に応じた電圧を増幅する電流検出回路において、負荷に流れる電流を検出する電流検出用抵抗の他に、オペアンプの増幅率を調整するR1、R2とR3、R4を必要とする。
従来、このような電流検出回路としては、抵抗体毎に物理的に個別の部品を実装基板上で電気的に結線したものが用いられていた。そして、増幅率は抵抗値比率R2/R1(R4/R3)で決定されることから、各抵抗体にはその抵抗値偏差が小さく且つ温度特性の偏差も小さい高精度品が適用されている。
一方、端子を抵抗体と同じ材料で厚膜印刷する(特許文献1)、基板の四隅に電流端子と電圧端子とを設け、電流端子間をつなぐ対角線方向に抵抗体を印刷する(特許文献2)などの工夫を凝らすことにより、単一の基板内で電流検出回路を実現したものが提案されている。
しかし、個別の抵抗器同士を結線した場合は抵抗器毎に特性にばらつきがあるので、抵抗値比率に誤差が生じる。また、増幅率調整用抵抗の抵抗値は通常、10Ω以上であるのに対して、電流検出用抵抗のそれは通常1Ω以下と低いため、個別部品を結線した場合には配線抵抗の影響が非常に大きい。このため個別部品の抵抗値、抵抗温度係数の絶対値が高精度であっても、配線抵抗の抵抗値および配線抵抗の温度特性が影響し、電流検出の誤差を生む原因となっていた。
また、特許文献1及び2に記載の回路においても、出力電圧をオペアンプで増幅するには結局増幅率調整用抵抗を別に接続しなければならず、配線抵抗の影響に基づく誤差を根本的に解決するものではない。
かといって、抵抗値の桁違いに異なる抵抗体を同一の基板に形成することは困難であった。
それ故、この発明の第一の課題は、抵抗値比率の誤差が小さく且つ配線抵抗の影響の極めて小さい複合抵抗器を提供することにある。第二の課題は、オペアンプで増幅する場合であっても検出誤差の小さい電流検出器を提供することにある。
また、特許文献1及び2に記載の回路においても、出力電圧をオペアンプで増幅するには結局増幅率調整用抵抗を別に接続しなければならず、配線抵抗の影響に基づく誤差を根本的に解決するものではない。
かといって、抵抗値の桁違いに異なる抵抗体を同一の基板に形成することは困難であった。
それ故、この発明の第一の課題は、抵抗値比率の誤差が小さく且つ配線抵抗の影響の極めて小さい複合抵抗器を提供することにある。第二の課題は、オペアンプで増幅する場合であっても検出誤差の小さい電流検出器を提供することにある。
その課題を解決するために、この発明の複合抵抗器は、
絶縁基板と、
この絶縁基板の第一面に形成され、各々10Ω以上の抵抗値を有する1又は2以上の第一の抵抗体と、
前記絶縁基板の第一面又は第一面と対向する第二面に第一の抵抗体と電気的に接続するように形成され、1Ω以下の抵抗値を有する第二の抵抗体と、
第二の抵抗体を覆うことなく第一の抵抗体を覆うように形成されたレーザー透過ガラス膜と
を備えることを特徴とする。
絶縁基板と、
この絶縁基板の第一面に形成され、各々10Ω以上の抵抗値を有する1又は2以上の第一の抵抗体と、
前記絶縁基板の第一面又は第一面と対向する第二面に第一の抵抗体と電気的に接続するように形成され、1Ω以下の抵抗値を有する第二の抵抗体と、
第二の抵抗体を覆うことなく第一の抵抗体を覆うように形成されたレーザー透過ガラス膜と
を備えることを特徴とする。
この複合抵抗器によれば、一の絶縁基板に複数の抵抗体が形成されているので、配線距離が短くて足り、配線抵抗も極めて小さい。また、第一の抵抗体が複数であっても同じ材料で同時に形成されたものであるので、抵抗値や抵抗温度係数の偏差がほとんど無い。
電流検出器として用いる場合は、前記第一の抵抗体が増幅率調整用となり、第二の抵抗体が電流検出用となる。
電流検出器として用いる場合は、前記第一の抵抗体が増幅率調整用となり、第二の抵抗体が電流検出用となる。
この発明の複合抵抗器を製造する適切な方法は、
絶縁基板の第一面に各々10Ω以上の抵抗値を有する1又は2以上の第一の抵抗体を形成する工程と、
前記第一の抵抗体を覆うようにレーザー透過ガラス膜を形成する工程と、
前記絶縁基板の第一面又は第一面と対向する第二面に1Ω以下の抵抗値を有する第二の抵抗体を第一の抵抗体と電気的に接続するように形成する工程と、
前記第一及び第二の抵抗体をレーザーにてトリミングする工程と
を備えることを特徴とする。
絶縁基板の第一面に各々10Ω以上の抵抗値を有する1又は2以上の第一の抵抗体を形成する工程と、
前記第一の抵抗体を覆うようにレーザー透過ガラス膜を形成する工程と、
前記絶縁基板の第一面又は第一面と対向する第二面に1Ω以下の抵抗値を有する第二の抵抗体を第一の抵抗体と電気的に接続するように形成する工程と、
前記第一及び第二の抵抗体をレーザーにてトリミングする工程と
を備えることを特徴とする。
この方法によれば、第二の抵抗体を形成している間、第一の抵抗体はレーザー透過ガラス膜で覆われているので、第一の抵抗体と第二の抵抗体とで材質を異ならせて形成することができる。従って、各抵抗体が必要な特性をもつように材質を選択すればよい。そして、第一の抵抗体はレーザー透過ガラス膜を介して、第二の抵抗体は直接レーザーにてトリミングし、各々抵抗値を調整することができる。レーザー透過ガラス膜は、好ましくは二酸化ケイ素からなる。YAGレーザーの波長である1.06μmの波長の光を透過させることができるからである。
第一の抵抗体が多結晶薄膜又は厚膜によって形成され、第二の抵抗体が薄膜又は厚膜とその上のメッキ膜との積層体によって又は箔によって形成されていると好ましい。第一の抵抗体に関しては多結晶薄膜又は厚膜はその上にレーザー透過ガラス膜を形成する際にも抵抗温度特性が安定しているうえ、レーザー透過ガラス膜を介しても容易にトリミングできるからである。また第二の抵抗体に関しては、鍍金膜や箔は厚く形成して、低抵抗値を容易に実現できるからである。
配線抵抗の影響の極めて小さい複合抵抗器であるので、抵抗値精度に優れ、電流検出器として用いる場合は、オペアンプで増幅する場合であっても検出誤差が小さく検出精度に優れる。
−実施形態1−
この発明の実施形態を図面とともに説明する。図2は電流検出器として用いられる複合抵抗器の平面図、図3は同じく底面図、図4は同じく正面図、図5は同複合抵抗器の等価回路図である。複合抵抗器10は、長さ3.2mm×幅2.5mm×厚さ0.4mmのアルミナセラミックからなる絶縁基板1と、絶縁基板1の長さ方向に間隔を開けて配列させられた3対の端子2と、4つの増幅率調整用抵抗体3と、8つの電極4と、2つの電極5と、電流検出用抵抗体6とを備える。増幅率調整用抵抗体3及び電極4は、平面視点対称に配置されている。
この発明の実施形態を図面とともに説明する。図2は電流検出器として用いられる複合抵抗器の平面図、図3は同じく底面図、図4は同じく正面図、図5は同複合抵抗器の等価回路図である。複合抵抗器10は、長さ3.2mm×幅2.5mm×厚さ0.4mmのアルミナセラミックからなる絶縁基板1と、絶縁基板1の長さ方向に間隔を開けて配列させられた3対の端子2と、4つの増幅率調整用抵抗体3と、8つの電極4と、2つの電極5と、電流検出用抵抗体6とを備える。増幅率調整用抵抗体3及び電極4は、平面視点対称に配置されている。
各対の端子2の一方は絶縁基板1の第一の主面における幅方向端部から端面を経て第二の主面の端部に至るように形成され、対となる他方がこれと幅方向に対向するように形成されている。いずれの端子2も2層の金属薄膜の上に順にCu、Ni及びSn鍍金膜を形成したものである。電極4はNi系薄膜からなり、絶縁基板1の第一の主面上を各端子2の先端から幅方向内方に向かって延びるように形成されている。電極5はCuめっき膜からなり、絶縁基板1の第二の主面上を長さ方向中央の端子2の先端から幅方向内方に向かって延びるように形成されている。調整用抵抗体3は、NiCr合金薄膜からなり、基板1の第一の主面上で幅方向に対向するか又は長さ方向に隣り合ういずれかの電極4、4間に跨るように形成されている。電流検出用抵抗体6は、銅ニッケル合金薄膜とリンを含むNi系めっき膜の積層体からなり、基板1の第二の主面上で電極5、5間を跨るように形成されている。
図面では省略しているが、抵抗体3及び電極4を覆うように第一の主面の端子2上を除くほぼ全面に二酸化珪素膜およびエポキシ樹脂膜の積層体からなる保護膜が設けられ、抵抗体6及び電極5を覆うように第二の主面の端子2上を除くほぼ全面にエポキシ樹脂膜による保護膜が設けられている。
尚、絶縁基板1は、アルミナセラミックに限らず、用途に応じた絶縁材料もしくは面方向に絶縁膜を形成した導電材料からなっていてもよい。
尚、絶縁基板1は、アルミナセラミックに限らず、用途に応じた絶縁材料もしくは面方向に絶縁膜を形成した導電材料からなっていてもよい。
複合抵抗器10は、以下のような手順で製造される。先ず、絶縁基板1の複数個分の平面積を有する大型基板の一方の面(第一の主面)に抵抗体材料および電極材料を各々スパッタリングすることにより金属薄膜を形成する。スパッタリングに代えて化学蒸着や電子ビーム蒸着など、その他の薄膜形成技術を用いてもよい。そして、複数のフォトリソ工程(レジスト塗布、露光、現像、エッチング)にて、必要な形状、所望の抵抗値になるように抵抗体部分、電極部分をそれぞれパターン形成する。その後、第一の主面全体にプラズマCVDにて二酸化珪素の膜を形成する。このとき第一の主面が300℃程度の温度になるが、抵抗体材料はいずれも多結晶薄膜からなるので、変質することなく、抵抗温度特性が設計通りに維持される。
次に、他方の面(第二の主面)に第一の主面に形成した薄膜抵抗とは異なり銅ニッケル合金薄膜をスパッタリングにより形成する。この金属膜はめっき下地となる膜であり、フォトリソ工程をへて、所望の形状に形成される。この下地金属膜に電流検出抵抗体6となるNi系めっき膜をフォトリソと無電解めっき法とで、電流検出抵抗の電極5となるCuめっき膜を電解めっき法を用いて形成する。第二の主面が加工されている間、第一の主面は二酸化珪素膜にてエッチング、めっきから保護されている。その後、第二の主面をレジスト膜で保護した状態で、第一の主面の端子2上の二酸化珪素膜をフォトリソ工程にて除去する。
次に、比率調整用抵抗体3及び電流検出用抵抗体6を、レーザートリミング法を用いて高精度に調整する。なお調整用抵抗体3は二酸化珪素膜上からレーザーを掃射し高精度に抵抗値調整される。
その後、環境および機械的保護のため、端子2となる部分以外の両主面にエポキシ系樹脂をスクリーン印刷することにより保護膜を形成する。レーザースクライブ装置により、大型基板の第一の主面上で縦横に溝を切ることによって絶縁基板1の1個分ずつに区画化し、基板1の長辺に対応する溝に沿って分割した後、鍍金下地となる金属を切断面にスパッタリングする。さらに基板1の短辺に対応する溝に沿って分割する。最後に、Cu、Ni及びSnを順にバレルメッキすることにより端子2を形成することにより、複合抵抗器が完成する。
その後、環境および機械的保護のため、端子2となる部分以外の両主面にエポキシ系樹脂をスクリーン印刷することにより保護膜を形成する。レーザースクライブ装置により、大型基板の第一の主面上で縦横に溝を切ることによって絶縁基板1の1個分ずつに区画化し、基板1の長辺に対応する溝に沿って分割した後、鍍金下地となる金属を切断面にスパッタリングする。さらに基板1の短辺に対応する溝に沿って分割する。最後に、Cu、Ni及びSnを順にバレルメッキすることにより端子2を形成することにより、複合抵抗器が完成する。
複合抵抗器10においては、必要とされる5つの抵抗体が全て一の絶縁基板に形成されているので、配線距離が短くて足り、配線抵抗も極めて小さい。また、調整用抵抗体3については複数であっても同じ材料で同時に形成されたものであるので、抵抗値や抵抗温度係数の偏差がほとんど無い。
−実施形態2−
図6は実施形態2にかかる複合抵抗器の平面図、図7は同じく底面図、図8は同じく正面図、図9は同複合抵抗器の等価回路図である。複合抵抗器20は、長さ7.5mm×幅2.0mm×厚さ0.4mmのアルミナセラミックからなる絶縁基板11と、絶縁基板11の長さ方向に間隔を開けて配列させられた3対の端子12と、4つの増幅率調整用抵抗体13と、8つの電極14と、4つの電極15と、2つの電流検出用抵抗体16とを備える。
図6は実施形態2にかかる複合抵抗器の平面図、図7は同じく底面図、図8は同じく正面図、図9は同複合抵抗器の等価回路図である。複合抵抗器20は、長さ7.5mm×幅2.0mm×厚さ0.4mmのアルミナセラミックからなる絶縁基板11と、絶縁基板11の長さ方向に間隔を開けて配列させられた3対の端子12と、4つの増幅率調整用抵抗体13と、8つの電極14と、4つの電極15と、2つの電流検出用抵抗体16とを備える。
端子12の配置は実施形態1におけるものとほぼ同じである。検出用抵抗体16のうち一つは、実施形態1と同じく第二の主面に形成されているが、その位置は実施形態1と異なり絶縁基板11における一方の短辺側1/3の領域に偏っている。検出用抵抗体16の他の一つは、幾何学的にはそれと対向するように且つ電気的には並列接続となるように第一の主面に形成されている。そして、第一の主面の他方の短辺側2/3の領域に4つの調整用抵抗体13が形成されている。第一の主面上の検出用抵抗体16、電極4及び電極5は絶縁基板11の長寸方向中心線を基準として線対称に配置されている。
この複合抵抗器20によれば、2つの検出用抵抗体16が並列に接続されているので、検出用抵抗体16全体の定格電力を大きくしても、電流密度は1つの場合よりも低減される。そのため、ジュール熱に伴う温度上昇が抑制され、抵抗体16の変質を防止できる。
−その他の実施形態−
実施形態1及び2の複合抵抗器において、増幅率調整用抵抗体の抵抗値として数百kΩ以上の高い値が必要な場合には、薄膜抵抗体の代わりに、印刷技術で形成された厚膜抵抗体を用いる事ができる。この場合は、レーザー透過ガラス膜は、厚膜抵抗体の焼成温度よりも100〜200℃程度低い温度で焼成可能なガラスペーストを印刷することによって形成される。
また、実施形態1及び2の複合抵抗器において、電流検出用抵抗体に更に大きな定格電力が要請される場合には、薄膜とメッキ膜との積層体の代わりに金属箔抵抗体を用いることができる。尚、この場合、金属箔抵抗体は、耐熱性接着剤でセラミックの絶縁基板と固着され、金属薄膜を下地とするメッキ膜を介して電極と接続される。
実施形態1及び2の複合抵抗器において、増幅率調整用抵抗体の抵抗値として数百kΩ以上の高い値が必要な場合には、薄膜抵抗体の代わりに、印刷技術で形成された厚膜抵抗体を用いる事ができる。この場合は、レーザー透過ガラス膜は、厚膜抵抗体の焼成温度よりも100〜200℃程度低い温度で焼成可能なガラスペーストを印刷することによって形成される。
また、実施形態1及び2の複合抵抗器において、電流検出用抵抗体に更に大きな定格電力が要請される場合には、薄膜とメッキ膜との積層体の代わりに金属箔抵抗体を用いることができる。尚、この場合、金属箔抵抗体は、耐熱性接着剤でセラミックの絶縁基板と固着され、金属薄膜を下地とするメッキ膜を介して電極と接続される。
[増幅率調整用抵抗の効果確認]
前記実施形態と異なり4個の増幅率調整用抵抗体(R1、R2、R3、R4とする。)として個別の抵抗器同士を結線した場合と、実施形態の如く一つの絶縁基板上に全て形成した場合とで抵抗比率の誤差すなわちR2/R1とR4/R3との差を比較する。
前記実施形態と異なり4個の増幅率調整用抵抗体(R1、R2、R3、R4とする。)として個別の抵抗器同士を結線した場合と、実施形態の如く一つの絶縁基板上に全て形成した場合とで抵抗比率の誤差すなわちR2/R1とR4/R3との差を比較する。
先ず、個別部品として抵抗値偏差±0.5%、抵抗温度係数偏差±25ppm/℃の精度で、R1=R3=10kΩ、R2=R4=50kΩの薄膜チップ抵抗器を用いるとする。この場合、電流検出用抵抗の誤差を無視した場合でも、下記の計算式で示されるように抵抗値偏差の影響で最大2%、温度変化の影響で最大1%、合計3%の大きさで抵抗比率に誤差が生じる。
即ち、R1、R3は10,000Ωで偏差仕様が±0.5%であるので、この製品のとりうる抵抗値は−0.5%の時9950Ω、+0.5%の時10,050Ωをとる。R2、R4は50,000Ωで偏差仕様が±0.5%であるので、この製品のとりうる抵抗値は−0.5%の時49,750Ω、+0.5%の時 50,250Ω をとる。
このため、R2/R1=R4/R3の値の
最小値は40750/10050=4.950、
最大値は50250/9959 =5.050となる。
よつて、誤差は最大、100×(5.05―4.95)/4.95=2.0%
このため、R2/R1=R4/R3の値の
最小値は40750/10050=4.950、
最大値は50250/9959 =5.050となる。
よつて、誤差は最大、100×(5.05―4.95)/4.95=2.0%
次に抵抗値偏差が0であった場合に、それぞれの抵抗が、周囲温度が25℃〜125℃の範囲(チップ電子部品の一般的な使用温度範囲)で使用される時の温度による抵抗変化は、抵抗値×温度差×温度係数となる。従って、
温度係数25ppmのとき
R1’(R3’)=10000Ω×(1+25×10−6×100)=10025Ω
温度係数−25ppmのとき
R1’(R3’)=10000Ω×(1−25×10−6×100)=9975Ω
同様に
温度係数25ppmのとき
R2’(R4’)=50000Ω×(1+25×10−6×100)=50175Ω
温度係数−25ppmのとき
R2’(R4’)=50000Ω×(1−25×10−6×100)=49875Ω
従って、R2/R1= R4/R3の値の
最小値は49875/10020=4.975、
同じく最大値は50175/9975=5.025となる。
よつて、誤差は最大、100×(5.025―4.975)/4.95=1.0%
温度係数25ppmのとき
R1’(R3’)=10000Ω×(1+25×10−6×100)=10025Ω
温度係数−25ppmのとき
R1’(R3’)=10000Ω×(1−25×10−6×100)=9975Ω
同様に
温度係数25ppmのとき
R2’(R4’)=50000Ω×(1+25×10−6×100)=50175Ω
温度係数−25ppmのとき
R2’(R4’)=50000Ω×(1−25×10−6×100)=49875Ω
従って、R2/R1= R4/R3の値の
最小値は49875/10020=4.975、
同じく最大値は50175/9975=5.025となる。
よつて、誤差は最大、100×(5.025―4.975)/4.95=1.0%
これに対して、実施形態1のように1面に4個の抵抗体を薄膜で形成して結線した場合、相対抵抗値偏差±0.02%、相対温度係数偏差±2ppmが可能である。前記と同様に計算すると、抵抗値偏差の影響で最大0.08%、温度変化の影響で最大0.08%、となり合計誤差は最大でも0.16%以内となり、個別部品の合計誤差3%に対して、1/18に小さくできる。これを検証するため、実施形態1の複合抵抗器において、調整用抵抗体3の厚みを100nmとし、R1=R3=10kΩ、R2=R4=59kΩとなるようにトリミングして得られたものについて、2組の調整用抵抗体の抵抗比率を種々の温度で測定し、比率誤差を求めた。その測定結果を図10に示す。
図10に示される通り実施形態の複合抵抗器によれば抵抗比率の誤差が大きく低減された。
図10に示される通り実施形態の複合抵抗器によれば抵抗比率の誤差が大きく低減された。
[配線抵抗の影響]
PCB基板の配線の材料は銅めっきであり、一般に電流検出用抵抗体の抵抗値はmΩオーダである。今、プリント基板に通常使われる配線基板で電流検出用抵抗体と増幅率調整用抵抗体との間の配線長さを5mm、銅配線厚を10μm、巾を0.5mm、銅の抵抗率をP=2.4μΩ・cm(実測値)とすると、抵抗R=抵抗率P×長さL/断面積Sより、その配線抵抗は24mΩとなる。
PCB基板の配線の材料は銅めっきであり、一般に電流検出用抵抗体の抵抗値はmΩオーダである。今、プリント基板に通常使われる配線基板で電流検出用抵抗体と増幅率調整用抵抗体との間の配線長さを5mm、銅配線厚を10μm、巾を0.5mm、銅の抵抗率をP=2.4μΩ・cm(実測値)とすると、抵抗R=抵抗率P×長さL/断面積Sより、その配線抵抗は24mΩとなる。
従って、電流検出抵抗体の抵抗値を100mΩとした場合、配線抵抗を含めた合計抵抗値は124mΩとなる。電流検出抵抗体の抵抗温度係数を200ppm、銅系めっき膜の抵抗温度係数を3800ppm℃、25℃の電流検出抵抗と配線抵抗の合成抵抗値をR、周囲温度が40℃(25℃→65℃)上昇したときの合成抵抗値をR’とすると、
R’= 電流検出抵抗の温度変化+配線抵抗の温度変化+R
=100mΩ×(1+200ppm/℃×40℃)+24mΩ×(1+3800ppm/℃×40℃)
=100.8mΩ+28mΩ
=128.8mΩ
R’=1.04R
となり、電流検出用抵抗体にかかる電圧に4%の誤差が生じることになる。
R’= 電流検出抵抗の温度変化+配線抵抗の温度変化+R
=100mΩ×(1+200ppm/℃×40℃)+24mΩ×(1+3800ppm/℃×40℃)
=100.8mΩ+28mΩ
=128.8mΩ
R’=1.04R
となり、電流検出用抵抗体にかかる電圧に4%の誤差が生じることになる。
一方、実施形態1においては電流検出用抵抗と増幅率調整用抵抗との配線長は絶縁基板1のサイズを超えることはなく、設計により0.5mm以下に設定される。そこで、図2の符号5に示した電流検出抵抗内部電極を銅めっきとした場合を計算すると、実施形態1の場合、配線抵抗は0.15mΩ以下と外部で配線する場合の1/160ときわめて小さくでき、個別部品で形成した回路に比べ電流検出誤差を大幅に低減可能となった。
[実装面積の削減効果確認]
ST−08パッケージのオペアンプを複数個の抵抗器とともに実装した場合と、実施形態1の複合抵抗器とともに実装した場合とで実装基板上の占有面積を比較した。複数個の抵抗器として、1608チップサイズの増幅率調整用抵抗器4個、及び3216チップサイズの電流検出用抵抗器1個を準備し、図11(a)にオペアンプOとともに示すように4個の調整用抵抗器23を実装基板S上に横列に配置し、電流検出用抵抗器26を調整用抵抗器23と直交する方向に配置し、それぞれ実装基板S上の部品電極と半田付けした。このときの占有面積Pは78.4mm2であった。
ST−08パッケージのオペアンプを複数個の抵抗器とともに実装した場合と、実施形態1の複合抵抗器とともに実装した場合とで実装基板上の占有面積を比較した。複数個の抵抗器として、1608チップサイズの増幅率調整用抵抗器4個、及び3216チップサイズの電流検出用抵抗器1個を準備し、図11(a)にオペアンプOとともに示すように4個の調整用抵抗器23を実装基板S上に横列に配置し、電流検出用抵抗器26を調整用抵抗器23と直交する方向に配置し、それぞれ実装基板S上の部品電極と半田付けした。このときの占有面積Pは78.4mm2であった。
一方、実施形態1の複合抵抗器10も図11(b)にオペアンプOとともに示すように同じ実装基板S上に配置し、部品電極と半田付けした。このときの占有面積Qは31.9mm2であった。従って、実装基板上の占有面積を1/2以下にする事か可能となった。尚、実装基板の両面にオペアンプと複合抵抗器を配置し、スルーホールで接続する場合には、更に占有面積の削減が可能となる。
10、20 複合抵抗器
1、11 絶縁基板
2、12 端子
3、13 増幅率調整用抵抗体
4、5、14、15 電極
6、16 電流検出用抵抗体
1、11 絶縁基板
2、12 端子
3、13 増幅率調整用抵抗体
4、5、14、15 電極
6、16 電流検出用抵抗体
Claims (7)
- 絶縁基板と、
この絶縁基板の第一面に形成され、各々10Ω以上の抵抗値を有する1又は2以上の第一の抵抗体と、
前記絶縁基板の第一面又は第一面と対向する第二面に第一の抵抗体と電気的に接続するように形成され、1Ω以下の抵抗値を有する第二の抵抗体と、
第二の抵抗体を覆うことなく第一の抵抗体を覆うように形成されたレーザー透過ガラス膜と
を備えることを特徴とする複合抵抗器。 - 前記レーザー透過ガラス膜が二酸化ケイ素からなる請求項1に記載の複合抵抗器。
- 前記第一の抵抗体が増幅率調整用であり、第二の抵抗体が電流検出用である請求項1又は2に記載の複合抵抗器。
- 前記絶縁基板がセラミックからなり、前記第一の抵抗体が多結晶薄膜又は厚膜からなり、第二の抵抗体が薄膜又は厚膜とその上のメッキ膜との積層体又は箔からなる請求項1〜3のいずれかに記載の複合抵抗器。
- 絶縁基板の第一面に各々10Ω以上の抵抗値を有する1又は2以上の第一の抵抗体を形成する工程と、
前記第一の抵抗体を覆うようにレーザー透過ガラス膜を形成する工程と、
前記絶縁基板の第一面又は第一面と対向する第二面に1Ω以下の抵抗値を有する第二の抵抗体を第一の抵抗体と電気的に接続するように形成する工程と、
前記第一及び第二の抵抗体をレーザーにてトリミングする工程と
を備えることを特徴とする複合抵抗器の製造方法。 - 前記第一の抵抗体が多結晶薄膜又は厚膜によって形成され、第二の抵抗体が薄膜又は厚膜とその上のメッキ膜との積層体によって又は箔によって形成されている請求項5に記載の方法。
- 前記第一の抵抗体がニッケルクロム合金薄膜によって形成され、第二の抵抗体が銅ニッケル合金薄膜とその上のニッケルを主成分とするメッキ膜との積層体によって形成されている請求項5に記載の方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009042146A JP2010199283A (ja) | 2009-02-25 | 2009-02-25 | 複合抵抗器及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009042146A JP2010199283A (ja) | 2009-02-25 | 2009-02-25 | 複合抵抗器及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010199283A true JP2010199283A (ja) | 2010-09-09 |
Family
ID=42823718
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009042146A Pending JP2010199283A (ja) | 2009-02-25 | 2009-02-25 | 複合抵抗器及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010199283A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108428525A (zh) * | 2017-02-13 | 2018-08-21 | 三星电机株式会社 | 电阻器元件、制造该电阻器元件的方法及电阻器元件组件 |
JP2019213344A (ja) * | 2018-06-05 | 2019-12-12 | パナソニックIpマネジメント株式会社 | 車載充電器 |
KR20200144088A (ko) | 2018-04-17 | 2020-12-28 | 미쓰비시 마테리알 가부시키가이샤 | Cu-Ni 합금 스퍼터링 타깃 |
-
2009
- 2009-02-25 JP JP2009042146A patent/JP2010199283A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108428525A (zh) * | 2017-02-13 | 2018-08-21 | 三星电机株式会社 | 电阻器元件、制造该电阻器元件的方法及电阻器元件组件 |
JP2018133554A (ja) * | 2017-02-13 | 2018-08-23 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | 抵抗素子、その製造方法、並びに抵抗素子アセンブリー |
US10181367B2 (en) | 2017-02-13 | 2019-01-15 | Samsung Electro-Mechanics Co., Ltd. | Resistor element, method of manufacturing the same, and resistor element assembly |
KR20200144088A (ko) | 2018-04-17 | 2020-12-28 | 미쓰비시 마테리알 가부시키가이샤 | Cu-Ni 합금 스퍼터링 타깃 |
JP2019213344A (ja) * | 2018-06-05 | 2019-12-12 | パナソニックIpマネジメント株式会社 | 車載充電器 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI517186B (zh) | Thermistor and its manufacturing method | |
US8994491B2 (en) | Chip resistor and method of manufacturing the same | |
JP6599858B2 (ja) | 少なくとも1つの埋設された高精度抵抗器を備えるプリント回路板 | |
US10224132B2 (en) | Chip resistor and method for manufacturing same | |
CN106898448B (zh) | 片式电阻器及其制造方法 | |
JP2002057009A (ja) | 抵抗器の製造方法および抵抗器 | |
US10181367B2 (en) | Resistor element, method of manufacturing the same, and resistor element assembly | |
JP7107478B2 (ja) | 抵抗素子及び抵抗素子アセンブリ | |
JP2010199283A (ja) | 複合抵抗器及びその製造方法 | |
JP2011086750A (ja) | 薄膜チップ抵抗器 | |
JP2011027495A (ja) | 磁気センサの製造方法及び磁気センサ | |
JP4189005B2 (ja) | チップ抵抗器 | |
JP4542608B2 (ja) | 電流検出用抵抗器の製造方法 | |
CN107256746A (zh) | 片式热敏电阻器的制造方法与片式热敏电阻器 | |
JP5262159B2 (ja) | 薄膜チップ抵抗器の製造方法 | |
JP4867487B2 (ja) | チップ抵抗器の製造方法 | |
JP2005164469A (ja) | 電流検出用抵抗装置およびその製造方法 | |
JP2006019323A (ja) | 抵抗組成物、チップ抵抗器及びその製造方法 | |
JPH08213221A (ja) | 角形薄膜チップ抵抗器の製造方法 | |
JP2008157892A (ja) | 電流検出器、電流検出用具及び電流検出方法 | |
DK179268B1 (en) | Mass production of small temperature sensors with flip chips | |
JP2008244211A (ja) | 薄膜チップ抵抗器の製造方法 | |
JP2007335488A5 (ja) | ||
JP2000299203A (ja) | 抵抗器およびその製造方法 | |
JP2023143428A (ja) | 温度センサ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120215 |
|
A072 | Dismissal of procedure |
Free format text: JAPANESE INTERMEDIATE CODE: A073 Effective date: 20130618 |