JP2011027495A - 磁気センサの製造方法及び磁気センサ - Google Patents

Abstract

【課題】少なくとも製造時のパッケージ工程においてセンサに熱が加えられたとしても、オフセット電圧のバラツキを軽減することができる磁気センサの製造方法及び磁気センサを提供する。
【解決手段】磁気センサの基板表面の絶縁層に、ブリッジ状に組んだ磁気抵抗１０〜４０を成膜する。磁気抵抗１０〜４０の成膜後、その表面に保護膜を成膜する。保護膜成膜後、その基板部品、即ち基板モジュールをアニールする。このアニール後、磁気抵抗１０〜４０の粗調部８をレーザトリミングによりカットすることで、磁気抵抗１０〜４０の抵抗値を調整する。そして、最後に基板モジュールをパッケージする。
【選択図】図３

Description

本発明は、検出磁界に応じた信号を出力する磁気センサの製造方法及び磁気センサに関する。

従来から周知のように、被検出体の位置や変化量を検出するセンサとして、図７に示すように、周囲の磁界Ｈの変化からこれら値を検出する磁気センサ８０が広く使用されている。磁気センサ８０は４つの磁気抵抗８１〜８４をブリッジ状に組み、このブリッジ回路において直列回路の組みである磁気抵抗８１，８２と、磁気抵抗８３，８４との間に、電源電圧Ｖccを各々印加する。そして、これら磁気抵抗８１〜８４にかかる磁界が変化すると、それに応じて磁気抵抗８１〜８４の抵抗値が変化し、磁気抵抗８１，８２の中点（ノード）の電圧と、磁気抵抗８３，８４の中点（ノード）の電圧との差分を、検出信号Ｖoutとして出力する。

ここで、この種の磁気センサ８０において、同センサ８０を高精度のものとするには、図８に示すように、磁気センサ８０の最大出力Ｖmaxと最小出力Ｖminとの間の中間値、即ちオフセット電圧Ｖoff（＝（Ｖmax＋Ｖmin）／２）を「０」に近づけることが周知となっている。オフセット電圧Ｖoffを「０」に近づけるには、磁気抵抗８１の抵抗値をＲ１、磁気抵抗８２の抵抗値をＲ２、磁気抵抗８３の抵抗値をＲ３、磁気抵抗８４の抵抗値をＲ４とすると、これら抵抗値Ｒ１〜Ｒ４に「Ｒ１×Ｒ４＝Ｒ２×Ｒ３」という関係性を持たせることが必要である。

この種の磁気センサ８０の製造は、図９及び図１０に示すように、大別すると、磁気抵抗８１〜８４の成膜工程、磁気抵抗８１〜８４を上面から覆う層間絶縁膜８５の成膜工程、磁気抵抗８１〜８４を電気的に繋ぐ配線８６（金属パッドも含む）の形成工程、磁気抵抗８１〜８４を上面から覆う保護膜８７の成膜工程、保護膜８７をエッチングすることで応力緩和溝８８を形成する応力緩和溝形成工程、磁気センサ８０のパッケージ工程の各工程を順に経ることにより行われる。即ち、磁気抵抗成膜工程→層間絶縁膜成膜工程→配線（金属パッド）形成工程→保護膜成膜工程→応力緩和溝形成工程→パッケージ工程の工程順で製造される。

ここで、保護膜８７は、基板９０に配線８６が形成された後、例えばＣＶＤ（Chemical Vapor Deposition）法等によって基板９０上に形成されるが、保護膜８７には、成形時における歪み等が残留応力として残るので、この残留応力が磁気抵抗８１〜８４の抵抗変化、即ちオフセット電圧Ｖoffのバラツキに影響を及ぼす可能性がある。よって、この残留応力を軽減するために、本製造方法では保護膜８７の形成の後に同保護膜８７に応力緩和溝８８を形成し、この溝８８によって残留応力を緩和している。なお、本願出願人は、この技術を例えば特許文献１，２等にて開示している。

特開２００７−３３３５８７号公報 特開２００７−４６９２０号公報

ところで、パッケージング工程は、熱した樹脂を保護膜８７の表面に塗布して固める工程をとる関係上、磁気抵抗８１〜８４に熱が加わる処理となっている。このため、仮に保護膜８７に応力緩和溝８８を設けてオフセット電圧Ｖoffのバラツキを低く抑えても、パッケージング工程において付与される熱に影響を受けて、結局のところオフセット電圧Ｖoffがばらついてしまう問題があった。

本発明の目的は、少なくとも製造時のパッケージ工程においてセンサに熱が加えられたとしても、オフセット電圧のバラツキを軽減することができる磁気センサの製造方法及び磁気センサを提供することにある。

前記問題点を解決するために、本発明では、ブリッジ状に組んだ磁気検出素子を基板に形成するとともに、前記磁気検出素子を保護する保護膜を前記基板に形成することで該基板を多層基板とし、当該保護膜において前記磁気検出素子の近傍に、該保護膜をエッチングすることで応力緩和溝を形成し、該応力緩和溝形成後の前記多層基板をパッケージする工程手順を経る磁気センサの製造方法において、前記多層基板をパッケージする前に、該多層基板をアニールすることを要旨とする。

この構成によれば、多層基板のパッケージ工程の前に、同多層基板を予めアニールするので、このアニール工程によって、保護膜に内在する残留応力をパッケージ工程の前に軽減しておくことが可能となる。ところで、パッケージ工程は多層基板に熱が加えられる工程であるので、もし保護膜に残留応力が内在していると、パッケージの際に発生する熱が残留応力に影響を与えて、残留応力によって保護膜が変形又は変寸することも想定される。こうなると、磁気検出素子に想定外の応力が加わり、磁気センサのオフセット電圧がばらつく問題に繋がる。しかし、本構成の場合は、パッケージ工程の前にアニールを施すことにより保護膜の残留応力を予め軽減しておくので、パッケージ工程で熱が付与されても、残留応力を要因とするオフセット電圧のバラツキが発生し難くなる。このため、磁気検出素子の形成時に予め合わせ込んでおいたオフセット電圧に、バラツキを発生し難くすることが可能となる。

本発明では、前記多層基板をアニールした後、前記磁気検出素子をトリミングし、当該トリミングの後に前記パッケージに移行することを要旨とする。
この構成によれば、磁気センサの製造工程にトリミング工程を含ませたので、磁気検出素子のオフセット電圧を、より好適な値に細かく合わせ込むことが可能となる。また、本構成の場合は、トリミング工程の前にアニールを施すので、トリミング工程の際に保護膜に熱が付与されても、残留応力を要因とするオフセット電圧のバラツキが発生し難くなる。このため、トリミング工程によって好適な値に合わせ込んだオフセット電圧に、バラツキを発生し難くすることも可能となる。

本発明では、ブリッジ状に組んだ磁気検出素子が基板に形成されるとともに、前記磁気検出素子を保護する保護膜が前記基板に形成されて該基板が多層基板とされ、当該保護膜において前記磁気検出素子の近傍に、該保護膜をエッチングすることで応力緩和溝が形成され、該応力緩和溝形成後の前記多層基板がパッケージされる以上の工程手順を経て製造された磁気センサにおいて、前記多層基板は、前記パッケージされる前にアニールが施されていることを要旨とする。

本発明によれば、少なくとも製造時のパッケージ工程においてセンサに熱が加えられたとしても、オフセット電圧のバラツキを軽減することができる。

一実施形態における磁気センサの概略構成を示す平面図。 磁気センサの積層構造を示す縦断面図。 基板上における磁気抵抗のトリミングパターンを示す平面図。 磁気センサの製造手順を示す工程説明図。 オフセット電圧のバラツキを示す比較グラフ。 別例における磁気抵抗の応力緩和溝の配置例を示す平面図。 従来における磁気センサの原理を示す等価回路図。 磁気センサの検出信号の特性を示す波形図。 磁気センサの製造手順を示す工程説明図。 磁気センサの積層構造を示す縦断面図。

以下、本発明を具体化した磁気センサの製造方法及び磁気センサの一実施形態を図１〜図５に従って説明する。
図１及び図２に示すように、磁気センサ１は、同センサ１に付与される磁界Ｈ（図２参照）の方向を複数（本例は４つ）の磁気抵抗１０〜４０により検出し、検出した磁界方向に応じた検出信号を出力するＭＲＥ（Magnetic Resistance Element）センサである。この磁気センサ１には、同センサ１の各種部品の実装先として、例えばシリコン製の板状の基板２（図２参照）が設けられている。基板２の表面一帯には、例えば酸化膜からなる絶縁膜３が設けられている。この絶縁膜３は、基板２と磁気抵抗１０〜４０との間に必要な絶縁レベルを確保するためのもので、磁気抵抗１０〜４０の成膜の下地となっている。なお、磁気抵抗１０〜４０が磁気検出素子に相当する。

図１に示すように、絶縁膜３の表面には、磁気センサ１の磁界検出箇所として４つの磁気抵抗１０〜４０が設けられている。各々の磁気抵抗１０〜４０は、センサエレメントをつづら折りに折り返した形状をなしている。これら磁気抵抗１０〜４０は、隣に位置するもの同士が９０度の角度をなして傾き配置され、その結果、第１磁気抵抗１０と第４磁気抵抗４０とが向き合い、第２磁気抵抗２０と第３磁気抵抗３０とが向き合うというように、２つずつが互いに対向する配置向きをとっている。

また、これら磁気抵抗１０〜４０は、基板２上の配線４ａ…を介してブリッジ状に電気接続されている。即ち、これら磁気抵抗１０〜４０は、隣合う２つ同士を組みとして電源Ｖcc−ＧＮＤ間において直列接続されている。これを具体的に言うと、第１磁気抵抗１０の一端の端子１０ａが配線４ａ及び金属パッドＰａを介して電源Ｖccに接続され、第１磁気抵抗１０の他端の端子１０ｂが配線４ｂを介して第２磁気抵抗２０の一端の端子２０ａに接続され、第２磁気抵抗２０の他端の端子２０ｂが配線４ｃ，４ｄ及び金属パッドＰｂを介してＧＮＤに接続されている。また、第３磁気抵抗３０の一端の端子３０ｂが配線４ｅ，４ａ及び金属パッドＰａを介して電源Ｖccに接続され、第３磁気抵抗３０の他端の端子３０ａが配線４ｆを介して第４磁気抵抗４０の一端の端子４０ｂに接続され、第４磁気抵抗４０の他端の端子４０ａが配線４ｄ及び金属パッドＰｂを介してＧＮＤに接続されている。なお、磁気抵抗１０，２０のノードが金属パッドＰｃから引き出され、磁気抵抗３０，４０のノードが金属パッドＰｄから引き出されている。

そして、磁気センサ１に磁界が付与された際には、第１磁気抵抗１０及び第４磁気抵抗４０に同じ向きの磁界Ｈがかかり、第２磁気抵抗２０及び第３磁気抵抗３０に同じ向きの磁界Ｈがかかる。このとき、第１磁気抵抗１０及び第２磁気抵抗２０の中点（ノード）、即ち金属パッドＰｃの電圧と、第３磁気抵抗３０及び第４磁気抵抗４０の中点（ノード）、即ち金属パッドＰｄの電圧との差分が、磁気センサ１の検出信号として出力される。

図２に示すように、磁気抵抗１０〜４０の上面には、これら磁気抵抗１０〜４０を上面から保護する層間絶縁膜５が設けられている。層間絶縁膜５は、基板２に発生する寄生容量を低く抑えるものであって、例えば窒化膜により形成されている。また、層間絶縁膜５は、配線４ａ〜４ｆ（金属パッドＰａ〜Ｐｄ）のパターンの箇所において、磁気抵抗１０〜４０と配線４ａ〜４ｆ（金属パッドＰａ〜Ｐｄ）との間に介装されている。

また、層間絶縁膜５の上面には、層間絶縁膜５の表面一帯を覆うように保護膜６が設けられている。保護膜６は、例えばパッシベーション膜ともいい、基板２の表面を保護する層として働くもので、例えば窒化膜により形成されている。

保護膜６において各磁気抵抗１０〜４０の周囲には、保護膜６の歪み等を要因として同保護膜６に内在する残留応力を磁気抵抗１０〜４０に至らせないようにする応力緩和溝７が形成されている。この応力緩和溝７は、保護膜６（層間絶縁膜５も含む）をエッチングすること、即ち保護膜６を削り取ることによって形成されている。また、各磁気抵抗１０〜４０において応力緩和溝７は、外形が四角形状をなすセンサエレメントの４辺の各々に沿って合計４つ形成され、センサエレメントの外形線に沿って直線形状に形成されている。

図３に示すように、各磁気抵抗１０〜４０の端子１０ａ〜４０ａには、それぞれの磁気抵抗１０〜４０の抵抗値を調整する箇所として粗調部８が設けられている。粗調部８は、梯子形状に形成され、応力緩和溝７を横断した位置に配置されている。各磁気抵抗１０〜４０は、粗調部８に複数設けられた梯子部９，９…を何本カットするかによって、抵抗値が調整可能である。粗調部８のカットには、例えばレーザトリミングが採用されている。レーザトリミングは、センサエレメントの粗調部８をレーザによって切断する処理である。

次に、本例の磁気センサ１の製造手順を図４に従って説明する。
まずは、基板２に磁気抵抗１０〜４０を成膜する磁気抵抗成膜工程を実施する。この磁気抵抗成膜工程では、基板２の表面一帯に、酸化膜として例えばシリコンを酸化することにより絶縁膜３が成膜され、この絶縁膜３の表面に、４つの磁気抵抗１０〜４０がスパッタ成膜される。このとき、４つ磁気抵抗１０〜４０は、ブリッジ回路をなす配置向きをとって絶縁膜３上に形成される。

続いて、基板２に層間絶縁膜５を成膜する層間絶縁膜成膜工程を実施する。層間絶縁膜５は、基板２（絶縁膜３）の表面一帯に亘り形成され、これによって磁気抵抗１０〜４０が表面から隠れた状態をとる。

層間絶縁膜５の成膜後、今度は基板２、即ち層間絶縁膜５の表面に配線４ａ〜４ｆ及び金属パッドＰａ〜Ｐｄを形成する配線形成工程を実施する。配線４ａ〜４ｂは、各磁気抵抗１０〜４０の端子部分において電気的に接続し、これら磁気抵抗１０〜４０をブリッジ状に組む。

続いて、絶縁膜３（磁気抵抗１０〜４０を含む）に保護膜６を成膜する保護膜成膜工程を実施する。この保護膜成膜工程では、層間絶縁膜５の表面一帯に、窒化膜として例えば窒化珪素を成膜することにより保護膜６が形成される。保護膜６の製法としては、例えば背景技術でも述べたＣＶＤ（Chemical Vapor Deposition）法が採用される。

保護膜６の形成後、続いては、この保護膜６に応力緩和溝７を形成する応力緩和溝形成工程を実施する。この応力緩和溝工程では、各磁気抵抗１０〜４０の周囲において保護膜６を層間絶縁膜５ごとエッチングすることにより、保護膜６に応力緩和溝７が複数形成される。なお、ここでは、保護膜６に応力緩和溝７を形成した後の基板部品を、便宜上、基板モジュール１１と述べることとする。また、基板モジュール１１が多層基板に相当する。

ところで、磁気センサ１には、背景技術でも述べたように、センサ出力である検出信号において、その最大出力Ｖmaxと最小出力Ｖminとの中間値であるオフセット電圧Ｖoff（＝（Ｖmax＋Ｖmin）／２）が「０」に近い値をとるほど、センサとして高精度のものとして取り扱える特性がある。しかし、このオフセット電圧Ｖoffは、保護膜６に内在する歪み等を要因とする残留応力を原因として、経年変化により電圧値が「０」から徐々にずれてしまう現状がある。しかし、保護膜６に応力緩和溝７を形成すると、保護膜６に内在する残留応力が磁気抵抗１０〜４０に至り難くなるので、使用期間が長期に亘ってもオフセット電圧Ｖoffにバラツキが生じ難くなる。

また、保護膜６に応力緩和溝７を形成した後、本例においては、保護膜６に応力緩和溝７が切られた基板モジュール１１をアニール（Annealing）する、即ち焼きなましするアニール工程を実施する。ここで、アニールとは、具体的には基板モジュール１１を適当な温度に過熱し、その温度に一定時間保持した後、徐冷していく処理、即ち保護膜６に歪みが無くなった頃を見計らって、基板モジュール１１をゆっくりと冷却する処理をいう。保護膜６にアニールが施されると、加工硬化による内部歪みが保護膜６から取り除かれて組織が軟化され、展延性が向上する。これにより、保護膜６に内在する残留応力が軽減され、加工後に変形や変寸等が生じ難くなる。

アニール工程後、次は、磁気抵抗１０〜４０の粗調部８を切断して磁気抵抗１０〜４０の抵抗値を調整するレーザトリミング工程を実施する。このレーザトリミング工程では、磁気抵抗１０〜４０の粗調部８、具体的には所定数の梯子部９を、保護膜６ごとレーザによりカットすることで、磁気抵抗１０〜４０の抵抗値のオフセット電圧Ｖoffを「０」に近づけるように調整する。

レーザトリミング工程後、最後に、基板モジュール１１を樹脂によるパッケージするパッケージ工程を実施する。このパッケージ工程では、加熱した樹脂で基板モジュール１１の表面全体をモールドすることによって、基板モジュール１１をパッケージする。以上の各工程を順に経て、磁気センサ１が製造される。

ここで、図５に、従来と本例とでオフセット電圧Ｖoffの値を比較したグラフを図示する。このグラフは、従来の磁気センサ１を複数用意するとともに、本例の磁気センサ１も複数用意し、これらサンプルがとるオフセット電圧Ｖoffの分布範囲と、これらオフセット電圧Ｖoffの平均値Ｖaveとの測定結果を、従来と本例とで比較したものである。なお、同図においては、従来の磁気センサ１の測定結果を破線で示し、本例の磁気センサ１の測定結果を実線で図示する。同図からも分かるように、従来よりも本例の方がオフセット電圧Ｖoffの分布範囲が小さい範囲で収まり、しかもオフセット電圧Ｖoffの平均値Ｖaveが「０」に近づいているのが分かる。よって、この比較結果から、従来の磁気センサ８０よりも本例の磁気センサ１の方が、オフセット電圧Ｖoffが「０」に近いだけ、高性能なセンサとなっていることが分かる。

さて、本例の場合は、レーザトリミング工程及びパッケージ工程の前にアニール工程を実施して、基板モジュール１１を予め焼きなまししておく製法をとっている。このため、レーザトリミング工程及びパッケージ工程を行う前に、保護膜６に内在する残留応力が大きく除去されるので、レーザトリミング工程やパッケージ工程において保護膜６に熱が加えられても、この熱を要因とする残留応力で磁気抵抗１０〜４０が変化してしまう状況が生じ難くなる。よって、製造工程としてレーザトリミング工程やパッケージ工程を経ても、オフセット電圧Ｖoffのバラツキを極力低く抑えることが可能となる。

本実施形態の構成によれば、以下に記載の効果を得ることができる。
（１）基板モジュール１１をパッケージする前に、同基板モジュール１１を予めアニールするので、保護膜６に内在する残留応力をパッケージ工程の前に軽減しておくことが可能となる。このため、基板モジュール１１にパッケージ工程の際に熱が加えられても、熱が加わった残留応力を要因とする変形や変寸が保護膜６に生じ難くなるので、磁気抵抗１０〜４０に抵抗値変動の要因となる応力を生じ難くすることが可能となる。よって、パッケージ工程の際に基板モジュール１１に熱が付与されても、センサ出力であるオフセット電圧Ｖoffにバラツキを生じ難くすることができる。

（２）アニール工程はレーザトリミング工程及びパッケージ工程の前に予め実行されるので、これら工程を行う前に、保護膜６から残留応力を事前に除去しておくことが可能となる。ところで、レーザトリミング工程はパッケージ工程のときと同様に、保護膜６に熱が加わってしまう処理であるが、このようにレーザトリミング時に保護膜６に熱が付与されても、その前に保護膜６から残留応力が大きく軽減されているので、オフセット電圧Ｖoffがこの加工処理時の熱に影響を受けてばらつく状況が生じ難くなる。よって、製造工程にレーザトリミング工程が存在していても、同工程の際の発生熱によりオフセット電圧Ｖoffがばらつく状況を生じ難くすることができる。

（３）製造工程にレーザトリミング工程を含ませたので、同工程によって磁気抵抗１０〜４０の抵抗値を細かく設定することができる。
なお、実施形態はこれまでに述べた構成に限らず、以下の態様に変更してもよい。

・磁気センサ１の製造工程には、必ずしも応力緩和溝形成工程とレーザトリミング工程との両工程が含まれることに限らず、レーザトリミング工程を省略してもよい。即ち、磁気センサ１の製造工程には、少なくとも応力緩和溝形成工程が含まれていればよい。

・磁気センサ１のブリッジ数は、１つに限定されず、例えば２つ設けて２重系としてもよい。即ち、磁気センサ１のブリッジ数を複数としてもよい。
・層間絶縁膜５や保護膜６の材質は、適宜変更可能である。

・層間絶縁膜５や保護膜６は、１層からなる構造のものに限らず、多層であってもよい。
・応力緩和溝７は、粗調部８を含まない磁気抵抗パターンに対応する箇所にのみ形成されることに限定されない。例えば、図６に示すように、粗調部８の周囲に応力緩和溝７を形成してもよい。

・応力緩和溝７の個数は、磁気抵抗１０〜４０の四角形状の外形４辺に沿わせて、合計４箇所設けられることに限定されない。例えば、磁気抵抗１０〜４０の外形１辺のみに形成されるものでもよい。

・応力緩和溝７の形状は、直線形状に限定されず、例えば円や曲線等、他の形状をとるものでもよい。
・応力緩和溝７の形成方法は、エッチングに限定されず、エッチング以外の手法が採用可能である。

・レーザトリミングは、４つ全ての磁気抵抗１０〜４０で行われることに限定されず、例えば第１磁気抵抗１０のトリミングのみでオフセット電圧Ｖoffが好適な値をとるのであれば、他の磁気抵抗２０〜４０でトリミングを実施しなくてもよい。

・トリミングとしてレーザトリミングを使用した場合、この形式は、例えばIRレーザ、Greenレーザ、UVレーザ等の種々の方式のものが採用可能である。
・レーザトリミングのカット種類は、例えばプランジカット、ダブルプランジカット、Ｌカット、サーペンタインカット等の種々の種類のものが採用可能である。

・磁気検出素子は、磁気抵抗１０〜４０に限定されず、検出磁界に応じて物性値が変化する素子であれば、どのようなものを採用してもよい。
・アニールの具体的な処理内容、例えば加熱時間や加熱温度等は、適宜自由に設定可能である。

次に、上記実施形態及び別例から把握できる技術的思想について、それらの効果とともに以下に追記する。
（イ）請求項１、２のいずれかにおいて、前記磁気検出素子は、センサエレメントがつづら折り形状に形成されている。この構成によれば、センサエレメントがつづら折り形状をなした磁気検出素子は磁界を精度よく検出することが可能であるので、磁気センサを高精度のものとすることが可能となる。

（ロ）請求項１、２、前記技術的思想（イ）のいずれかにおいて、前記磁気検出素子は、センサエレメントがつづら折り形状に形成されるとともに、前記応力緩和溝は、前記つづら折り形状の外形に沿う直線の辺に沿って、直線形状に形成されている。この構成によれば、応力緩和溝をつづら折り形状の磁気検出素子の外形に沿って直線状に形成するので、応力緩和溝を長い形状でとることが可能となる。このため、磁気検出素子の回りの広い箇所に応力緩和溝を配置することが可能となるので、保護膜に内在する残留応力を大きく取り除くことが可能となる。

（ハ）請求項１、２、前記技術的思想（イ）、（ロ）のいずれかにおいて、前記応力緩和溝は、前記つづら折りの四角形状をなした外形の４辺に沿って、４箇所に形成されている。この構成によれば、応力緩和溝が多数箇所に形成されるので、残留応力の削減を、より効果的に行うことが可能となる。

（ニ）請求項１、２、前記技術的思想（イ）〜（ハ）のいずれかにおいて、前記磁気検出素子は、センサエレメントがつづら折り形状に形成されるとともに、前記トリミングは、当該磁気検出素子の端部に形成された粗調部を切断することにより実行される。この構成によれば、磁気検出素子の粗調部をトリミングするという処理、即ちセンサのオフセット電圧を細かく設定することが可能な形式によって、磁気センサのオフセット電圧を好適な値に微調整することが可能となる。

（ホ）前記技術的思想（ニ）のいずれかにおいて、前記粗調部には、磁気検出素子のエレメントを梯子状に這わせた梯子部が形成され、前記トリミングは、当該梯子部を所定数だけ切断することにより実行される。この構成によれば、粗調部の梯子部を切断するという処理、即ちオフセット電圧を細かく調整することが可能な形式によって、オフセット電圧を所望値に合わせ込むことが可能となる。

１…磁気センサ、２…基板、６…保護膜、７…応力緩和溝、１０〜４０…磁気検出素子としての磁気抵抗、１１…多層基板としての基板モジュール。

Claims (3)

1. ブリッジ状に組んだ磁気検出素子を基板に形成するとともに、前記磁気検出素子を保護する保護膜を前記基板に形成することで該基板を多層基板とし、当該保護膜において前記磁気検出素子の近傍に、該保護膜をエッチングすることで応力緩和溝を形成し、該応力緩和溝形成後の前記多層基板をパッケージする工程手順を経る磁気センサの製造方法において、
   前記多層基板をパッケージする前に、該多層基板をアニールすることを特徴とする磁気センサの製造方法。
2. 前記多層基板をアニールした後、前記磁気検出素子をトリミングし、当該トリミングの後に前記パッケージに移行することを特徴とする請求項１に記載の磁気センサの製造方法。
3. ブリッジ状に組んだ磁気検出素子が基板に形成されるとともに、前記磁気検出素子を保護する保護膜が前記基板に形成されて該基板が多層基板とされ、当該保護膜において前記磁気検出素子の近傍に、該保護膜をエッチングすることで応力緩和溝が形成され、該応力緩和溝形成後の前記多層基板がパッケージされる以上の工程手順を経て製造された磁気センサにおいて、
   前記多層基板は、前記パッケージされる前にアニールが施されていることを特徴とする磁気センサ。

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