KR101409048B1 - 회로 기판의 제조 방법, 반도체 제조 장치, 회로 기판 및 반도체 장치 - Google Patents

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히토시 가와구치
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Abstract

차세대 반도체 장치를 안정적으로 제조할 수 있고, 또한 2차 실장 처리시의 수율을 향상시킬 수 있는 회로 기판의 제조 방법을 제공한다. 유리 직물에 수지 조성물을 함침시킨 시아네이트계 프리프레그 (12)를 이용하여 제조된 두께 230㎛의 회로 기판 (11)을 리플로우 처리 전에 상기 수지 조성부의 경화 후의 유리 전이 온도보다 높은 온도에서 가열한다.

Description

회로 기판의 제조 방법, 반도체 제조 장치, 회로 기판 및 반도체 장치{CIRCUIT BOARD MANUFACTURING METHOD, SEMICONDUCTOR MANUFACTURING APPARATUS, CIRCUIT BOARD AND SEMICONDUCTOR DEVICE}
본 발명은 회로 기판의 제조 방법 및 반도체 제조 장치에 관한 것으로, 특히 차세대 회로 기판의 제조 방법 및 반도체 제조 장치에 관한 것이다.
근래 환경보호의 관점으로부터 할로겐 및 인 등을 포함하지 않지만 난연성을 갖고, 또한 Pb-프리 땜납과의 접착이 가능한 내열성 소재가 기판 재료로서 요구되고 있다. 한편, 전자기기의 소형화, 경량화, 고기능화의 시장동향에 있어서, 반도체 장치의 고집적화 및 표면 실장화가 해마다 진행되고 있다. 예를 들면, QFP, SOP로 대표되는 표면 실장형 반도체 장치에서는 한계에 가까워지고 있는 다핀화·고속화에 대한 요구에 대응하기 위해, 볼 그리드 어레이 등의 에리어(area) 실장형 반도체 장치가 차세대 반도체 장치로서 신규 개발되고 있다.
에리어 실장형 반도체 장치는 이하의 공정으로 조립할 수 있다. 우선 회로 기판의 한쪽 면상에 반도체 소자를 탑재하여, 그 반도체 소자 탑재면, 즉 기판의 한쪽 면만을 에폭시 수지 조성물 등으로 성형·봉지(encapsulate)한다. 그 후 회로 기판의 반도체 소자를 탑재하고 있지 않은 면에 230℃에서 260℃의 온도에서 Pb-프리의 땜납 볼을 붙이는 처리(리플로우 처리)를 실시한다. 또한, 이 에리어 실장형 반도체 장치를 기판에 실장하는 처리(2차 실장 처리)에 의해 전자기기가 제조된다.
따라서, 회로 기판의 재료로는 리플로우 처리시의 실장을 쉽게 하기 위하여, 가열시 고탄성율(high elastic modulus)이라는 특성이 필요하다. 또 열팽창에 의한 변형이 크게 생기면 기판의 응력이 높아지므로 회로 기판은 열팽창 계수가 낮은 특성을 가질 필요가 있다. 한편, 실온시에는 얇은 기판이어도 높은 강성을 가질 필요가 있다. 즉, 회로 기판 재료(이후 "기판 재료"라고 한다)는 높은 내열성, 즉 높은 유리 전이 온도(Tg)를 갖는 특성이 필요하다. 이 때문에, 이러한 특성을 갖는 기판 재료가 개발되고 있다.
한편, 상기 반도체 소자 탑재면을 에폭시 수지 조성물 등으로 성형·봉지할 때, 회로 기판이 500㎛ 이하의 얇은 기판이면 에폭시 수지 조성물 등의 응고 수축(cure shrinkage contraction)에 의해서 큰 휨이 발생한다. 이 휨량을 적게 하기 위해, 반도체 소자 탑재면은 저(低)열팽창 계수의 수지 봉지층에서 봉지한다고 하는 종래 기술이 알려져 있다(예를 들면, 일본 특개 2000-216299호 공보 참조).
그렇지만, 상기 종래 기술에서는 리플로우 처리 전의 회로 기판의 휨량을 적게 할 수 있지만, 리플로우 처리 후에 생기는 휨량을 적게 할 수는 없다. 이 때문에, 반도체 장치의 제조를 안정적으로 실시할 수 없다고 하는 문제가 생긴다.
예를 들면, 상술한 가열시 고탄성율 및 고 Tg를 갖는 기판 재료를 이용하여 반도체 장치를 제조했을 경우, 도 12A에 나타내는 바와 같이 리플로우 공정 전에는 양끝을 기준 위치로 하여 아래로 볼록한 휨, 이른바 스마일 휨(smile warp)을 일으키고 있던 반도체 장치가, 도 12B에 나타내는 바와 같이 리플로우 공정 후에는 휨이 반전하여 양끝을 기준 위치로 하여 위로 볼록한 휨, 이른바 크라이 휨(cry warp)을 일으킨다. 이와 같은 크라이 휨이 생긴 반도체 장치를 기판에 2차 실장하는 것은 일반적으로 어렵고, 2차 실장 처리시의 수율이 저하된다고 하는 문제가 생긴다.
본 발명의 목적은 차세대 반도체 장치를 안정적으로 제조할 수 있고, 또한 2차 실장 처리시의 수율을 향상시킬 수 있는 회로 기판의 제조 방법 및 반도체 제조 장치를 제공하는 것에 있다.
상기 목적을 달성하기 위해서, 본 발명의 제1 형태에 의하면, 섬유기재에 수지를 함침시켜 두께 500㎛ 이하인 회로 기판을 제조하고, 상기 회로 기판에 반도체 소자를 실장하여, 상기 실장된 반도체 소자 중 적어도 상부 및 측면을 봉지 수지 조성물을 사용하여 봉지하고, 상기 회로 기판에서의 상기 반도체 소자가 실장된 면과 반대면에 리플로우 장치를 이용하여 땜납 볼 부착을 실시하여 제조되는 반도체 장치에 적용되는 상기 회로 기판의 제조 방법에 있어서, 상기 땜납 볼 부착 전에 상기 함침되는 수지의 경화 후의 유리 전이 온도보다 높은 온도에서 상기 회로 기판을 가열하는 가열 단계를 포함하는 회로 기판의 제조 방법이 제공된다.
본 발명의 제1 형태에 있어서, 상기 가열 단계에서 가열될 때의 상기 회로 기판의 최고 온도는, 상기 땜납 볼 부착시에 이용되는 땜납의 융점 온도 이상, 해당 융점 온도 + 80℃ 이하의 범위인 것이 바람직하다.
본 발명의 제1 형태에 있어서, 상기 가열 단계는 상기 반도체 소자의 실장 전에 실시되는 것이 바람직하다.
본 발명의 제1 형태에 있어서, 상기 가열 단계에서는 상기 리플로우 장치를 이용하여 상기 회로 기판을 가열하는 것이 바람직하다.
상기 목적을 달성하기 위해서, 본 발명의 제2 형태에 의하면, 섬유기재에 수지를 함침시켜 두께 500㎛ 이하인 회로 기판을 제조하고, 상기 회로 기판에 반도체 소자를 실장하여, 상기 실장된 반도체 소자 중 적어도 상부 및 측면을 봉지 수지 조성물을 사용하여 봉지하고, 상기 회로 기판에서의 상기 반도체 소자가 실장된 면과 반대면에 리플로우 장치를 이용하여 땜납 볼 부착을 실시하는 반도체 제조 장치에 있어서, 상기 땜납 볼 부착 전에 상기 함침되는 수지의 경화 후의 유리 전이 온도보다 높은 온도에서 상기 회로 기판을 가열하는 가열 단계를 포함하는 반도체 제조 장치가 제공된다.
상기 목적을 달성하기 위해서, 본 발명의 제3 형태에 의하면, 섬유기재를 코어부에 갖는 두께 500㎛ 이하인 회로 기판으로서, 상기 회로 기판과, 상기 회로 기판의 한쪽 면에 배치된 반도체 소자와, 상기 반도체 소자 중 적어도 상부 및 측면을 봉지하는 봉지 수지 조성물의 경화물로 이루어지는 반도체 장치에 적용되고, 상기 봉지 수지 조성물의 경화물의 두께가 상기 회로 기판의 두께의 4배 이하이며, 상기 회로 기판은 그 양끝을 기준 위치로 하여 상기 반도체 소자가 배치되어 있는 면과 반대면측에 볼록한 휨을 가지고 있고, 또한 상기 회로 기판을 260℃에서 1분간 열처리한 후 실온에서 상기 볼록한 측의 휨을 유지하는 회로 기판이 제공된다.
본 발명의 제3 형태에 있어서, 상기 기준 위치로부터 상기 반대면측에 0~100㎛인 볼록한 휨을 갖는 것이 바람직하다.
상기 목적을 달성하기 위해서, 본 발명의 제4 형태에 의하면, 상기 회로 기판을 갖춘 반도체 장치가 제공된다.
발명을 실시하기 위한 바람직한 형태
본 발명자는 상기 목적을 달성하기 위하여 예의 연구를 실시한 결과, 섬유기재에 수지를 함침시켜 두께 500㎛ 이하인 회로 기판을 제조하고, 회로 기판에 반도체 소자를 실장하여, 실장된 반도체 소자 중 적어도 상부 및 측면을 봉지 수지 조성물을 사용하여 봉지하고, 회로 기판에서의 반도체 소자의 실장된 면과 반대면에 리플로우 장치를 이용하여 땜납 볼 부착을 실시하여 제조되는 반도체 장치에 적용되는 회로 기판의 제조 방법에 있어서, 땜납 볼 부착 전에 함침되는 수지의 경화 후의 유리 전이 온도보다 높은 온도에서 회로 기판을 가열하는 가열 단계를 포함하면, 차세대 반도체 장치를 안정적으로 제조할 수 있고, 또한 2차 실장 처리시의 수율을 향상시킬 수 있는 것을 찾아냈다.
또 본 발명자는 상기 목적을 달성하기 위하여 예의 연구를 실시한 결과, 섬유기재를 코어부에 갖는 두께 500㎛ 이하인 회로 기판으로서, 회로 기판과, 회로 기판의 한쪽 면에 배치된 반도체 소자와, 반도체 소자 중 적어도 상부 및 측면을 봉지하는 봉지 수지 조성물의 경화물로 이루어지는 반도체 장치에 적용되는 회로 기판에 있어서, 봉지 수지 조성물의 경화물의 두께가 회로 기판의 두께의 4배 이하이며, 회로 기판은 그 양끝을 기준 위치로 하여 반도체 소자가 배치되어 있는 면과 반대면측에 볼록한 휨을 가지고 있고, 또한 상기 회로 기판을 260℃에서 1분간 열처리한 후 실온에서 그 볼록한 측의 휨을 유지하면, 땜납 볼 부착시나 그 후의 2차 실장 처리시의 열팽창에 의해 생기는 회로 기판의 변형이 적고, 차세대 반도체 장치를 안정적으로 제조할 수 있고, 또한 2차 실장 처리시의 수율을 향상시킬 수 있는 것을 찾아냈다.
본 발명은 상기 지견에 근거해서 이루어진 것이다.
이하, 본 발명의 실시형태를 도면을 이용하여 상술한다.
도 1은 본 발명의 실시형태와 관련되는 제조 방법에 의해 제조된 회로 기판의 단면도이다.
도 1에 있어서, 우선 회로 기판 (11)은 그 기판 재료로서의 프리프레그 (12)와 도체층 (14)과 배선 패턴 (15)를 가지고, 그 전체 두께가 230㎛이다. 또한, 본 실시형태에서는 회로 기판 (11)의 전체 두께는 230㎛이지만, 차세대 회로 기판으로서 이용되는 박형 기판이면, 그 두께는 이것으로 한정되지 않는다. 구체적으로는 회로 기판 (11)의 전체 두께는 바람직하게는 25~500㎛이며, 보다 바람직하게는 60~400㎛이다. 두께가 상기 범위내이면, 특히 회로 기판 (11)을 가열하는 것에 의한 휨의 저감 효과가 뛰어나다.
도 2A~도 2J는 도 1의 회로 기판 (11)의 제조 공정을 설명하는데 이용되는 도면이다.
우선 섬유기재로서의 유리 직물에 함침시키는 수지 조성물을 준비한다.
이 유리 직물에 함침시키는 수지 조성물은 유리 전이 온도가 높고, 또한 적절한 강도를 가지고 있으면 특별히 한정되지 않지만, 열경화성 수지를 포함하는 수지 조성물인 것이 바람직하다. 이것에 의해, 프리프레그 (12)의 내열성을 향상할 수 있다.
상기 열경화성 수지로는, 예를 들면 페놀 노볼락 수지, 크레졸 노볼락 수지, 비스페놀 A 노볼락 수지 등의 노볼락형 페놀 수지, 미변성의 레졸 페놀 수지, 동유, 아마인유, 호두유 등으로 변성한 기름 변성 레졸 페놀 수지 등의 레졸형 페놀 수지 등의 페놀 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 비스페놀 E형 에폭시 수지, 비스페놀 M형 에폭시 수지, 비스페놀 P형 에폭시 수지, 비스페놀 Z형 에폭시 수지 등의 비스페놀형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 크레졸 노볼락 에폭시 수지 등의 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 비페닐아랄킬형 에폭시 수지, 아릴 알킬렌형 에폭시 수지, 나프탈렌형 에폭시 수지, 안트라센형 에폭시 수지, 페녹시형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 노르보넨형 에폭시 수지, 아다만탄형 에폭시 수지, 플루오렌형 에폭시 수지 등의 에폭시 수지, 유레아(요소) 수지, 멜라민 수지 등의 트리아진환을 갖는 수지, 불포화 폴리에스테르 수지, 비스말레이미드 수지, 폴리우레탄 수지, 디알릴 프탈레이트 수지, 실리콘 수지, 벤조옥사진환을 갖는 수지 및 시아네이트 수지 등을 들 수 있다.
이들 중 1 종류를 단독으로 이용할 수도 있고, 다른 평균 분자량을 갖는 2 종류 이상을 병용하거나, 1 종류 또는 2 종류 이상과 그들의 프리폴리머를 병용할 수도 있다.
또 이들 중에서도, 특히 시아네이트 수지(시아네이트 수지의 프리폴리머를 포함한다)가 바람직하다. 이것에 의하여, 프리프레그 (12)의 열팽창 계수를 작게 할 수 있고, 또한 전기 특성(저유전율, 저유전 탄젠트), 기계 강도 등이 뛰어난 프리프레그 (12)로 할 수 있다.
상기 시아네이트 수지는, 예를 들면 할로겐화 시안 화합물과 페놀류를 서로 반응시키고, 필요에 따라서 가열 등의 방법으로 프리폴리머화함으로써 얻을 수 있다. 구체적으로는 노볼락형 시아네이트 수지, 비스페놀 A형 시아네이트 수지, 비스페놀 E형 시아네이트 수지 및 테트라메틸 비스페놀 F형 시아네이트 수지 등의 비스페놀형 시아네이트 수지 등을 들 수 있다. 이들 중에서도 노볼락형 시아네이트 수지가 바람직하다. 이것에 의하여, 가교 밀도 증가에 의한 내열성 향상과 수지 조성물 등의 난연성을 향상할 수 있다. 노볼락형 시아네이트 수지는 경화 반응 후에 트리아진환을 형성하기 때문이다. 또한, 노볼락형 시아네이트 수지는 그 구조상 벤젠환의 비율이 높고, 탄화하기 쉽기 때문이라고 생각된다. 또한, 프리프레그 (12)를 두께 500㎛ 이하로 했을 경우여도, 프리프레그 (12)를 경화시켜 제작한 양면 구리 부착 적층판에 뛰어난 강성을 부여할 수 있다. 특히 가열시의 강성이 뛰어나므로, 후술하는 도 3B의 반도체 칩 (31) 실장시의 신뢰성도 특히 뛰어나다.
상기 노볼락형 시아네이트 수지로는, 예를 들면 식(I)로 표시되는 것을 사용할 수 있다.
Figure 112009049505309-pct00001
n은 임의의 정수
상기 식(I)로 표시되는 노볼락형 시아네이트 수지의 평균 반복 단위 n은 특별히 한정되지 않지만, 1~10이 바람직하고, 2~7이 보다 바람직하다. 평균 반복 단위 n이 상기 하한값 미만이면, 노볼락형 시아네이트 수지는 내열성이 저하하여 가열시에 저량체가 이탈, 휘발하는 경우가 있다. 또 평균 반복 단위 n이 상기 상한값을 초과하면, 용융 점도가 너무 높아져서 프리프레그 (12)의 성형성이 저하하는 경우가 있다.
상기 시아네이트 수지의 평균 분자량은 특별히 한정되지 않지만, 평균 분자량 500~4,500이 바람직하고, 600~3,000이 보다 바람직하다. 평균 분자량이 상기 하한값 미만이면, 프리프레그 (12)를 제작했을 경우에 점착성(tackiness)이 생겨 프리프레그 (12)끼리 접촉했을 때 서로 부착하거나 수지의 전사가 생기거나 하는 경우가 있다. 평균 분자량이 상기 상한값을 초과하면, 반응이 너무 빨라져서 회로 기판 (11)으로 했을 경우에, 성형 불량이 생기거나 층간 필 강도(peel strength)가 저하하거나 하는 경우가 있다. 상기 시아네이트 수지 등의 평균 분자량은, 예를 들면 GPC(겔 침투 크로마토그래피, 표준 물질 : 폴리스티렌 환산)으로 측정할 수 있다.
또 특별히 한정되지 않지만, 상기 시아네이트 수지는 1 종류를 단독으로 이용할 수도 있고, 다른 평균 분자량을 갖는 2 종류 이상을 병용하거나, 1 종류 또는 2 종류 이상과 그들의 프리폴리머를 병용할 수도 있다.
상기 열경화성 수지의 함유량은 특별히 한정되지 않지만, 상기 수지 조성물 전체의 5~50 중량%가 바람직하고, 20~40 중량%가 보다 바람직하다. 함유량이 상기 하한값 미만이면, 프리프레그 (12)를 형성하는 것이 곤란해지는 경우가 있고, 상기 상한값을 초과하면, 프리프레그 (12)의 강도가 저하하는 경우가 있다.
또 상기 수지 조성물은 무기 충전재를 포함하는 것이 바람직하다. 이것에 의하여, 후술한 적층판 (20)을 박막화(두께 500㎛ 이하)해도 강도가 뛰어날 수 있다. 또한, 적층판 (20)의 저열팽창화를 향상시킬 수도 있다.
상기 무기 충전재로는, 예를 들면 탈크, 소성 클레이, 미소성 클레이, 마이카 또는 유리 등의 규산염, 산화 티탄, 알루미나, 실리카 또는 용융 실리카 등의 산화물, 탄산칼슘, 탄산마그네슘 또는 하이드로탈사이트 등의 탄산염, 수산화 알루미늄, 수산화 마그네슘 또는 수산화 칼슘 등의 수산화물, 황산 바륨, 황산 칼슘 또는 아황산 칼슘 등의 황산염 또는 아황산염, 붕산 아연, 메타 붕산 바륨, 붕산 알루미늄, 붕산 칼슘 또는 붕산 나트륨 등의 붕산염, 질화 알루미늄, 질화 붕소, 질화 규소, 질화 탄소 등의 질화물, 및 티탄산 스트론튬 또는 티탄산 바륨 등의 티탄산염 등을 들 수 있다. 무기 충전재로서 이들 중 1 종류를 단독으로 이용할 수도 있고, 2 종류 이상을 병용할 수도 있다. 이들 중에서도 특히 실리카가 바람직하고, 용융 실리카(특히 구상 용융 실리카)가 저열팽창성이 뛰어난 점에서 바람직하다. 그 형상의 예는 파쇄상, 구상을 포함하나, 예를 들어 수지 조성물의 섬유기재에 대한 함침 용이성을 확보하기 위해서 수지 조성물의 용융 점도를 내리려면 구상 실리카를 사용하는 등, 그 목적에 맞춘 사용 방법이 채용된다.
상기 무기 충전재의 평균 입자 지름은 특별히 한정되지 않지만, 0.01~5.0㎛가 바람직하고, 0.1~2.0㎛가 보다 바람직하다. 무기 충전재의 입경이 상기 하한값 미만이면, 바니시의 점도가 높아지기 때문에, 프리프레그 (12) 제작시의 작업성에 영향을 주는 경우가 있다. 또 상기 상한값을 초과하면, 바니시 중에서 무기 충전제의 침강 등의 현상이 일어나는 경우가 있다. 이 평균 입자 지름은, 예를 들면 입도 분포계(HORIBA제, LA-500)에 의해 측정할 수 있다.
또 상기 무기 충전재는 특별히 한정되지 않지만, 동일한 크기의 입자를 포함하는 무기 충전재를 이용할 수도 있고, 상이한 크기의 입자를 포함하는 무기 충전재를 이용할 수 있다. 또한, 동일한 크기의 입자를 포함하는 무기 충전재 및/또는 상이한 크기의 입자를 포함하는 무기 충전재 중 1 종류 또는 2 종류 이상을 병용할 수도 있다.
또한, 평균 입자 지름 5.0㎛ 이하인 구상 실리카(특히 구상 용융 실리카)가 바람직하게 사용되고, 특히 평균 입자 지름 0.01~2.0㎛인 구상 용융 실리카가 바람직하게 사용된다. 이것에 의하여, 무기 충전제의 충전 용이성을 향상시킬 수 있다.
상기 무기 충전재의 함유량은 특별히 한정되지 않지만, 수지 조성물 전체의 20~80 중량%가 바람직하고, 30~70 중량%가 보다 바람직하다. 함유량이 상기 범위내이면, 특히 저열팽창, 저흡수로 할 수 있다.
상기 열경화성 수지로서 시아네이트 수지(특히 노볼락형 시아네이트 수지)를 이용하는 경우에는 에폭시 수지(실질적으로 할로겐 원자를 포함하지 않음)를 이용하는 것이 바람직하다. 상기 에폭시 수지로는, 예를 들면 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 E형 에폭시 수지, 비스페놀 S형 에폭시 수지, 비스페놀 M형 에폭시 수지, 비스페놀 P형 에폭시 수지 및 비스페놀 Z형 에폭시 수지 등의 비스페놀형 에폭시 수지, 페놀 노볼락형 에폭시 수지 및 크레졸 노볼락 에폭시 수지 등의 노볼락형 에폭시 수지 및 비페닐형 에폭시 수지, 크실릴렌형 에폭시 수지 및 비페닐아랄킬형 에폭시 수지 등의 아릴 알킬렌형 에폭시 수지, 나프탈렌형 에폭시 수지, 안트라센형 에폭시 수지, 페녹시형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 노르보넨형 에폭시 수지, 아다만탄형 에폭시 수지, 및 플루오렌형 에폭시 수지 등을 들 수 있다. 에폭시 수지로서 이들 중 1 종류를 단독으로 이용할 수도 있고, 다른 평균 분자량을 갖는 2 종류 이상을 병용하거나, 1 종류 또는 2 종류 이상과 그들의 프리폴리머를 병용할 수도 있다. 이들 에폭시 수지 중에서도 특히 아릴 알킬렌형 에폭시 수지가 바람직하다. 이것에 의하여, 흡습 땜납 내열성 및 난연성을 향상시킬 수 있다.
상기 아릴 알킬렌형 에폭시 수지란, 반복 단위 중에 하나 이상의 아릴 알킬렌기를 갖는 에폭시 수지를 말한다. 예를 들면 크실릴렌형 에폭시 수지 및 비페닐 디메틸렌형 에폭시 수지 등을 들 수 있다. 이들 중에서도 비페닐 디메틸렌형 에폭시 수지가 바람직하다. 비페닐 디메틸렌형 에폭시 수지는, 예를 들면 식(II)로 표시될 수 있다.
Figure 112009049505309-pct00002
n은 임의의 정수
상기 식(II)로 표시되는 비페닐 디메틸렌형 에폭시 수지의 평균 반복 단위 n은 특별히 한정되지 않지만, 1~10이 바람직하고, 2~5가 보다 바람직하다. 평균 반복 단위 n이 상기 하한값 미만이면, 비페닐 디메틸렌형 에폭시 수지는 결정화하기 쉬워져 범용 용매에 대한 용해성이 비교적 저하하기 때문에 취급이 곤란해지는 경우가 있다. 또 평균 반복 단위 n이 상기 상한값을 초과하면, 수지의 유동성이 저하하여, 성형 불량 등의 원인이 되는 경우가 있다.
상기 에폭시 수지의 함유량은 특별히 한정되지 않지만, 수지 조성물 전체의1~55 중량%가 바람직하고, 2~40 중량%가 보다 바람직하다. 함유량이 상기 하한값 미만이면, 시아네이트 수지의 반응성이 저하하거나 얻어지는 제품의 내습성이 저하하거나 하는 경우가 있고, 상기 상한값을 초과하면, 내열성이 저하하는 경우가 있다.
상기 에폭시 수지의 평균 분자량은 특별히 한정되지 않지만, 평균 분자량 500~20,000이 바람직하고, 800~15,000이 보다 바람직하다. 평균 분자량이 상기 하한값 미만이면, 프리프레그 (12)에 점착성이 생기는 경우가 있고, 상기 상한값을 초과하면, 프리프레그 (12) 제작시 유리 직물에 대한 함침 용이성이 저하하여 균일한 제품을 얻을 수 없는 경우가 있다. 상기 에폭시 수지의 평균 분자량은, 예를 들면 GPC로 측정할 수 있다.
상기 열경화성 수지로서 시아네이트 수지(특히 노볼락형 시아네이트 수지)를 이용하는 경우에는 페놀 수지를 이용하는 것이 바람직하다. 상기 페놀 수지의 예는 노볼락형 페놀 수지, 레졸형 페놀 수지 및 아릴 알킬렌형 페놀 수지를 포함한다. 페놀 수지로서 이들 중 1 종류를 단독으로 이용할 수도 있고, 다른 평균 분자량을 갖는 2 종류 이상을 병용하거나, 1 종류 또는 2 종류 이상과 그들의 프리폴리머를 병용할 수도 있다. 이들 중에서도 아릴 알킬렌형 페놀 수지를 사용하는 것이 특히 바람직하다. 이것에 의하여 흡습 땜납 내열성을 더욱 향상시킬 수 있다.
상기 아릴 알킬렌형 페놀 수지의 예는 크실릴렌형 페놀 수지 및 비페닐 디메틸렌형 페놀 수지를 포함한다. 비페닐 디메틸렌형 페놀 수지는, 예를 들면 식(III)으로 표시될 수 있다.
Figure 112009049505309-pct00003
n은 임의의 정수
상기 식(III)으로 표시되는 비페닐 디메틸렌형 페놀 수지의 반복 단위 n은 특별히 한정되지 않지만, 1~12이 바람직하고, 2~8이 보다 바람직하다. 평균 반복 단위 n이 상기 하한값 미만이면, 내열성이 저하하는 경우가 있다. 또 상기 상한값을 초과하면, 다른 수지와의 상용성이 저하하여 작업성이 저하하는 경우가 있다.
전술한 시아네이트 수지(특히 노볼락형 시아네이트 수지)와 아릴 알킬렌형 페놀 수지와의 조합에 의하여, 가교 밀도를 조절하여 반응성을 용이하게 제어할 수 있다.
상기 페놀 수지의 함유량은 특별히 한정되지 않지만, 수지 조성물 전체의1~55 중량%가 바람직하고, 5~40 중량%가 보다 바람직하다. 함유량이 상기 하한값 미만이면, 내열성이 저하하는 경우가 있고, 상기 상한값을 초과하면, 저열팽창의 특성이 손상되는 경우가 있다.
상기 페놀 수지의 평균 분자량은 특별히 한정되지 않지만, 평균 분자량 400~18,000이 바람직하고, 500~15,000이 보다 바람직하다. 평균 분자량이 상기 하한값 미만이면, 프리프레그 (12)에 점착성이 생기는 경우가 있고, 상기 상한값을 초과하면, 프리프레그 (12) 제작시, 유리 직물에 대한 함침 용이성이 저하하여, 균일한 제품을 얻을 수 없는 경우가 있다. 상기 페놀 수지의 평균 분자량은, 예를 들면 GPC로 측정할 수 있다.
또한, 상기 시아네이트 수지(특히 노볼락형 시아네이트 수지)와 상기 페놀 수지(아릴 알킬렌형 페놀 수지, 특히 비페닐 디메틸렌형 페놀 수지)와 상기 에폭시 수지(아릴 알킬렌형 에폭시 수지, 특히 비페닐 디메틸렌형 에폭시 수지)의 조합을 이용하여 회로 기판 (11)을 제작했을 경우, 특히 뛰어난 치수 안정성을 얻을 수 있다.
상기 수지 조성물은 특별히 한정되지 않지만, 수지 조성물로서 커플링제를 이용하는 것이 바람직하다. 상기 커플링제는 상기 열경화성 수지와 상기 무기 충전재의 계면의 습윤성을 향상시킴으로써, 유리 직물에 대해서 열경화성 수지 등 및 무기 충전재를 균일하게 정착시켜, 내열성, 특히 흡습 후의 땜납 내열성을 개량할 수 있다.
상기 커플링제로는 통상 이용되는 것이라면 뭐든지 사용할 수 있지만, 구체적으로는 에폭시실란 커플링제, 양이온성 실란 커플링제, 아미노실란 커플링제, 티타네이트계 커플링제 및 실리콘 오일형 커플링제 중에서 선택되는 1종 이상의 커플링제를 사용하는 것이 바람직하다. 이것에 의하여, 무기 충전재의 계면과의 습윤성을 높게 할 수 있고, 그에 따라 내열성을 보다 향상시킬 수 있다.
상기 커플링제의 첨가량은 상기 무기 충전재의 비표면적에 의존하므로 특별히 한정되지 않지만, 무기 충전재 100 중량부에 대해서 0.05~3 중량부가 바람직하고, 0.1~2 중량부가 보다 바람직하다. 함유량이 상기 하한값 미만이면, 무기 충전재를 충분히 피복할 수 없기 때문에 내열성을 향상하는 효과가 저하되는 경우가 있고, 상기 상한값을 초과하면, 반응에 영향을 주어 굽힘 강도 등이 저하하는 경우가 있다.
상기 수지 조성물에는 필요에 따라서 경화촉진제를 이용해도 된다. 상기 경화촉진제로는 공지의 것을 이용할 수 있다. 예를 들면 나프텐산 아연, 나프텐산 코발트, 옥틸산 주석, 옥틸산 코발트, 비스아세틸아세토네이트 코발트(II) 및 트리스아세틸아세토네이트 코발트(III) 등의 유기 금속염, 트리에틸아민, 트리부틸아민 및 디아자비시클로[2,2,2]옥탄 등의 3급 아민류, 2-페닐-4-메틸이미다졸, 2-에틸-4-에틸 이미다졸, 2-페닐-4-메틸이미다졸, 2-페닐-4-메틸-5-히드록시이미다졸 및 2-페닐-4,5-디히드록시이미다졸 등의 이미다졸류, 페놀, 비스페놀 A 및 노닐 페놀 등의 페놀 화합물, 아세트산, 벤조산, 살리실산 및 파라톨루엔설폰산 등의 유기산 등, 또는 이 혼합물을 들 수 있다. 경화촉진제로서 이들 중 유도체도 포함하여 1 종류를 단독으로 이용할 수도 있고, 이들의 유도체도 포함하여 2 종류 이상을 병용할 수도 있다.
상기 경화촉진제의 함유량은 특별히 한정되지 않지만, 상기 수지 조성물 전체의 0.05~5 중량%가 바람직하고, 0.2~2 중량%가 보다 바람직하다. 함유량이 상기 하한값 미만이면, 경화를 촉진하는 효과가 나타나지 않는 경우가 있고, 상기 상한값을 초과하면, 프리프레그 (12)의 보존성이 저하하는 경우가 있다.
상기 수지 조성물에서는 페녹시 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 폴리페닐렌 옥사이드 수지, 폴리에테르설폰산 수지, 폴리에스테르 수지, 폴리에틸렌 수지 또는 폴리스티렌 수지 등의 열가소성 수지, 스티렌-부타디엔 공중합체 또는 스티렌-이소프렌 공중합체 등의 폴리스티렌계 열가소성 엘라스토머, 폴리올레핀계 열가소성 엘라스토머, 폴리아미드계 엘라스토머 또는 폴리에스테르계 엘라스토머 등의 열가소성 엘라스토머, 폴리부타디엔, 에폭시 변성 폴리부타디엔, 아크릴 변성 폴리부타디엔 또는 메타크릴 변성 폴리부타디엔 등의 디엔계 엘라스토머를 병용해도 된다.
또 상기 수지 조성물에는 필요에 따라서, 안료, 염료, 소포제, 레벨링제, 자외선 흡수제, 발포제, 산화 방지제, 난연제 및 이온 포착제 등의 상기 성분 이외의 첨가물을 첨가해도 된다.
본 수지 조성물을 준비한 후 상기 수지 조성물을 섬유기재로서의 유리 직물에 함침시키고, 프리프레그 (12)를 제작한다(도 2A). 그 결과, 유전특성, 고온 다습하에서의 기계적, 전기적 접속 신뢰성 등의 각종 특성이 뛰어난 반도체 장치를 제조하는데 바람직한 프리프레그 (12)를 얻을 수 있다. 이와 같은 프리프레그 (12)의 시판의 예로는 스미토모 베이클리트사제의 시아네이트계인 것이나 미츠비시 가스화학제의 비스말레이미드 트리아진계인 것이 있다. 또, 유리 직물(유리 섬유기재)을 구성하는 유리의 예는 E 유리, S 유리, NE 유리 및 T 유리를 포함한다.
또한, 본 실시형태에서는 유리 직물(유리 섬유기재)이 이용되고 있지만 이것으로 한정되지는 않고, 그 예는 폴리아미드 수지 섬유, 방향족 폴리아미드 수지 섬유 또는 전방향족 폴리아미드 수지 섬유 등의 폴리아미드계 수지 섬유, 폴리에스테르 수지 섬유, 방향족 폴리에스테르 수지 섬유 또는 전방향족 폴리에스테르 수지 섬유 등의 폴리에스테르계 수지 섬유, 폴리이미드 수지 섬유 또는 불소 수지 섬유 등을 주성분으로하는 직포 또는 부직포로 구성되는 합성 섬유기재 및 크라프트지, 코튼 린터지 또는 린터와 크라프트지의 혼초지 등을 주성분으로 하는 종이 기재 등의 유기 섬유기재 등을 들 수 있다. 이들 중에서도 유리 섬유기재가 바람직하다. 이것에 의하여, 프리프레그 (12)의 강도, 흡수율을 향상시킬 수 있다. 또 프리프레그 (12)의 열팽창 계수를 작게 할 수 있다.
본 실시형태에서의 수지 조성물을 유리 직물에 함침시키는 방법의 예는 들면 상술한 수지 조성물을 이용하여 수지 바니시를 조제하고 유리 직물을 수지 바니시에 침지하는 방법, 각종 코터에 의해 도포하는 방법, 스프레이에 의해 분사하는 방법 등을 포함한다. 이들 중에서도, 유리 직물을 수지 바니시에 침지하는 방법이 바람직하다. 이것에 의하여, 유리 직물에 대한 수지 조성물의 함침 용이성을 향상시킬 수 있다. 또한, 유리 직물을 수지 바니시에 침지하는 경우, 통상의 함침 도포 설비를 사용할 수 있다.
상기 수지 바니시에 이용되는 용매는 상기 수지 조성물 중의 수지 성분에 대해서 양호한 용해성을 나타내는 것이 바람직하지만, 악영향을 미치지 않는 범위에서 빈용매를 사용해도 상관없다. 양호한 용해성을 나타내는 용매의 예는 예를 들면 아세톤, 메틸 에틸 케톤, 메틸이소부틸 케톤, 시클로헥산온, 테트라히드로 푸란, 디메틸포름아미드, 디메틸아세트아미드, 디메틸설폭시드, 에틸렌글리콜, 셀루솔브 및 카르비톨을 포함한다.
상기 수지 바니시의 고형분은 특별히 한정되지 않지만, 상기 수지 조성물의 고형분 40~80 중량%가 바람직하고, 50~65 중량%가 보다 바람직하다. 이것에 의하여, 수지 바니시의 유리 직물에의 함침성을 더욱 향상할 수 있다. 상기 유리 직물에 상기 수지 조성물을 함침시켜, 소정 온도, 예를 들면 80~200℃ 등에서 건조시킴으로써 프리프레그 (12)를 얻을 수 있다.
프리프레그 (12)의 제작 후 프리프레그 (12)의 양면에 구리박 (23)을 겹친 후 가열·가압하여 양면 구리 부착 적층판 (20)(이하 간단히 「적층판 (20)」이라고 한다.)을 제작한다(도 2B). 그 결과, 유전특성, 고온 다습화에서의 기계적, 전기적 접속 신뢰성이 뛰어난 적층판을 얻을 수 있다.
여기서, 본 실시형태의 적층판 (20)은 하나의 프리프레그 (12)의 상하 양면에 구리박 (23)을 겹쳤으나, 구리박 (23) 이외의 금속박 혹은 필름을 겹쳐도 된다. 또 프리프레그 (12)를 2매 이상 적층할 수도 있다. 프리프레그 (12)를 2매 이상 적층할 때는 적층한 프리프레그 (12)의 가장 외측의 상하 양면 혹은 한쪽 면에 금속박 혹은 필름을 겹친다. 또 상기 적층판 (20) 제작시의 가열 온도는 특별히 한정되지 않지만, 120~220℃가 바람직하고, 150~200℃가 보다 바람직하다. 또 그 가압하는 압력도, 특별히 한정되지 않지만 2~5MPa가 바람직하고, 2.5~4MPa가 보다 바람직하다.
상기 금속박을 구성하는 금속의 예는 구리계 합금, 알루미늄 또는 알루미늄계 합금, 은 또는 은계 합금, 금 또는 금계 합금, 아연 또는 아연계 합금, 니켈 또는 니켈계 합금, 주석 또는 주석계 합금 및 철 또는 철계 합금을 포함한다. 또 필름으로는, 예를 들면 폴리에틸렌, 폴리프로필렌, 폴리에틸렌 테레프탈레이트, 폴리이미드, 불소계 수지 등을 들 수 있다.
적층판 (20)의 제작 후 그 소요 개소에, 예를 들면 기계적 드릴을 이용하여, 스루홀 (21)을 형성한 후(도 2C), 무전해 구리 도금으로 스루홀 (21) 내부와 구리박 (23) 표면에 1㎛ 두께의 얇은 무전해 구리 (24)를 피막한다(도 2D). 이것에 의하여, 도체층 (14)(도 1)을 형성한다. 또한, 전해 구리 도금으로 후술할 칩 탑재면측의 무전해 구리 (24) 위에 10㎛ 이상의 두께로 구리 (25)를 두껍게 부착하는 패널 도금을 실시한다(도 2E). 또 본 실시형태에서는 무전해 구리 (24)의 두께는 1㎛, 구리 (25)의 두께는 10㎛ 이상의 두께로 했지만, 이것으로 한정되는 것은 아니다.
다음에, 구리 (25)의 표면에 레지스트 (26) 도포를 한 후 레지스트 (26)에 회로 패턴의 마스크 (27)을 겹쳐 UV 노광을 실시한다(도 2F). 예를 들면, 레지스트 (26)이 포지티브형일 때는 유기용제를 포함하는 현상액을 이용하여 현상함으로써, 레지스트 (26)의 UV 조사되지 않았던 부분(비노광 부분)이 배선 패턴으로서 남는다(도 2G).
그 후 패터닝된 레지스트 (26)을 마스크로 하고, 예를 들면 웨트 에칭(wet etching)에 의하여, 노출해 있는 부분의 구리 (25)를 제거한 후(도 2H), 레지스트 (26)을 박리하여 제거함으로써, 프리프레그 (12)의 칩 탑재 측에 필요한 배선 패턴 (15)을 형성한다(도 2I).
그 후 후술하는 도 3D의 리플로우에 이용되는 리플로우 장치를 이용하여 가열 처리를 실시함으로써(도 2J), 도 1의 회로 기판 (11)을 형성한다. 이것에 의하여, 회로 기판 (11)을 간편하고 확실하게 가열할 수 있다.
도 3A~도 3E는 회로 기판 (11)을 이용한 반도체 장치의 제조 공정을 설명하는데 이용되는 도면이다.
도 3A에 있어서, 우선 회로 기판 (11)의 배선 패턴 (15) 상의 칩 탑재 영역에 에폭시계 수지 등의 접착제 (30)를 도포한다. 그 후 탑재해야 할 반도체 칩 (31)의 이면(전극이 형성되어 있는 측과 반대측의 면)을 아래로 하고, 접착제 (30)에 의해 상기 칩 탑재 영역에 반도체 칩 (31)을 접착 후 반도체 칩 (31)의 전극과 도전층 (14)를 배선 패턴 (15)를 통하여, 예를 들면 Au의 본딩와이어 (32)에 의해 전기적으로 접속한다(도 3B).
다음에, 반도체 칩 (31) 및 본딩와이어 (32)를 봉지 수지(encapsulation resin) (33)에 의해 봉지하고, 그 후 가열함으로써 봉지 수지 (33)을 경화시킨다(도 3C). 여기서, 봉지 수지 (33)는 반도체 칩 (31)의 적어도 상부 및 측면, 보다 구체적으로는 본딩와이어 (32)를 봉지하면 되고, 도 3C에 나타내는 바와 같이 회로 기판 (11)의 칩 탑재면 전체 면을 봉지하는 형태로 한정되는 것이 아니다. 또한, 본 실시형태에서는 봉지 수지 (33)의 경화 후의 두께는 600㎛이며, 두께 230㎛인 회로 기판 (11) 두께의 2.6배의 두께를 갖지만, 차세대 반도체 장치에 이용할 수 있는 회로 기판 (11) 두께의 4배 이하의 두께이면 이것으로 한정되지 않는다.
이 봉지 수지 (33)의 경화 후의 회로 기판 (11)에 대해서, 그 양끝을 기준 위치로 했을 때의 휨을 측정하면, 반도체 칩 (31)이 배치되어 있는 면과 반대인 회로 기판 (11) 측에 볼록한 휨, 이른바 스마일 휨이 생겼다. 또한, 이 스마일 휨이 생긴 회로 기판 (11)을 260℃에서 1분간 열처리한 후 실온에서 상기 스마일 휨을 유지하는 것을 알 수 있었다. 또 이 스마일 휨은 0~100㎛의 휨이며, 이것에 의하여 땜납 볼 부착시 및 그 후의 2차 실장 처리시의 열팽창에 의해 생기는 회로 기판의 변형을 확실히 적게 할 수 있다.
그 후 회로 기판 (11)의 칩 탑재면과 반대 측에 Pb-프리의 땜납 볼 (34)(융점: 217℃)를 실어 리플로우 장치를 이용하여 리플로우 처리를 실시함으로써 회로 기판 (11)에 땜납 볼 (34)를 접합하여(도 3D), 반도체 장치가 제조된다. 이 리플로우 처리에 있어서, 리플로우 장치는 최고 온도가 260℃가 되도록 온도 설정된다.
또한, 상기 반도체 장치를 기판 (35)에 2차 실장함으로써(도 3E), 전자기기가 제조된다.
여기서, 도 2J의 가열 처리에서의 리플로우 장치의 최고 온도는 프리프레그 (12)를 구성하는 유리 직물에 함침되는 수지 조성물의 경화 후의 유리 전이 온도보다 높은 온도로 설정한다. 리플로우 온도의 최고 온도는 특별히 한정되지 않지만, 경화전 함침한 유리직물을 경화시킨 수지 조성물의 유리 전이 온도보다 20℃ 이상 높은 것이 바람직하고, 40℃ 이상 높은 것이 보다 바람직하다. 또한, 이 유리 전이 온도는 상기 수지 조성물의 경화물을 4mm×20mm의 크기로 잘라내어 평가용 시료로 하고, Thermo Mechanical Analysis 장치(TMA)(TA인스트루먼트사제)를 이용하여 10℃/분으로 승온하여 그 온도를 측정함으로서 알 수 있다.
이것에 의하여, 회로 기판 (11)의 내부 응력을 완화할 수 있다. 결과, 회로 기판 (11)과 같이 두께 500㎛ 이하와 같은 박형의 것이어도, 도 3D의 리플로우 처리 전후에서 생기는 회로 기판 (11)의 휨의 변동을 적게 할 수 있어, 도 3E의 2차 실장을 적절히 실시할 수 있다.
또 도 2J의 가열 처리에서의 리플로우 장치의 가열 온도 프로파일은, 예를 들면 JEDEC 규격 J-STD-020C(July 2004)를 이용할 수 있고, 그 최고 온도는 땜납 볼 (34)의 융점에 따라 설정된다. 구체적으로는 땜납 볼 (34)가 공정 땜납(eutectic solders)의 경우(융점 183℃)는 최고 온도가 225℃에서 240℃로 설정되고, 땜납 볼 (34)가 Pb-프리 땜납의 경우(융점 217℃)의 경우에는 최고 온도가 245℃에서 26O℃로 설정된다. 즉, 도 2J의 가열 처리에서의 회로 기판 (11)의 최고 온도는 땜납 볼 (34)의 융점 온도 이상, 땜납 볼 (34)의 융점 온도 + 80℃ 이하의 범위로 하는 것이 바람직하다. 상기 최고 온도가 땜납 볼 (34)의 융점 온도 이하이면 리플로우 처리 전후에서 생기는 회로 기판 (11)의 휨 변동이 충분히 억제되지 않고, 땜납 볼 (34)의 융점 온도 + 80℃ 이상의 고온이면 회로 기판 (11)에 포함되는 수지 조성물이 열열화(thermal deterioration)하기 때문에 바람직하지 않다.
가열 처리는 리플로우 장치를 사용하는 것으로 한정되지 않고, 오븐 가열 및 열반 프레스에 의한 방법이라도 된다. 가열 온도로 세팅한 오븐이나 열반 프레스에 기판을 넣는 방법이나, 가열 온도보다 저온의 오븐이나 열반 프레스에 기판을 넣은 후에 가열하는 방법이어도 된다.
또 본 실시형태에서는 도 2J의 가열 처리는 반도체 칩 (31)의 실장 전에 실시했지만, 본 발명은 도 2J의 가열 처리가 도 3D의 리플로우 처리 전에 실시되는 한 이것으로 한정되는 것은 아니다. 단, 봉지 수지 (33)의 경화물에 있어서, 가열에 의한 크랙 등을 방지할 수 있고, 또한 도 3D의 리플로우 처리 전후에 생기는 회로 기판 (11)의 휨의 변동을 확실히 적게 할 수 있으므로, 본 실시형태와 같이 반도체 칩 (31)의 실장 전에 실시하는 것이 가장 바람직하다.
본 실시형태에 의하면, 도 2J의 가열 처리를 실시함으로써 도 3D의 리플로우 처리 후의 회로 기판 (11)의 휨이 스마일 휨이 되므로, 도 3E의 2차 실장 처리시의 수율이 향상한다. 여기서, 도 3D의 리플로우 처리 후의 회로 기판 (11)의 휨이 크라이 휨이면, 회로 기판 (11)의 단부에 배치된 땜납 볼 (34)이 도 3E의 2차 실장 처리시에 인접하는 땜납 볼 (34)와 접촉하여 쇼트되어 버려, 수율이 저하하는 경우가 있다.
또 본 실시형태에 의하면, 도 3C의 처리에 의해 반도체 칩 (31) 및 본딩와이어 (32)를 봉지하는 봉지 수지 (33)의 경화물의 두께가 회로 기판 (11)의 두께의 4배 이하로서, 도 3C의 처리 후의 회로 기판 (11)에는 스마일 휨이 생기고, 또한 그 스마일 휨이 생긴 회로 기판 (11)을 260℃에서 1분간 열처리한 후 실온에서 그 스마일 휨을 유지하므로, 도 3D의 땜납 볼 부착 처리시나 도 3E의 2차 실장 처리시의 열팽창에 의해 생기는 회로 기판 (11)의 변형이 작아서, 차세대 반도체 장치를 안정적으로 제조할 수 있고, 또한 2차 실장 처리시의 수율이 향상한다.
도 1은 본 발명의 제1 실시형태와 관련된 제조 방법에 의해 제조된 회로 기판의 단면도이다.
도 2A~도 2J는 도 1의 회로 기판의 제조 공정을 설명하는데 이용되는 도면이다.
도 3A~도 3E는 회로 기판을 이용한 반도체 장치의 제조 공정을 설명하는데 이용되는 도면이다.
도 4는 비교예 1의 휨량을 나타내는 그래프이다.
도 5는 실시예 1의 휨량을 나타내는 그래프이다.
도 6은 비교예 2의 휨량을 나타내는 그래프이다.
도 7은 실시예 2의 휨량을 나타내는 그래프이다.
도 8은 비교예 3의 휨량을 나타내는 그래프이다.
도 9는 비교예 4의 휨량을 나타내는 그래프이다.
도 10은 실시예 3의 휨량을 나타내는 그래프이다.
도 11은 비교예 5의 휨량을 나타내는 그래프이다.
도 12A 및 도 12B는 반도체 장치의 휨을 설명하는데 이용되는 도면이며, 도 12A는 스마일 휨이 생긴 경우, 도 12B는 크라이 휨이 생긴 경우를 나타낸다.
도 13은 가열 처리시의 가열 온도 프로파일을 나타내는 그래프이다.
도 14는 실시예 4, 5 및 비교예 6, 7의 PMC 처리 후와 열처리 후의 휨량을 나타내는 그래프이다.
다음에, 본 발명을 실시예 및 비교예에 의해 설명하겠으나, 본 발명은 이것으로 한정되는 것은 아니다.
(실험 1)
(1) 수지 바니시의 조제
노볼락형 시아네이트 수지(론자재팬 주식회사제, 프리마세트 PT-30, 평균 분자량 약 700) 19.7 중량부, 비페닐 디메틸렌형 에폭시 수지(일본화약 주식회사제, NC-3000H, 에폭시 당량 275) 11 중량부, 비페닐 디메틸렌형 페놀 수지(메이와화성 주식회사제, MEH-7851-3H, 수산기 당량 230) 9 중량부, 및 에폭시실란 커플링제(GE토시바실리콘 주식회사제, A-187) 0.3 중량부를 메틸 에틸 케톤에 상온에서 용해하고, 구상 용융 실리카(주식회사 아드마텍스사제, 구상 용융 실리카, SO-25R, 평균 입경 0.5㎛) 60 중량부를 첨가하고, 고속 교반기를 이용하여 10분 교반하여 수지 바니시를 얻었다.
(2) 프리프레그의 제조
상술한 수지 바니시를 유리 직물(두께 94㎛, 닛토 보세키제, WEA-2116)에 함침하고, 150℃의 가열로에서 2분간 건조하여 바니시 고형분이 약 50 중량%인 시아네이트계 프리프레그를 얻었다.
(3) 적층판의 제조
상술한 프리프레그의 양면에 18㎛의 구리박을 겹치고, 압력 4MPa, 온도 200℃에서 2시간 가열 가압 성형함으로써, 두께 0.2 mm인 적층판을 얻었다. 이 가열경화 후의 상기 시아네이트계 프리프레그의 유리 전이 온도는 220℃였다.
(4) 회로 기판의 제작
상기 방법에 의해 제조된 적층판을 이용하여 배선 패턴을 갖는 회로 기판을 10개 제작했다. 이 때 제작된 회로 기판 가운데 5개는 도 13에 나타내는 가열 온도 프로파일이 설정된 리플로우 장치(HELLER사제 1812EXL-S)로 최고 온도 260℃에서 가열하고(실시예 1), 나머지 5개는 이러한 가열을 실시하지 않았다(비교예 1).
그 후 실시예 1, 비교예 1의 회로 기판의 각각에 반도체 칩을 실장하고, 본딩와이어로 접속한 후 봉지 수지로 반도체 칩 및 본딩와이어를 0.6 mm의 두께로 봉지하며, 175℃에서 4시간 가열하여 경화시키는 포스트몰드 큐어(이하 「PMC」라고 한다.) 처리를 실시했다.
다음에, pb-프리의 땜납 볼(센쥬금속 주식회사제, 융점 217℃)을 회로 기판의 뒤편에 싣고, 상기 리플로우 장치로 상기 도 13의 가열 조건으로 가열하는 리플로우 처리를 실시했다. 그 후 2차 실장하여 150℃에서 8시간 건조시키는 드라이 처리를 실시했다.
상기 PMC 처리 전후, 리플로우 처리 후, 드라이 처리 후에 있어서, 각 샘플의 휨량을 레이저 스캔에 의해 측정했다. 여기서 휨량이란, 샘플의 양끝을 기준 위치로 했을 때의 각 샘플 표면의 높이를 말하며, 5개의 샘플의 평균값으로부터 산출했다.
이 결과, 비교예 1은 도 4에 나타내는 바와 같이 스마일 휨이 생긴 것에 비해, 리플로우 처리 후에는 크라이 휨이 생겨 리플로우 처리 전후에서 큰 휨 변동이 생기는 것을 알 수 있었다. 이에 비해, 실시예 1은 도 5에 나타내는 바와 같이 각 처리 전후에서의 휨 변동은 거의 생기지 않고, 스마일 휨 상태를 유지하는 것을 알 수 있었다.
(실험 2)
상기에서 제작한 시아네이트계 프리프레그를 비스말레이미드 트리아진계 프리프레그(미츠비시 가스화학제 HL832HS)로 변경하여, 실험 1과 같은 실험을 실시했다. 상술한 가열경화 후의 비스말레이미드 트리아진계 프리프레그의 유리 전이 온도는 185℃였다. 이 실험에 있어서, 제작된 회로 기판 가운데 5개는 상술한 도 13의 가열 온도 프로파일이 설정된 리플로우 장치로 최고 온도 260℃에서 가열하고(실시예 2), 나머지 5개는 이러한 가열을 실시하지 않았다(비교예 2).
실험 2의 결과, 비교예 2에서는 도 6에 나타내는 바와 같이 PMC 처리 전부터 크라이 휨이 생긴 샘플의 휨량이 리플로우 처리 후 더욱 커지는 것을 알 수 있었다. 이에 비해, 실시예 2에서는 도 7에 나타내는 바와 같이 PMC 처리 전부터 스마 일 휨이며, 또한 각 처리 전후에서의 휨 변동은 거의 생기지 않는 것을 알았다.
(실험 3)
실험 1의 봉지 수지의 두께를 1.2 mm의 두께로 변경하고, 실시예 3으로서 상기 가열 처리를 실시한 샘플을 5개, 비교예 3으로서 이러한 가열 처리를 실시하지 않은 샘플을 5개 제작했다. 마찬가지로 실험 2의 봉지 수지의 두께를 1.2 mm의 두께로 변경하고, 비교예 4로서 상기 가열 처리를 실시한 샘플을 5개, 비교예 5로서 이러한 가열 처리를 실시하지 않은 샘플을 5개 제작했다.
이 결과, 비교예 3은 도 8에 나타내는 바와 같이 PMC 처리 전부터 스마일 휨이었지만, 그 휨량은 리플로우 처리 전후에서 크게 변동하는 것을 알 수 있었다. 이에 비해, 실시예 3은 도 10에 나타내는 바와 같이 PMC 처리 전부터 비교예 3보다 스마일 휨의 휨량은 크지만, 각 처리의 전후의 휨 변동은 거의 생기지 않게 되는 것을 알 수 있었다.
한편, 비교예 4, 5는 도 9, 11에 나타내는 바와 같이 상기 가열 처리의 유무에 관계없이 각 처리 전후에서 휨 변동이 생기는 것을 알 수 있었다.
이상의 결과로부터, 봉지 수지의 두께가 0.6 mm일 때는 프리프레그가 상기 시아네이트계의 것인 경우, 상기 비스말레이미드 트리아진계의 것인 경우 모두에 대해서, 반도체 칩의 실장 전에 가열 처리를 실시함으로써 휨량, 휨 변동을 모두 적게 할 수 있는 것을 알 수 있었다.
또 봉지 수지의 두께가 1.2 mm일 때는 프리프레그가 시아네이트계의 것일 때에만, 가열 처리를 함으로써 휨 변동을 적게 할 수 있는 것을 알 수 있었다.
(실험 4)
(1) 수지 바니시의 조제
노볼락형 시아네이트 수지(론자재팬 주식회사제, 프리마세트 PT-30, 평균 분자량 약 700) 19.7 중량부, 비페닐 디메틸렌형 에폭시 수지(일본화약 주식회사제, NC-3000H, 에폭시 당량 275) 11 중량부, 비페닐 디메틸렌형 페놀 수지(메이와화성 주식회사제, MEH-7851-3H, 수산기 당량 230) 9 중량부 및 에폭시실란 커플링제(GE토시바실리콘 주식회사제, A-187) 0.3 중량부를 메틸 에틸 케톤에 상온에서 용해하고, 구상 용융 실리카(주식회사 아드마텍스사제, 구상 용융 실리카, SO-25R, 평균 입경 0.5㎛) 60 중량부를 첨가하고, 고속교반기를 이용하여 10분 교반시켜 수지 바니시를 얻었다.
(2) 프리프레그의 제조
상술한 수지 바니시를 유리 직물(두께 94㎛, 닛토 보세키제, WEA-2116)에 함침하고, 150℃의 가열로에서 2분간 건조하여 바니시 고형분이 약 50 중량%인 시아네이트계 프리프레그를 얻었다.
(3) 적층판의 제조
상술한 프리프레그의 양면에 18㎛의 구리박을 겹치고, 압력 4MPa, 온도 200℃에서 2시간 가열 가압 성형함으로써, 두께 0.23 mm인 적층판을 얻었다. 이 가열경화 후의 상기 시아네이트계 프리프레그의 유리 전이 온도는 220℃였다.
(4) 회로 기판의 제작
상기 방법에 의해 제조된 적층판을 이용하여 배선 패턴을 갖는 회로 기판을 10개 제작했다. 이 때 제작된 회로 기판 가운데 5개는 도 13에 나타내는 가열 온도 프로파일이 설정된 리플로우 장치(HELLER사제 1812EXL-S)로 최고 온도 260℃에서 가열하고(실시예 4), 나머지 5개는 이러한 가열을 실시하지 않았다(비교예 6).
그 후 실시예 4, 비교예 6의 회로 기판의 각각에 반도체 칩을 실장하고, 본딩와이어로 접속한 후 봉지 수지로 반도체 칩 및 본딩와이어를 0.6 mm의 두께로 봉지하며, 175℃에서 4시간 가열하여 경화시키는 포스트몰드 큐어(이하 「PMC」라고 한다.) 처리를 실시했다.
이 PMC 처리 후 각 샘플(회로 기판)의 휨량을 레이저 스캔에 의해 측정했다. 여기서 휨량이란, 샘플의 양끝을 기준 위치로 했을 때의 샘플 표면의 높이를 말하고, 5개의 샘플의 평균값으로부터 산출했다. 그 결과, 실시예 4, 비교예 6 모두, 도 14에 나타내는 바와 같이 스마일 휨이 생기는 것을 알 수 있었다.
다음에, 상기 리플로우 장치로 PMC 처리 후의 각 샘플을 뒤편부터 260℃에서 1분간 열처리했다. 그 결과, 비교예 6은 도 14에 나타내는 바와 같이 처리 후에는 크라이 휨이 생기는 것을 알 수 있었다. 이것에 비해, 실시예 4는 도 14에 나타내는 바와 같이 열처리 전후에서 스마일 휨 상태를 유지하는 것을 알 수 있었다.
(실험 5)
상기에서 제작한 시아네이트계 프리프레그를 미츠비시 가스화학제의 비스말레이미드 트리아진계 프리프레그로 교체하여, 실험 4와 같이 제작된 회로 기판 가운데 5개는 상술한 도 13의 가열 온도 프로파일이 설정된 리플로우 장치로 최고 온도 260℃에서 가열하고(실시예 5), 나머지 5개는 이러한 가열을 실시하지 않았다 (비교예 7). 상술한 가열경화 후의 비스말레이미드 트리아진계 프리프레그의 유리 전이 온도는 185℃였다.
다음에, 실험 4와 동일한 가열 조건에서 PMC 처리를 실시한 후 각 샘플의 휨량을 레이저 스캔에 의해 측정했다. 그 결과, 도 5에 나타내는 바와 같이 실시예 5는 스마일 휨, 비교예 7은 크라이 휨이 생기는 것을 알 수 있었다.
다음에, 상기 리플로우 장치로 PMC 처리 후의 각 샘플을 뒤편부터 260℃에서 1분간 열처리하였다. 그 결과, 비교예 7은 도 14에 나타내는 바와 같이 열처리 전후에서 크라이 휨이 생겼다. 이에 비해, 실시예 5는 도 14에 나타내는 바와 같이 열처리 전후에서 스마일 휨 상태를 유지하는 것을 알 수 있었다.
본 발명의 제1 형태와 관련되는 회로 기판의 제조 방법에 의하면, 섬유기재에 수지를 함침시켜 제조된 두께 500㎛ 이하인 회로 기판을 땜납 볼 부착 전에 상기 함침되는 수지의 경화 후의 유리 전이 온도보다 높은 온도에서 가열하므로, 회로 기판의 내부 응력을 완화할 수 있고, 가령 회로 기판이 두께 500㎛ 이하와 같은 박형의 것이어도, 리플로우 처리 전후에서 생기는 회로 기판의 휨 변동을 적게 할 수 있어 차세대 반도체 장치를 안정적으로 제조할 수 있고, 또한 2차 실장 처리시의 수율을 향상시킬 수 있다.
본 발명의 제1 형태에 의하면, 가열 단계에서 가열될 때의 회로 기판의 최고 온도는 땜납 볼 부착시에 이용되는 땜납의 융점 온도 이상, 해당 융점 온도 + 80℃ 이하인 범위이다. 이것에 의하여, 상기 최고 온도가 이 땜납의 융점 온도보다 높 으면, 상기 함침되는 수지의 경화 후의 유리 전이 온도를 확실히 초과할 수 있으므로, 리플로우 처리 전후에서 생기는 회로 기판의 휨 변동을 충분히 억제할 수 있다. 한편, 상기 최고 온도를 땜납의 융점 온도 + 80℃ 이하로 하므로, 회로 기판에서 수지 조성물의 열열화를 방지할 수 있다.
본 발명의 제1 형태에 의하면, 가열 단계는 반도체 소자의 실장 전에 실시되므로, 반도체 장치를 구성하는 봉지 수지 조성물의 경화물에 있어서, 가열에 의한 크랙 등을 발생시키는 일 없이 리플로우 처리 전후에서 생기는 회로 기판의 휨 변동을 확실히 적게 할 수 있다.
본 발명의 제1 형태에 의하면, 가열 단계에서는 리플로우 장치를 이용하여 회로 기판을 가열하므로, 회로 기판을 간편하고 확실히 가열할 수 있다.
본 발명의 제2 형태와 관련되는 반도체 제조 방법에 의하면, 섬유기재에 수지를 함침시켜 제조된 두께 500㎛ 이하의 회로 기판을 땜납 볼 부착 전에 상기 함침되는 수지의 경화 후의 유리 전이 온도보다 높은 온도에서 가열하므로, 회로 기판의 내부 응력을 완화할 수 있고, 가령 회로 기판이 두께 500㎛ 이하와 같은 박형의 것이어도, 리플로우 처리 전후에서 생기는 회로 기판의 휨 변동을 적게 할 수 있어 차세대 반도체 장치를 안정적으로 제조할 수 있고, 또한 2차 실장 처리시의 수율을 향상시킬 수 있다.
본 발명의 제3 형태와 관련되는 회로 기판에 의하면, 봉지 수지 조성물의 경화물의 두께가 회로 기판의 두께의 4배 이하이며, 회로 기판의 양끝을 기준 위치로 하여 반도체 소자가 배치되어 있는 면과 반대면측에 볼록한 휨을 가지고 있고, 회 로 기판을 260℃에서 1분간 열처리한 후 실온에서 그 볼록한 측의 휨을 유지하므로, 땜납 볼 부착시나 그 후의 2차 실장 처리시의 열팽창에 의해 생기는 회로 기판의 변형이 적어 차세대 반도체 장치를 안정적으로 제조할 수 있고, 또한 2차 실장 처리시의 수율을 향상시킬 수 있다.
본 발명의 제3 형태와 관련되는 회로 기판에 의하면, 상기 기준 위치로부터 반대면측에 0~100㎛인 볼록한 휨을 가지므로, 보다 확실히 차세대 반도체 장치를 안정적으로 제조할 수 있고, 또한 2차 실장 처리시의 수율을 향상시킬 수 있다.

Claims (8)

  1. 섬유기재에 수지를 함침시켜 두께 500㎛ 이하인 회로 기판을 제조하고, 상기 회로 기판에 반도체 소자를 실장하여, 상기 실장된 반도체 소자 중 적어도 상부 및 측면을 봉지 수지 조성물에 의해 봉지하고, 상기 회로 기판에서의 상기 반도체 소자가 실장된 면과 반대면에 리플로우 장치를 이용하여 땜납 볼 부착을 실시하여 제조되는 반도체 장치에 적용되는 상기 회로 기판의 제조 방법으로서,
    상기 땜납 볼 부착 전에, 상기 함침되는 수지의 경화 후의 유리 전이 온도보다 높은 온도에서 상기 회로 기판을 가열하는 가열 단계를 포함하며,
    상기 회로 기판은 그 양끝을 기준 위치로 하여, 상기 반도체 소자가 배치되어 있는 면과 반대면측에 볼록한 휨을 가지고 있는 것을 특징으로 하는 제조 방법.
  2. 청구항 1에 있어서,
    상기 가열 단계에서 가열될 때의 상기 회로 기판의 최고 온도는, 상기 땜납 볼 부착시에 이용되는 땜납의 융점 온도 이상, 해당 융점 온도 + 80℃ 이하의 범위인 것을 특징으로 하는 제조 방법.
  3. 청구항 1에 있어서,
    상기 가열 단계는 상기 반도체 소자의 실장 전에 실시되는 것을 특징으로 하는 제조 방법.
  4. 청구항 1에 있어서,
    상기 가열 단계에서는 상기 리플로우 장치를 이용하여 상기 회로 기판을 가열하는 것을 특징으로 하는 제조 방법.
  5. 섬유기재에 수지를 함침시켜 두께 500㎛ 이하인 회로 기판을 제조하고, 상기 회로 기판에 반도체 소자를 실장하여, 상기 실장된 반도체 소자 중 적어도 상부 및 측면을 봉지 수지 조성물에 의해 봉지하고, 상기 회로 기판에서의 상기 반도체 소자가 실장된 면과 반대면에 리플로우 장치를 이용하여 땜납 볼 부착을 실시하는 반도체 제조 장치로서,
    상기 땜납 볼 부착 전에 상기 함침되는 수지의 경화 후의 유리 전이 온도보다 높은 온도에서 상기 회로 기판을 가열하는 가열 단계를 포함하며,
    상기 회로 기판은 그 양끝을 기준 위치로 하여 상기 반도체 소자가 배치되어 있는 면과 반대면측에 볼록한 휨을 가지고 있는 것을 특징으로 하는 반도체 제조 장치.
  6. 섬유기재를 코어부에 갖는 두께 500㎛ 이하인 회로 기판으로서,
    상기 회로 기판과, 상기 회로 기판의 한쪽 면에 배치된 반도체 소자와, 상기 반도체 소자 중 적어도 상부 및 측면을 봉지하는 봉지 수지 조성물의 경화물을 포함하는 반도체 장치에 적용되고,
    상기 봉지 수지 조성물의 경화물의 두께가 상기 회로 기판의 두께의 4배 이하이며,
    상기 회로 기판은 그 양끝을 기준 위치로 하여, 상기 반도체 소자가 배치되 어 있는 면과 반대면측에 볼록한 휨을 가지고 있고,
    또한, 상기 회로 기판을 260℃에서 1분간 열처리 한 후 실온에서 상기 볼록한 측의 휨을 유지하는 것을 특징으로 하는 회로 기판.
  7. 청구항 6에 있어서,
    상기 기준 위치로부터 상기 반대면측에 0~100㎛인 볼록한 휨을 갖는 것을 특징으로 하는 회로 기판.
  8. 청구항 6에 기재된 회로 기판을 갖춘 것을 특징으로 하는 반도체 장치.
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