JP2000216299A - 半導体パッケ―ジ、半導体装置、及び半導体パッケ―ジの製造方法 - Google Patents
半導体パッケ―ジ、半導体装置、及び半導体パッケ―ジの製造方法Info
- Publication number
- JP2000216299A JP2000216299A JP1339399A JP1339399A JP2000216299A JP 2000216299 A JP2000216299 A JP 2000216299A JP 1339399 A JP1339399 A JP 1339399A JP 1339399 A JP1339399 A JP 1339399A JP 2000216299 A JP2000216299 A JP 2000216299A
- Authority
- JP
- Japan
- Prior art keywords
- resin
- silicon chip
- package
- thermal expansion
- thin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Compositions Of Macromolecular Compounds (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 パッケージの反り量を小さくすることが可能
な薄型の半導体パッケージを提供する。 【解決手段】 表面に配線層が配設された絶縁基材と、
前記絶縁基材の配線層と電気的に接続された薄型シリコ
ンチップと、前記薄型シリコンチップの保護用に形成さ
れた低熱膨張係数の樹脂封止層とを備える。前記薄型シ
リコンチップの厚さは、３０μｍから１５０μｍの範囲
内とし、前記樹脂封止層の熱膨張係数は、５ｐｐｍから
２０ｐｐｍの範囲内とする。また、前記樹脂封止層は、
ゴム状の樹脂で構成するのが望ましい。
な薄型の半導体パッケージを提供する。 【解決手段】 表面に配線層が配設された絶縁基材と、
前記絶縁基材の配線層と電気的に接続された薄型シリコ
ンチップと、前記薄型シリコンチップの保護用に形成さ
れた低熱膨張係数の樹脂封止層とを備える。前記薄型シ
リコンチップの厚さは、３０μｍから１５０μｍの範囲
内とし、前記樹脂封止層の熱膨張係数は、５ｐｐｍから
２０ｐｐｍの範囲内とする。また、前記樹脂封止層は、
ゴム状の樹脂で構成するのが望ましい。
Description
【０００１】
【発明の属する技術分野】本発明は、薄型のシリコンチ
ップを搭載した半導体パッケージ、該半導体パッケージ
を実装した半導体装置、及び前記半導体パッケージの製
造方法に関する。
ップを搭載した半導体パッケージ、該半導体パッケージ
を実装した半導体装置、及び前記半導体パッケージの製
造方法に関する。
【０００２】
【従来の技術】ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）テープを利用した半導体パッケージ
は、従来より一般的に知られている。
Ｂｏｎｄｉｎｇ）テープを利用した半導体パッケージ
は、従来より一般的に知られている。
【０００３】図１０は、ＴＡＢテープを用いた従来の半
導体パッケージを示す断面構造図である。
導体パッケージを示す断面構造図である。
【０００４】図中の符号１０１は、絶縁性基材としての
ポリイミド樹脂フィルムであり、その片面には配線層１
０２が形成されている。配線層１０２の一端部は、イン
ナーリード１０２’としてシリコンチップ１０３の電極
端子に接合されている。さらに、絶縁性基材１０１の端
部とシリコンチップ１０３の端部とが絶縁性接着剤１０
４によって接着され、前記インナーリード１０２’を含
むシリコンチップ１０３の上部周辺がエポキシ樹脂１０
５で封止されている。
ポリイミド樹脂フィルムであり、その片面には配線層１
０２が形成されている。配線層１０２の一端部は、イン
ナーリード１０２’としてシリコンチップ１０３の電極
端子に接合されている。さらに、絶縁性基材１０１の端
部とシリコンチップ１０３の端部とが絶縁性接着剤１０
４によって接着され、前記インナーリード１０２’を含
むシリコンチップ１０３の上部周辺がエポキシ樹脂１０
５で封止されている。
【０００５】このような構造の半導体パッケージは、シ
リコンチップ１０３の厚さが２９０［μｍ］程度あり、
実装面からの高さが厚くなるため、携帯機器などの小型
化、軽量化等に伴う近年のパッケージの薄型化の要求
に、十分満足できるものになっていなかった。
リコンチップ１０３の厚さが２９０［μｍ］程度あり、
実装面からの高さが厚くなるため、携帯機器などの小型
化、軽量化等に伴う近年のパッケージの薄型化の要求
に、十分満足できるものになっていなかった。
【０００６】そこで、半導体パッケージの厚みを一層薄
くするために、各構成材料の厚みをそれぞれ薄くするこ
とが試みられている。
くするために、各構成材料の厚みをそれぞれ薄くするこ
とが試みられている。
【０００７】図１１は、従来の薄型パッケージを示す断
面構造図である。
面構造図である。
【０００８】この薄型パッケージは、デバイスホールを
有するポリイミド樹脂フィルム等の絶縁性基材２０１を
備え、その片面には配線層２０２が形成されている。配
線層２０２の一端部は、インナーリード２０２’とし
て、前記デバイスホールに埋め込まれたシリコンチップ
２０３の電極端子に接合されている。このシリコンチッ
プ２０３の厚さは、前記絶縁性基材２０１の厚さよりも
薄い例えば５０［μｍ］程度の極薄であり、前記インナ
ーリード２０２’を含むシリコンチップ２０３の上部周
辺がエポキシ等の樹脂２０４で封止されている。
有するポリイミド樹脂フィルム等の絶縁性基材２０１を
備え、その片面には配線層２０２が形成されている。配
線層２０２の一端部は、インナーリード２０２’とし
て、前記デバイスホールに埋め込まれたシリコンチップ
２０３の電極端子に接合されている。このシリコンチッ
プ２０３の厚さは、前記絶縁性基材２０１の厚さよりも
薄い例えば５０［μｍ］程度の極薄であり、前記インナ
ーリード２０２’を含むシリコンチップ２０３の上部周
辺がエポキシ等の樹脂２０４で封止されている。
【０００９】
【発明が解決しようとする課題】しかしながら、上記図
１１に示した薄型パッケージでは、次のような問題点が
あった。
１１に示した薄型パッケージでは、次のような問題点が
あった。
【００１０】上記図１１に示した薄型パッケージは、上
記図１０の構造の半導体パッケージをそのまま薄型化し
たパッケージであるが、特にシリコンチップと封止樹脂
を薄くしたため、パッケージ全体の剛性が小さくなり、
樹脂封止を行う際にパッケージに反りが発生する。この
反りは、樹脂封止工程で１７０℃程度のキュア（硬化処
理）を行い常温に戻す時に、キュア時と常温時の大きい
温度差が原因で発生する。このパッケージの反りのため
に、チップ割れや、実装不良を引き起こす、といった問
題があった。
記図１０の構造の半導体パッケージをそのまま薄型化し
たパッケージであるが、特にシリコンチップと封止樹脂
を薄くしたため、パッケージ全体の剛性が小さくなり、
樹脂封止を行う際にパッケージに反りが発生する。この
反りは、樹脂封止工程で１７０℃程度のキュア（硬化処
理）を行い常温に戻す時に、キュア時と常温時の大きい
温度差が原因で発生する。このパッケージの反りのため
に、チップ割れや、実装不良を引き起こす、といった問
題があった。
【００１１】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、パッケージの
反り量を小さくすることが可能な薄型の半導体パッケー
ジをを提供することである。また、その他の目的は、前
記薄型の半導体パッケージの実装に好適な半導体装置を
提供することである。さらに、前記薄型の半導体パッケ
ージの製造に好適な半導体パッケージの製造方法を提供
することである。
するためになされたもので、その目的は、パッケージの
反り量を小さくすることが可能な薄型の半導体パッケー
ジをを提供することである。また、その他の目的は、前
記薄型の半導体パッケージの実装に好適な半導体装置を
提供することである。さらに、前記薄型の半導体パッケ
ージの製造に好適な半導体パッケージの製造方法を提供
することである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明である半導体パッケージの特徴
は、表面に配線層が配設された絶縁基材と、前記絶縁基
材の配線層と電気的に接続された薄型シリコンチップ
と、前記薄型シリコンチップの保護用に形成された低熱
膨張係数の樹脂封止層とを備えたことにある。
に、請求項１記載の発明である半導体パッケージの特徴
は、表面に配線層が配設された絶縁基材と、前記絶縁基
材の配線層と電気的に接続された薄型シリコンチップ
と、前記薄型シリコンチップの保護用に形成された低熱
膨張係数の樹脂封止層とを備えたことにある。
【００１３】請求項２記載の発明である半導体パッケー
ジの特徴は、上記請求項１記載の半導体パッケージにお
いて、前記薄型シリコンチップの厚さを３０μｍから１
５０μｍの範囲内とし、前記樹脂封止層の熱膨張係数を
５ｐｐｍから２０ｐｐｍの範囲内としたことにある。
ジの特徴は、上記請求項１記載の半導体パッケージにお
いて、前記薄型シリコンチップの厚さを３０μｍから１
５０μｍの範囲内とし、前記樹脂封止層の熱膨張係数を
５ｐｐｍから２０ｐｐｍの範囲内としたことにある。
【００１４】請求項３記載の発明である半導体パッケー
ジの特徴は、上記請求項１または請求項２記載の半導体
パッケージにおいて、前記樹脂封止層をゴム状の樹脂で
構成したことにある。
ジの特徴は、上記請求項１または請求項２記載の半導体
パッケージにおいて、前記樹脂封止層をゴム状の樹脂で
構成したことにある。
【００１５】請求項４記載の発明である半導体装置の特
徴は、曲面を有する実装基板上に、請求項１乃至請求項
３記載の半導体パッケージを実装したことにある。
徴は、曲面を有する実装基板上に、請求項１乃至請求項
３記載の半導体パッケージを実装したことにある。
【００１６】請求項５記載の発明である半導体装置の特
徴は、請求項４記載の半導体装置において、前記実装基
板の曲面の曲率を、１０ｍｍから８０ｍｍの範囲内にし
たことにある。
徴は、請求項４記載の半導体装置において、前記実装基
板の曲面の曲率を、１０ｍｍから８０ｍｍの範囲内にし
たことにある。
【００１７】請求項６記載の発明である半導体パッケー
ジの製造方法の特徴は、表面に配線層が配設された絶縁
基材を用意し、前記絶縁基材の所定の位置に薄型シリコ
ンチップを配置して、該絶縁基材の前記配線層と薄型シ
リコンチップの電極とを接合し、低熱膨張係数の樹脂を
前記薄型シリコンチップの保護用に塗布し、前記低熱膨
張係数の樹脂を硬化させて前記薄型シリコンチップを封
止することにある。
ジの製造方法の特徴は、表面に配線層が配設された絶縁
基材を用意し、前記絶縁基材の所定の位置に薄型シリコ
ンチップを配置して、該絶縁基材の前記配線層と薄型シ
リコンチップの電極とを接合し、低熱膨張係数の樹脂を
前記薄型シリコンチップの保護用に塗布し、前記低熱膨
張係数の樹脂を硬化させて前記薄型シリコンチップを封
止することにある。
【００１８】請求項７記載の発明である半導体パッケー
ジの製造方法の特徴は、上記請求項６記載の発明におい
て、前記低熱膨張係数の樹脂の硬化処理を、３ステップ
以上の多段階で行うようにしたことにある。
ジの製造方法の特徴は、上記請求項６記載の発明におい
て、前記低熱膨張係数の樹脂の硬化処理を、３ステップ
以上の多段階で行うようにしたことにある。
【００１９】
【発明の実施の形態】以下、本発明に係わる半導体パッ
ケージ、半導体装置、及び半導体パッケージの製造方法
の実施形態について説明する。
ケージ、半導体装置、及び半導体パッケージの製造方法
の実施形態について説明する。
【００２０】［第１実施形態］図１は、本発明の第１実
施形態に係る半導体パッケージの断面構造図である。
施形態に係る半導体パッケージの断面構造図である。
【００２１】同図において、符号１１は、中央部にデバ
イスホール１１ａを有する厚さ例えば７５［μｍ］の絶
縁性樹脂フィルム（例えばポリイミド樹脂フィルム）で
あり、この絶縁性樹脂フィルム１１の片面に、厚さ例え
ば１８［μｍ］のＣｕ配線層１２が銅箔のフォトエッチ
ング等により形成されている。
イスホール１１ａを有する厚さ例えば７５［μｍ］の絶
縁性樹脂フィルム（例えばポリイミド樹脂フィルム）で
あり、この絶縁性樹脂フィルム１１の片面に、厚さ例え
ば１８［μｍ］のＣｕ配線層１２が銅箔のフォトエッチ
ング等により形成されている。
【００２２】また、このＣｕ配線層１２の端部がデバイ
スホール１１ａに突出し、インナーリード１２ａ群を構
成している。さらに、インナーリード１２ａの先端部に
は、電極端子との接続を容易にするために、Ａｕ（金）
等のメッキ（図示を省略）が施されてる。
スホール１１ａに突出し、インナーリード１２ａ群を構
成している。さらに、インナーリード１２ａの先端部に
は、電極端子との接続を容易にするために、Ａｕ（金）
等のメッキ（図示を省略）が施されてる。
【００２３】そして、このような配線フィルムに、絶縁
性樹脂フィルム１１の厚さよりも薄い（従って、配線フ
ィルムの厚さよりも薄い）シリコンチップ１３が実装さ
れている。すなわち、各辺がデバイスホール１１ａの対
応する辺より小さく、厚さ例えば５０［μｍ］のシリコ
ンチップ１３が、フェースアップに配置されてデバイス
ホール１１ａ内に埋め込まれており、このシリコンチッ
プ１３の各電極端子とインナーリード１２ａとが、加熱
・加圧により接合（ＩＬＢ）されている。
性樹脂フィルム１１の厚さよりも薄い（従って、配線フ
ィルムの厚さよりも薄い）シリコンチップ１３が実装さ
れている。すなわち、各辺がデバイスホール１１ａの対
応する辺より小さく、厚さ例えば５０［μｍ］のシリコ
ンチップ１３が、フェースアップに配置されてデバイス
ホール１１ａ内に埋め込まれており、このシリコンチッ
プ１３の各電極端子とインナーリード１２ａとが、加熱
・加圧により接合（ＩＬＢ）されている。
【００２４】また、このようにデバイスホール１１ａ内
に埋め込まれたシリコンチップ１３の電極端子形成面、
および電極端子とインナーリード１２ａとの接合部の外
側には、熱膨張係数α１の低い例えばゴム状樹脂（常温
でゴム状になる）から成る封止樹脂層１４が形成されて
いる。なお、ゴム状樹脂は、熱膨張係数α１が５〜１３
［ｐｐｍ］程度であるが、封止樹脂層１４としては、熱
膨張係数α１が５〜２０［ｐｐｍ］程度の樹脂であれば
よい。
に埋め込まれたシリコンチップ１３の電極端子形成面、
および電極端子とインナーリード１２ａとの接合部の外
側には、熱膨張係数α１の低い例えばゴム状樹脂（常温
でゴム状になる）から成る封止樹脂層１４が形成されて
いる。なお、ゴム状樹脂は、熱膨張係数α１が５〜１３
［ｐｐｍ］程度であるが、封止樹脂層１４としては、熱
膨張係数α１が５〜２０［ｐｐｍ］程度の樹脂であれば
よい。
【００２５】また、図中の符号１５は接続ランドであ
り、接続ランド１５に接続される形でアウターリード１
６が引き出されている。そして、アウターリード１６の
端部が実装基板１８の端子に半田１７によって接合され
ている。
り、接続ランド１５に接続される形でアウターリード１
６が引き出されている。そして、アウターリード１６の
端部が実装基板１８の端子に半田１７によって接合され
ている。
【００２６】このような構造の本実施形態の薄型パッケ
ージは、パッケージ総厚が１３０［μｍ］と非常に薄く
なくなり、且つ封止樹脂層１４に熱膨張係数の低いゴム
状のポッティング樹脂を使用してるので、パッケージの
剛性を小さくすることができる。なお、本実施形態で
は、シリコンチップ１３の厚みを５０［μｍ］とした
が、３０［μｍ］から０．５［ｍｍ］の範囲であれば、
同様の効果を享受することができる。
ージは、パッケージ総厚が１３０［μｍ］と非常に薄く
なくなり、且つ封止樹脂層１４に熱膨張係数の低いゴム
状のポッティング樹脂を使用してるので、パッケージの
剛性を小さくすることができる。なお、本実施形態で
は、シリコンチップ１３の厚みを５０［μｍ］とした
が、３０［μｍ］から０．５［ｍｍ］の範囲であれば、
同様の効果を享受することができる。
【００２７】次に、極薄化された上記シリコンチップ１
３の製造方法について説明する。
３の製造方法について説明する。
【００２８】このシリコンチップ１３の製造方法は、半
導体素子が形成されたウェーハのダイシングラインに沿
って、上記半導体素子の形成面側から完成時のチップの
厚さよりも深い溝を形成する溝形成工程と、上記ウェー
ハにおける半導体素子の形成面上に保持用のシートを貼
り付けるシート貼り付け工程と、上記ウェーハの裏面を
上記完成時のチップの厚さまで研削及び研磨する研削・
研磨工程と、ウェーハを個々のチップに分離するチップ
分離工程とから成る。以下、このシリコンチップ１３の
製造方法を図２（ａ），（ｂ），（ｃ）と図３（ｄ）を
参照して具体的に説明する。
導体素子が形成されたウェーハのダイシングラインに沿
って、上記半導体素子の形成面側から完成時のチップの
厚さよりも深い溝を形成する溝形成工程と、上記ウェー
ハにおける半導体素子の形成面上に保持用のシートを貼
り付けるシート貼り付け工程と、上記ウェーハの裏面を
上記完成時のチップの厚さまで研削及び研磨する研削・
研磨工程と、ウェーハを個々のチップに分離するチップ
分離工程とから成る。以下、このシリコンチップ１３の
製造方法を図２（ａ），（ｂ），（ｃ）と図３（ｄ）を
参照して具体的に説明する。
【００２９】まず、溝形成工程では、図２（ａ）に示す
ように、半導体素子が形成されたウェーハ２１をパター
ン形成面２１’側を上にして、ダイシング装置の作業テ
ーブル２３に吸着固定する。そして、ダイシング用ブレ
ード２４を回転させて、完成時のチップの厚さ（例えば
５０［μｍ］）よりも少なくとも５［μｍ］程度深い溝
２２を形成する。
ように、半導体素子が形成されたウェーハ２１をパター
ン形成面２１’側を上にして、ダイシング装置の作業テ
ーブル２３に吸着固定する。そして、ダイシング用ブレ
ード２４を回転させて、完成時のチップの厚さ（例えば
５０［μｍ］）よりも少なくとも５［μｍ］程度深い溝
２２を形成する。
【００３０】次のシート貼り付け工程では、図２（ｂ）
に示すように、フラットリング２５を表面保護テープ２
６に貼り付けて、この表面保護テープ２６の皺などを除
去した状態で、溝２２を形成したウェーハ２１のパター
ン形成面２１’を表面保護テープ２６の接着剤側に貼り
付け固定する。
に示すように、フラットリング２５を表面保護テープ２
６に貼り付けて、この表面保護テープ２６の皺などを除
去した状態で、溝２２を形成したウェーハ２１のパター
ン形成面２１’を表面保護テープ２６の接着剤側に貼り
付け固定する。
【００３１】続く研削・研磨工程では、例えばインフィ
ード研削法を用いてウェーハ２１の裏面を削る。すなわ
ち、図２（ｃ）に示すように、フラットリング２５と表
面保護テープ２６とで保持されたウェーハ２１を、研削
装置の作業テーブル２７に吸着固定する。そして、作業
テーブル２１と砥石２８を回転させて、砥石２８を押し
当てながらウェーハ２１の裏面を研削する。上記ウェー
ハ２１の裏面を溝２２に達するまで研削すると、ウェー
ハ２１は個々のチップに分割される。この研削及び研磨
量は、完成時のチップの厚さ（例えば５０［μｍ］）を
考慮して設定される。
ード研削法を用いてウェーハ２１の裏面を削る。すなわ
ち、図２（ｃ）に示すように、フラットリング２５と表
面保護テープ２６とで保持されたウェーハ２１を、研削
装置の作業テーブル２７に吸着固定する。そして、作業
テーブル２１と砥石２８を回転させて、砥石２８を押し
当てながらウェーハ２１の裏面を研削する。上記ウェー
ハ２１の裏面を溝２２に達するまで研削すると、ウェー
ハ２１は個々のチップに分割される。この研削及び研磨
量は、完成時のチップの厚さ（例えば５０［μｍ］）を
考慮して設定される。
【００３２】そして、チップ分離工程では、図３（ｄ）
に示すように、分割された個々のシリコンチップ１３が
接着固定されているフラットリング２５をダイボンディ
ング装置に設置し、ピックアップニードル等のツール３
０を用いて表面保護テープ２６越しにパターン形成面２
２下方に圧力をかける。すると、シリコンチップ１３が
表面保護テープ２６から剥離される。かようにして、例
えば５０［μｍ］の厚みのシリコンチップ１３が完成
し、このシリコンチップ１３は、上記図１に示した本実
施形態の薄型パッケージに使用されることになる。
に示すように、分割された個々のシリコンチップ１３が
接着固定されているフラットリング２５をダイボンディ
ング装置に設置し、ピックアップニードル等のツール３
０を用いて表面保護テープ２６越しにパターン形成面２
２下方に圧力をかける。すると、シリコンチップ１３が
表面保護テープ２６から剥離される。かようにして、例
えば５０［μｍ］の厚みのシリコンチップ１３が完成
し、このシリコンチップ１３は、上記図１に示した本実
施形態の薄型パッケージに使用されることになる。
【００３３】次に、図４（ａ），（ｂ），（ｃ）を用い
て、上記図１に示した薄型パッケージの製造方法につい
て説明する。なお、説明を簡単にするために、図４にお
いて、接続ランド１５やアウタリード１６等は省略され
ている。
て、上記図１に示した薄型パッケージの製造方法につい
て説明する。なお、説明を簡単にするために、図４にお
いて、接続ランド１５やアウタリード１６等は省略され
ている。
【００３４】まず、図４（ａ）に示すように、中央部に
デバイスホール１１ａを有する厚さ７５［μｍ］の絶縁
性樹脂フィルム（例えばポリイミド樹脂フィルム）１１
の片面に、厚さ１８［μｍ］のＣｕ配線層１２が銅箔の
フォトエッチング等によって形成された配線フィルムを
用意する。ここで、インナーリード１２ａを構成するＣ
ｕ配線層１２の端部は、デバイスホール１１ａ側に突出
した形状を成し、さらに、インナーリード１２ａの先端
部は、電極端子との接続を容易にするために、Ａｕメッ
キを施しておく。なお、絶縁性樹脂フィルム１１の厚み
は例えば７５［μｍ］、Ｃｕ配線層１２の厚みは例えば
１８［μｍ］とする。
デバイスホール１１ａを有する厚さ７５［μｍ］の絶縁
性樹脂フィルム（例えばポリイミド樹脂フィルム）１１
の片面に、厚さ１８［μｍ］のＣｕ配線層１２が銅箔の
フォトエッチング等によって形成された配線フィルムを
用意する。ここで、インナーリード１２ａを構成するＣ
ｕ配線層１２の端部は、デバイスホール１１ａ側に突出
した形状を成し、さらに、インナーリード１２ａの先端
部は、電極端子との接続を容易にするために、Ａｕメッ
キを施しておく。なお、絶縁性樹脂フィルム１１の厚み
は例えば７５［μｍ］、Ｃｕ配線層１２の厚みは例えば
１８［μｍ］とする。
【００３５】次に、図４（ｂ）に示すように、上記の配
線フィルムをテーブルに乗せ、デバイスホール１１ａ内
にフェースアップで上記の極薄シリコンチップ１３を載
置する。そして、このシリコンチップ１３の各電極端子
とインナーリード１２ａとを、ボンディンツール４０を
使用してシングルポイントボンディング法により接合す
る。
線フィルムをテーブルに乗せ、デバイスホール１１ａ内
にフェースアップで上記の極薄シリコンチップ１３を載
置する。そして、このシリコンチップ１３の各電極端子
とインナーリード１２ａとを、ボンディンツール４０を
使用してシングルポイントボンディング法により接合す
る。
【００３６】続く工程では、かようにデバイスホール１
１ａ内に載置されたシリコンチップ１３の電極端子形成
面、及び電極端子とインナーリード１２ａとの接合部の
外側周辺部分を樹脂封止する。
１ａ内に載置されたシリコンチップ１３の電極端子形成
面、及び電極端子とインナーリード１２ａとの接合部の
外側周辺部分を樹脂封止する。
【００３７】そのために、まず、スクリーン印刷法を用
いてゴム状樹脂１４を塗布する。具体的には、図４
（ｃ）に示すように、前工程でシリコンチップ１３が搭
載された配線フィルム上に、前記樹脂封止部分に対応し
た形状にパターンニングされたメタルマスク（ステンシ
ルスクリーン）５０をセットする。そして、この状態
で、上部から液状のゴム状樹脂１４を塗布した後、メタ
ルマスク５０面全体に対してステージ５１を移動するこ
とにより、メタルマスク５０を通してゴム状樹脂１４を
こすり出す。その結果、ゴム状樹脂１４は、メタルマス
ク５０を通過して配線フィルムの前記所望の場所に転写
される。
いてゴム状樹脂１４を塗布する。具体的には、図４
（ｃ）に示すように、前工程でシリコンチップ１３が搭
載された配線フィルム上に、前記樹脂封止部分に対応し
た形状にパターンニングされたメタルマスク（ステンシ
ルスクリーン）５０をセットする。そして、この状態
で、上部から液状のゴム状樹脂１４を塗布した後、メタ
ルマスク５０面全体に対してステージ５１を移動するこ
とにより、メタルマスク５０を通してゴム状樹脂１４を
こすり出す。その結果、ゴム状樹脂１４は、メタルマス
ク５０を通過して配線フィルムの前記所望の場所に転写
される。
【００３８】次いで、液状のゴム状樹脂１４を硬化させ
るため、加熱処理（キュア）を行う。このときのキュア
条件としては、例えば１００℃の雰囲気中で１時間、そ
の後再び１６０℃の雰囲気中で２時間とする。これによ
って、液状のゴム状樹脂１４が硬化し、厚さ例えば５０
［μｍ］のシリコンチップ１３が、フェースアップで配
置されてデバイスホール１１ａ内に埋め込まれた状態と
なる。
るため、加熱処理（キュア）を行う。このときのキュア
条件としては、例えば１００℃の雰囲気中で１時間、そ
の後再び１６０℃の雰囲気中で２時間とする。これによ
って、液状のゴム状樹脂１４が硬化し、厚さ例えば５０
［μｍ］のシリコンチップ１３が、フェースアップで配
置されてデバイスホール１１ａ内に埋め込まれた状態と
なる。
【００３９】この段階では、連続テープの配線フィルム
上にパッケージが連続して形成された状態にあるので、
これを個々のパッケージに切り落とす。連続テープから
個々のパッケージに切り落とす工程では、ポリイミド樹
脂フィルム１１とＣｕ配線層１２の２層構造の配線フィ
ルムテープにおいて、ポリイミド樹脂１１が存在しない
領域でＣｕ配線層１２の切断が行われて、連続テープか
らのパッケージの切り落としが行われる。それと同時に
切断されたＣｕ配線層１２の端部が実装用に折り曲げら
れて、アウタリード１６のリード端子が成形される。こ
れによって、個片に切断された時のパッケージ形状は、
絶縁性樹脂フィルム１１よりアウタリード１６が突き出
たような形状となる。
上にパッケージが連続して形成された状態にあるので、
これを個々のパッケージに切り落とす。連続テープから
個々のパッケージに切り落とす工程では、ポリイミド樹
脂フィルム１１とＣｕ配線層１２の２層構造の配線フィ
ルムテープにおいて、ポリイミド樹脂１１が存在しない
領域でＣｕ配線層１２の切断が行われて、連続テープか
らのパッケージの切り落としが行われる。それと同時に
切断されたＣｕ配線層１２の端部が実装用に折り曲げら
れて、アウタリード１６のリード端子が成形される。こ
れによって、個片に切断された時のパッケージ形状は、
絶縁性樹脂フィルム１１よりアウタリード１６が突き出
たような形状となる。
【００４０】そして、このアウタリード１６のリード端
子を実装基板１８（ＰＷＢ，ＦＰＣなど）上の端子に半
田１７で実装（ＯＬＢ：アウター・リード・ボンディン
グ）すれば、図１の構造の薄型パッケージが完成する。
子を実装基板１８（ＰＷＢ，ＦＰＣなど）上の端子に半
田１７で実装（ＯＬＢ：アウター・リード・ボンディン
グ）すれば、図１の構造の薄型パッケージが完成する。
【００４１】本実施形態では、封止樹脂層１４として、
熱膨張係数の低いゴム状のポッティング樹脂を使用した
ので、前述した樹脂封止を行う際に発生するパッケージ
の反り量を小さくすることができる。以下、この利点に
ついて図５、図６及び図７を参照して具体的に説明す
る。
熱膨張係数の低いゴム状のポッティング樹脂を使用した
ので、前述した樹脂封止を行う際に発生するパッケージ
の反り量を小さくすることができる。以下、この利点に
ついて図５、図６及び図７を参照して具体的に説明す
る。
【００４２】図５は、本実施形態の効果を示すグラフで
あり、封止樹脂の熱膨張係数α１［ｐｐｍ］を変化させ
てパッケージの反り量［ｍｍ］を測定した結果を示して
いる。
あり、封止樹脂の熱膨張係数α１［ｐｐｍ］を変化させ
てパッケージの反り量［ｍｍ］を測定した結果を示して
いる。
【００４３】同図から明らかなように、封止樹脂の熱膨
張係数α１が２２［ｐｐｍ］のときに、反り量は１．４
１［ｍｍ］であるが、封止樹脂の熱膨張係数α１が小さ
くなるに従って反り量は小さくなっていき、封止樹脂の
熱膨張係数α１が５［ｐｐｍ］になると、反り量は０．
１１８［ｍｍ］となる。従って、封止樹脂の熱膨張係数
α１を小さくすることにより、パッケージの反り量を小
さくすることができる。本実施形態では、封止樹脂層１
４として、常温でゴム状となる樹脂を使用していること
が特徴となっている。このゴム状樹脂（熱膨張係数α１
が１３［ｐｐｍ］以下）を使用した本実施形態の薄型パ
ッケージと、常温で硬化する種類の樹脂（エポキシ等：
熱膨張係数α１が２０［ｐｐｍ］以上）を使用した従来
型の薄型パッケージとの反り量を比較すると、図５に示
すように、従来型の薄型パッケージは、通常反り量が１
［ｍｍ］以上であるのに対し、本実施形態の薄型パッケ
ージに関しては、反り量が０，２５［ｍｍ］、０．１１
８［ｍｍ］と小さくなっているのが分かる。
張係数α１が２２［ｐｐｍ］のときに、反り量は１．４
１［ｍｍ］であるが、封止樹脂の熱膨張係数α１が小さ
くなるに従って反り量は小さくなっていき、封止樹脂の
熱膨張係数α１が５［ｐｐｍ］になると、反り量は０．
１１８［ｍｍ］となる。従って、封止樹脂の熱膨張係数
α１を小さくすることにより、パッケージの反り量を小
さくすることができる。本実施形態では、封止樹脂層１
４として、常温でゴム状となる樹脂を使用していること
が特徴となっている。このゴム状樹脂（熱膨張係数α１
が１３［ｐｐｍ］以下）を使用した本実施形態の薄型パ
ッケージと、常温で硬化する種類の樹脂（エポキシ等：
熱膨張係数α１が２０［ｐｐｍ］以上）を使用した従来
型の薄型パッケージとの反り量を比較すると、図５に示
すように、従来型の薄型パッケージは、通常反り量が１
［ｍｍ］以上であるのに対し、本実施形態の薄型パッケ
ージに関しては、反り量が０，２５［ｍｍ］、０．１１
８［ｍｍ］と小さくなっているのが分かる。
【００４４】なお、図５に示した測定データは、図６に
示すようなパッケージの１５箇所の測定点Ｙの反り量を
焦点深度測定法によって測定して得られたものである。
すなわち、測定者は、図７に示すように、対物レンズ等
を搭載した測定装置６１をターゲット６０の上部にセッ
トし、この測定装置６１でターゲット６０の被検面を観
察する。始めに基準位置でターゲット６０の測定点Ｙ１
に焦点を合わせ、次に他の位置の測定点Ｙ２に移動して
観察すると、反り量に応じて焦点距離がずれるので被検
面がボケて見える。この原理を利用することで、パッケ
ージの反り量を測定する。
示すようなパッケージの１５箇所の測定点Ｙの反り量を
焦点深度測定法によって測定して得られたものである。
すなわち、測定者は、図７に示すように、対物レンズ等
を搭載した測定装置６１をターゲット６０の上部にセッ
トし、この測定装置６１でターゲット６０の被検面を観
察する。始めに基準位置でターゲット６０の測定点Ｙ１
に焦点を合わせ、次に他の位置の測定点Ｙ２に移動して
観察すると、反り量に応じて焦点距離がずれるので被検
面がボケて見える。この原理を利用することで、パッケ
ージの反り量を測定する。
【００４５】［第２実施形態］本実施形態では、上記第
１実施形態と同様の構造の薄型パッケージにおいて、樹
脂封止工程でのステップキュアの方法を変えて構成した
例を示すものである。
１実施形態と同様の構造の薄型パッケージにおいて、樹
脂封止工程でのステップキュアの方法を変えて構成した
例を示すものである。
【００４６】上記第１実施形態では、キュア条件とし
て、１００℃で１時間と、１６０℃で２時間の２ステッ
プでキュア（キュア１と呼ぶ）を実施した。これに対し
て、本実施形態では、キュア条件として、７０℃で４０
分と、１００℃で５０分と、１６０℃で２時間、の３ス
テップにてキュア（キュア２と呼ぶ）を行っている。す
なわち、キュア１に対してキュア２では７０℃の条件を
追加して、キュア時間を長くしている。
て、１００℃で１時間と、１６０℃で２時間の２ステッ
プでキュア（キュア１と呼ぶ）を実施した。これに対し
て、本実施形態では、キュア条件として、７０℃で４０
分と、１００℃で５０分と、１６０℃で２時間、の３ス
テップにてキュア（キュア２と呼ぶ）を行っている。す
なわち、キュア１に対してキュア２では７０℃の条件を
追加して、キュア時間を長くしている。
【００４７】図８は、キュア１とキュア２の反り量の比
較を示すグラフである。
較を示すグラフである。
【００４８】キュア１で封止樹脂の硬化を行った場合の
反り量は、０．６２［ｍｍ］であるのに対し、キュア２
にて封止樹脂の硬化を行った場合の反り量は０．１１８
［ｍｍ］となる。
反り量は、０．６２［ｍｍ］であるのに対し、キュア２
にて封止樹脂の硬化を行った場合の反り量は０．１１８
［ｍｍ］となる。
【００４９】従って、本実施形態のように、キュア条件
の改善、特に低い温度のキュア条件を追加してキュアの
時間を長くすることにより、薄型パッケージの反り量を
より一層小さくすることが可能になる。
の改善、特に低い温度のキュア条件を追加してキュアの
時間を長くすることにより、薄型パッケージの反り量を
より一層小さくすることが可能になる。
【００５０】［第３実施形態］図９は、図１に示した構
造の薄型パッケージの適用例を示す半導体装置の断面図
である。
造の薄型パッケージの適用例を示す半導体装置の断面図
である。
【００５１】実装基板７０は、曲率Ｒが例えば１０［ｍ
ｍ］の湾曲形状を成している。本発明の薄型パッケージ
の総厚は１３０［μｍ］と非常に薄く、封止樹脂層１４
にゴム状の樹脂を用いて剛性を小さくしており、さら
に、ＯＬＢ上に樹脂等を塗布していないため、本実施形
態のように、ある一定の曲率Ｒ（例えばＲ＝１０［ｍ
ｍ］〜８０［ｍｍ］）を有する曲面を持つ基板面に実装
することが可能になる。
ｍ］の湾曲形状を成している。本発明の薄型パッケージ
の総厚は１３０［μｍ］と非常に薄く、封止樹脂層１４
にゴム状の樹脂を用いて剛性を小さくしており、さら
に、ＯＬＢ上に樹脂等を塗布していないため、本実施形
態のように、ある一定の曲率Ｒ（例えばＲ＝１０［ｍ
ｍ］〜８０［ｍｍ］）を有する曲面を持つ基板面に実装
することが可能になる。
【００５２】
【発明の効果】以上詳細に説明したように、請求項１記
載の発明である半導体パッケージによれば、薄型シリコ
ンチップの保護用に形成された低熱膨張係数の樹脂封止
層を備えたので、樹脂封止を行う際に発生する薄型パッ
ケージの反り量を小さくすることができ、パッケージの
反りのために発生するチップ割れや、実装不良を回避す
ることが可能になる。
載の発明である半導体パッケージによれば、薄型シリコ
ンチップの保護用に形成された低熱膨張係数の樹脂封止
層を備えたので、樹脂封止を行う際に発生する薄型パッ
ケージの反り量を小さくすることができ、パッケージの
反りのために発生するチップ割れや、実装不良を回避す
ることが可能になる。
【００５３】請求項２記載の発明である半導体パッケー
ジによれば、上記請求項１記載の半導体パッケージにお
いて、前記薄型シリコンチップの厚さを３０μｍから１
５０μｍの範囲内とし、前記樹脂封止層の熱膨張係数を
５ｐｐｍから２０ｐｐｍの範囲内としたので、請求項１
記載の発明の効果をより顕著にすることができる。
ジによれば、上記請求項１記載の半導体パッケージにお
いて、前記薄型シリコンチップの厚さを３０μｍから１
５０μｍの範囲内とし、前記樹脂封止層の熱膨張係数を
５ｐｐｍから２０ｐｐｍの範囲内としたので、請求項１
記載の発明の効果をより顕著にすることができる。
【００５４】請求項３記載の発明である半導体パッケー
ジによれば、上記請求項１または請求項２記載の半導体
パッケージにおいて、前記樹脂封止層をゴム状の樹脂で
構成したので、請求項１記載の発明の効果をより顕著に
することができる。
ジによれば、上記請求項１または請求項２記載の半導体
パッケージにおいて、前記樹脂封止層をゴム状の樹脂で
構成したので、請求項１記載の発明の効果をより顕著に
することができる。
【００５５】請求項４記載の発明である半導体装置によ
れば、曲面を有する実装基板上に、請求項１乃至請求項
３記載の半導体パッケージを実装する。当該半導体パッ
ケージの総厚は非常に薄く、且つ封止樹脂層に低熱膨張
係数の樹脂を用いているためパッケージの剛性は小さく
なり、当該半導体パッケージを例えばＩＣカード等に適
用すれば、高信頼性が実現して非常に有効である。
れば、曲面を有する実装基板上に、請求項１乃至請求項
３記載の半導体パッケージを実装する。当該半導体パッ
ケージの総厚は非常に薄く、且つ封止樹脂層に低熱膨張
係数の樹脂を用いているためパッケージの剛性は小さく
なり、当該半導体パッケージを例えばＩＣカード等に適
用すれば、高信頼性が実現して非常に有効である。
【００５６】請求項５記載の発明である半導体装置によ
れば、請求項４記載の半導体装置において、前記実装基
板の曲面の曲率を１０ｍｍから８０ｍｍの範囲内にした
ので、上記請求項５記載の発明の効果を顕著にすること
ができる。
れば、請求項４記載の半導体装置において、前記実装基
板の曲面の曲率を１０ｍｍから８０ｍｍの範囲内にした
ので、上記請求項５記載の発明の効果を顕著にすること
ができる。
【００５７】請求項６記載の発明である半導体パッケー
ジの製造方法によれば、例えば請求項１記載の発明の半
導体パッケージを簡単且つ的確に製造することが可能に
なる。
ジの製造方法によれば、例えば請求項１記載の発明の半
導体パッケージを簡単且つ的確に製造することが可能に
なる。
【００５８】請求項７記載の発明である半導体パッケー
ジの製造方法によれば、前記低熱膨張係数の樹脂の硬化
処理を３ステップ以上の多段階で行うようにしたので、
樹脂封止を行う際に発生する薄型パッケージの反り量を
一層小さくすることができる。
ジの製造方法によれば、前記低熱膨張係数の樹脂の硬化
処理を３ステップ以上の多段階で行うようにしたので、
樹脂封止を行う際に発生する薄型パッケージの反り量を
一層小さくすることができる。
【図１】本発明の第１実施形態に係る半導体パッケージ
の断面構造図である。
の断面構造図である。
【図２】極薄化されたシリコンチップの製造方法を示す
工程図である。
工程図である。
【図３】図２の続きの工程図である。
【図４】図１に示した薄型パッケージの製造方法を示す
工程図である。
工程図である。
【図５】第１実施形態の効果を示すグラフである。
【図６】パッケージの反り量の測定点を示す図である。
【図７】焦点深度測定法によってパッケージの反り量を
測定するイメージを示した図である。
測定するイメージを示した図である。
【図８】第２実施形態の効果を示すグラフである。
【図９】図１に示した構造の薄型パッケージの適用例を
示す半導体装置の断面図である。
示す半導体装置の断面図である。
【図１０】ＴＡＢテープを用いた従来の半導体パッケー
ジを示す断面構造図である。
ジを示す断面構造図である。
【図１１】従来の薄型パッケージを示す断面構造図であ
る。
る。
１１ 絶縁性樹脂フィルム（例えばポリイミド樹脂フィ
ルム） １１ａ デバイスホール １２ Ｃｕ配線層 １２ａ インナーリード １３ シリコンチップ １４ 封止樹脂層 １６ アウターリード １７ 半田 １８ 実装基板 ７０ 曲面実装基板
ルム） １１ａ デバイスホール １２ Ｃｕ配線層 １２ａ インナーリード １３ シリコンチップ １４ 封止樹脂層 １６ アウターリード １７ 半田 １８ 実装基板 ７０ 曲面実装基板
Claims (7)
- 【請求項１】 表面に配線層が配設された絶縁基材と、 前記絶縁基材の配線層と電気的に接続された薄型シリコ
ンチップと、 前記薄型シリコンチップの保護用に形成された低熱膨張
係数の樹脂封止層とを備えたことを特徴とする半導体パ
ッケージ。 - 【請求項２】 前記薄型シリコンチップの厚さは、３０
μｍから１５０μｍの範囲内とし、前記樹脂封止層の熱
膨張係数は、５ｐｐｍから２０ｐｐｍの範囲内としたこ
とを特徴とする請求項１記載の半導体パッケージ。 - 【請求項３】 前記樹脂封止層は、ゴム状の樹脂で構成
したことを特徴とする請求項１または請求項２記載の半
導体パッケージ。 - 【請求項４】 曲面を有する実装基板上に、請求項１乃
至請求項３記載の半導体パッケージを実装したことを特
徴とする半導体装置。 - 【請求項５】 前記実装基板の曲面の曲率は、１０ｍｍ
から８０ｍｍの範囲内としたことを特徴とする請求項４
記載の半導体装置。 - 【請求項６】 表面に配線層が配設された絶縁基材を用
意し、 前記絶縁基材の所定の位置に薄型シリコンチップを配置
して、該絶縁基材の前記配線層と薄型シリコンチップの
電極とを接合し、 低熱膨張係数の樹脂を前記薄型シリコンチップの保護用
に塗布し、 前記低熱膨張係数の樹脂を硬化させて前記薄型シリコン
チップを封止することを特徴とする半導体パッケージの
製造方法。 - 【請求項７】 前記低熱膨張係数の樹脂の硬化処理は、
３ステップ以上の多段階で行うことを特徴とする請求項
６記載の半導体パッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339399A JP2000216299A (ja) | 1999-01-21 | 1999-01-21 | 半導体パッケ―ジ、半導体装置、及び半導体パッケ―ジの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339399A JP2000216299A (ja) | 1999-01-21 | 1999-01-21 | 半導体パッケ―ジ、半導体装置、及び半導体パッケ―ジの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000216299A true JP2000216299A (ja) | 2000-08-04 |
Family
ID=11831878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339399A Pending JP2000216299A (ja) | 1999-01-21 | 1999-01-21 | 半導体パッケ―ジ、半導体装置、及び半導体パッケ―ジの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000216299A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012033135A1 (ja) | 2010-09-07 | 2012-03-15 | 住友ベークライト株式会社 | 樹脂組成物及び樹脂組成物を使用して作製した半導体装置 |
| US8592256B2 (en) | 2007-02-16 | 2013-11-26 | Sumitomo Bakelite Co., Ltd. | Circuit board manufacturing method, semiconductor manufacturing apparatus, circuit board and semiconductor device |
| CN107893802A (zh) * | 2017-12-19 | 2018-04-10 | 无锡优耐特能源科技有限公司 | 一种硅片纠正机构 |
-
1999
- 1999-01-21 JP JP1339399A patent/JP2000216299A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8592256B2 (en) | 2007-02-16 | 2013-11-26 | Sumitomo Bakelite Co., Ltd. | Circuit board manufacturing method, semiconductor manufacturing apparatus, circuit board and semiconductor device |
| WO2012033135A1 (ja) | 2010-09-07 | 2012-03-15 | 住友ベークライト株式会社 | 樹脂組成物及び樹脂組成物を使用して作製した半導体装置 |
| US8754178B2 (en) | 2010-09-07 | 2014-06-17 | Sumitomo Bakelite Co., Ltd. | Resin composition and semiconductor device produced using resin composition |
| CN107893802A (zh) * | 2017-12-19 | 2018-04-10 | 无锡优耐特能源科技有限公司 | 一种硅片纠正机构 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1445995B1 (en) | Method of mounting an electronic component on a circuit board and system for carrying out the method | |
| US8178955B2 (en) | Semiconductor device | |
| US6737300B2 (en) | Chip scale package and manufacturing method | |
| JP2916915B2 (ja) | ボールグリッドアレイ半導体パッケージの製造方法 | |
| US7427810B2 (en) | Semiconductor device including semiconductor element mounted on another semiconductor element | |
| US20090051029A1 (en) | Flip-chip type semiconductor device | |
| JPH11121507A (ja) | 半導体装置およびその製造方法 | |
| KR20060101385A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2003298005A (ja) | 半導体装置およびその製造方法 | |
| JP2005175263A (ja) | 半導体装置の製造方法、半導体装置、電子機器 | |
| US7400037B2 (en) | Packaging structure with coplanar filling paste and dice and with patterned glue for WL-CSP | |
| KR19980063532A (ko) | 반도체 장치와 그의 제조방법 및 필름 캐리어 테이프와 그의 제조방법 | |
| US7615408B2 (en) | Method of manufacturing semiconductor device | |
| JP2001338932A (ja) | 半導体装置及び半導体装置の製造方法 | |
| WO2006077630A1 (ja) | 半導体装置の製造方法 | |
| JP2000216299A (ja) | 半導体パッケ―ジ、半導体装置、及び半導体パッケ―ジの製造方法 | |
| JPH08293530A (ja) | 半導体装置の製造方法 | |
| JP2008288481A (ja) | 半導体装置およびその製造方法 | |
| JP2003037125A (ja) | 回路装置の製造方法 | |
| JP4701563B2 (ja) | 半導体チップ搭載基板及びそれを用いた半導体装置 | |
| JP2932995B2 (ja) | 半導体装置の製造方法と半導体素子実装用基板保持具 | |
| JP3580240B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| WO2000021135A1 (fr) | Dispositif semi-conducteur et son procede de fabrication | |
| JP3339397B2 (ja) | 半導体装置の製造方法 | |
| US11688715B2 (en) | Semiconductor die with multiple contact pads electrically coupled to a lead of a lead frame |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050308 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061027 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061114 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070306 |