JP2004031800A

JP2004031800A - チップ型複合部品及び複合部品の製造方法

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Publication number: JP2004031800A
Application number: JP2002188184A
Authority: JP
Inventors: Yuji Terasawa; 寺澤　裕次
Original assignee: Koa Corp
Current assignee: Koa Corp
Priority date: 2002-06-27
Filing date: 2002-06-27
Publication date: 2004-01-29

Abstract

【目的】少ない占有面積でサーミスタ自体の自己発熱があっても周囲の温度検知を正確に行うことが出来るサーミスタ部品を提供する。
【構成】中央部にビアホール５を配設したアルミナ基体１の一方面の一方端部近傍に内部電極Ａ２を形成し、その上にサーミスタ層３を形成し、サーミスタ層３上部よりアルミナ基体１の中央部ビアホール５にかけて内部電極Ｂ４を形成する。アルミナ基体１の他方面の中央部のビアホール５部分から他方端部に向けて内部電極Ｃ６を形成し、内部電極Ｃ６を覆うように抵抗体層７を形成し、抵抗体層７上からアルミナ基体１の他方端部にかけて内部電極Ｄ８を形成する。なお、内部電極Ｂ４、内部電極Ｃ６の中央アルミナ基体１の部分はアルミナ基体１の両側面端部に延出する延出部を備えている。両端部に端子電極Ａ８、端子電極Ｂ９を、両側面に側面電極１０、１１を形成する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、絶縁材料で構成した基体の両表面上にサーミスタと抵抗素子を形成してなるチップ型複合部品及びその製造方法に関するものである。
【０００２】
【従来の技術】
一定電圧を印加する回路にて、例えばＮＴＣサーミスタを使用した場合、サーミスタを動作状態とするとサーミスタの電流が流れ、どうしても温度上昇が起きる。温度上昇が起きると、サーミスタの特性からサーミスタの抵抗値が減少するため消費電力が増加し、サーミスタ自体の自己発熱により周囲の温度検知を正確に行うことが出来なくなる。
【０００３】
即ち、消費電力（Ｗ）＝｛電圧（Ｖ）｝^２／抵抗値（Ｒ）であり、温度上昇に伴って抵抗値が減少すればサーミスタに印加される電力が増加してしまう。このためますます温度上昇が進むという悪循環を引き起こしてしまう。
【０００４】
従来はこのようなサーミスタに供給される電力の増加を抑えるために直列に抵抗素子を接続して、温度上昇によるサーミスタの抵抗値減少に伴う印加電力の上昇（サーミスタの自己発熟量の上昇）を直列に接続された抵抗に電圧を分圧することにより防ぎ、温度の誤検知を防ぐ方法が取られていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来は抵抗素子とサーミスタをそれぞれ個別に用意し、例えば基板上に実装することにより直列接続を実現していた。このため、どうしてもサーミスタと抵抗素子それぞれの実装スペースが必要であり、小型化には限界があった。
【０００６】
小型化のためにひとつのチップにサーミスタと抵抗素子とを搭載するものもあったが、例えば、特開２０００−１２４００８号に記載のように、従来の積層技術ではサーミスタと抵抗素子を並列に接続することが出来るに過ぎなかった。このため、サーミスタと抵抗を直列に接続した複合チップの実現が待たれていた。
【０００７】
また、サーミスタと抵抗とを直列に接続しても、サーミスタと抵抗との合成特性が検出できるのみでは、温度変化に対するサーミスタの抵抗変化を適切に検知できなくなる虞がある。
【０００８】
例えば、サーミスタの例えば２５度Ｃ時の抵抗値が２００Ωであり、直列に接続された抵抗が１ＭΩであるような場合では、周囲の温度変化に対する抵抗値の変化は数十Ω程度であり、合成の抵抗値で見るとほんのわずかな変化となるため、実用的には不十分な部品となってしまう。
【０００９】
【課題を解決するための手段】
本発明は、上述した課題を解決することを目的としてなされたもので、サーミスタと抵抗を１チップで直列に接続した複合チップその製造方法を提供することにより、少ない占有面積でサーミスタ自体の自己発熱があっても周囲の温度変化を確実に検知可能なことを目的とする。そして、係る目的を達成し、上述した課題を解決する一手段として例えば以下の構成を備える。
【００１０】
即ち、絶縁材料で構成した基体の両面上にサーミスタと抵抗素子を形成してなるチップ型複合部品であって、前記基体の一方面上の一方端部側に形成されたサーミスタ層と、前記基体の他方面上の他方端部側に形成された抵抗体層と、前記基体の一方端部端面から前記サーミスタ層の一方面に形成される第１の電極と、前記基体の他方端部端面から前記抵抗体層の一方面に形成される第２の電極と、前記サーミスタ層の他方面から前記基体中央部に形成された第３の電極と、前記抵抗体層の他方面から前記基体中央部に形成された第４の電極と、前記第３の電極と前記第４の電極とを互いに接続する前記基体を貫通して形成されたビアホールとを備え、前記第１の電極からサーミスタ層、第３の電極、ビアホール、第４の電極、抵抗体層、第２の電極が直列に接続され、さらに前記第３の電極或いは前記第４の電極の少なくとも一方の電極は前記基体中央部から前記基体側面に延出する延出部を有することを特徴とする。
【００１１】
そして例えば、前記基体の一方面上に前記第１の電極を形成し、前記１の電極上から前記基体中央部上に前記サーミスタ層を形成し、前記サーミスタ層上から前記基体上に前記第３電極を形成し、前記基体の他方面上に前記第４の電極を形成し、前記第４電極上から前記基体上に前記抵抗体層を形成し、前記抵抗体層上から前記基体の他方端部に前記第２の電極を形成してなることを特徴とする。
【００１２】
また例えば、前記基体の一方面上に前記第１の電極を形成し、前記１の電極上から前記基体中央部上に前記サーミスタ層を形成し、前記サーミスタ層上から前記基体上に前記第３電極を形成し、前記基体の他方面上に前記第２の電極を形成し、前記第２電極上から前記基体上に前記抵抗体層を形成し、前記抵抗体層上から前記基体上に前記第４の電極を形成してなることを特徴とする。
【００１３】
さらに例えば、前記基体の一方面上に前記第３の電極を形成し、前記３の電極上から前記基体の一方端部上に前記サーミスタ層を形成し、前記サーミスタ層上から前記基体の一方端部に前記第１電極を形成し、前記基体の他方面上に前記第４の電極を形成し、前記第４電極上から前記基体上に前記抵抗体層を形成し、前記抵抗体層上から前記基体の他方端部に前記第２の電極を形成してなることを特徴とする。
【００１４】
また例えば、前記基体の一方面上に前記第１の電極及び第３の電極を所定間隔で形成し、前記１の電極と前記第３の電極をまたいで前記基体一方面上に前記サーミスタ層を形成し、前記基体の他方面上に前記第２の電極及び第４の電極を所定間隔で形成し、前記２の電極と前記第４の電極をまたいで前記基体一方面上に前記抵抗体層を形成してなることを特徴とする。
【００１５】
さらに例えば、その後、端部を除く基体の両表面にコート層を形成して保護コートとすると共に、前記第１の電極及び前記第２の電極にそれぞれ接続された外部接続電極を形成し、さらに前記第３の電極或いは前記第４の電極の延出部の前記基体側面に接続された側面電極端子を形成することを特徴とする。
【００１６】
また例えば、前記基体表面のいずれかの面の前記保護コートに表示材を付加して前記サーミスタ層あるいは前記抵抗体層の形成面を識別可能とすることを特徴とする。
【００１７】
または、絶縁材料で構成した基体の両表面上にサーミスタと抵抗素子を形成してなるチップ型複合部品の製造方法であって、前記基体の中央部を貫通するビアホールを形成するビアホール形成工程と、前記基体の一方面上の一方端部から中央に延出する第１の電極を形成する第１電極形成工程と、前記１の電極上から前記基体中央部上に前記サーミスタ層を形成するサーミスタ層形成工程と、前記サーミスタ層上から前記基体上に形成され前記ビアホールにいたる第３の電極を形成する第３電極形成工程と、前記基体の他方面上の中央部の前記ビアホールから他方端部方向に前記第４の電極を形成する第４電極形成工程と、前記第４電極上から前記基体上に抵抗体層を形成する抵抗体層形成工程と、前記抵抗体層上から前記基体の他方端部に前記第２の電極を形成する第２電極形成工程とを有し、前記第３電極形成工程或いは前記第４電極形成工程の少なくとも一方の電極形成工程においては電極に前記基体中央部から前記基体側面に延出する延出部を形成するチップ型複合部品の製造方法とすることを特徴とする。
【００１８】
さらにまた、絶縁材料で構成した基体の両表面上にサーミスタと抵抗素子を形成してなるチップ型複合部品の製造方法であって、前記基体の中央部を貫通するビアホールを形成するビアホール形成工程と、前記基体の一方面上の一方端部から中央に延出する第１の電極を形成する第１電極形成工程と、前記１の電極上から前記基体中央部上に前記サーミスタ層を形成するサーミスタ層形成工程と、前記サーミスタ層上から前記基体上に形成され前記ビアホールにいたる第３の電極を形成する第３電極形成工程と、前記基体の他方面上の他方端部より中央に延出する第２の電極を形成する第２電極形成工程と、前記第２の電極上から前記基体中央部上に抵抗体層を形成する抵抗体層形成工程と、前記抵抗体層上面から前記基体上に形成され、前記ビアホールにいたる第４の電極を形成する第４電極形成工程を有し、前記第３電極形成工程或いは前記第４電極形成工程の少なくとも一方の電極形成工程においては電極に前記基体中央部から前記基体側面に延出する延出部を形成するチップ型複合部品の製造方法とすることを特徴とする。
【００１９】
また、絶縁材料で構成した基体の両表面上にサーミスタと抵抗素子を形成してなるチップ型複合部品の製造方法であって、前記基体の中央部を貫通するビアホールを形成するビアホール形成工程と、前記基体の一方面上の前記ビアホールから一方端部方向に第３の電極を形成する第３電極形成工程と、前記３の電極上から前記基体の一方端部近傍上にサーミスタ層を形成するサーミスタ層形成工程と、前記サーミスタ層上から前記基体の一方端部面に第１の電極を形成する第１電極形成工程と、前記基体の他方面上の前記ビアホールから他方端部方向に第４の電極を形成する第４電極形成工程と、前記４の電極上から前記基体他方端部近傍上に抵抗体層を形成する抵抗体層形成工程と、前記抵抗体層上から前記基体の他方端部面に第２の電極を形成する第２電極形成工程とを有し、前記第３電極形成工程或いは前記第４電極形成工程の少なくとも一方の電極形成工程においては電極に前記基体中央部から前記基体側面に延出する延出部を形成するチップ型複合部品の製造方法とすることを特徴とする。
【００２０】
さらにまた、絶縁材料で構成した基体の両表面上にサーミスタと抵抗素子を形成してなるチップ型複合部品の製造方法であって、前記基体の中央部を貫通するビアホールを形成するビアホール形成工程と、前記基体の一方面上の一方端部面から中央部に第１の電極を形成する第１電極形成工程と、前記第１の電極の中央部と所定の間隔を有し前記ビアホールにいたる第３の電極を形成する第３電極形成工程と、前記１の電極と前記第３の電極をまたいでサーミスタ層を形成するサーミスタ層形成工程と、前記基体の他方面上の他方端部面から中央部に第２の電極を形成する第２電極形成工程と、前記第２の電極の中央部と所定の間隔を有し前記ビアホールにいたる第４の電極を形成する第３電極形成工程と、前記２の電極と前記第４の電極をまたいで抵抗体層を形成する抵抗体層形成工程とを有し、前記第３電極形成工程或いは前記第４電極形成工程の少なくとも一方の電極形成工程においては電極に前記基体中央部から前記基体側面に延出する延出部を形成するチップ型複合部品の製造方法とすることを特徴とする。
【００２１】
そして例えば、その後、端部を除く基体の両表面にコート層を形成して保護コートとする保護コート形成工程と、前記第１の電極及び前記第２の電極にそれぞれ接続された外部接続電極を形成する外部電極形成工程と、前記第３の電極或いは前記第４の電極の延出部の前記基体側面に接続された側面電極端子を形成する側面電極形成工程とを有することを特徴とする。
【００２２】
また例えば、前記基体表面の少なくとも一方の面の前記保護コートに表示材を付加する表示材付加工程を有するチップ型複合部品の製造方法とすることを特徴とする。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明に係る一発明の実施の形態例を詳細に説明する。
〔第１の実施の形態例〕
図１は本発明に係る一発明の実施の形態例の複合チップの構成を説明するための断面図、図２は本実施の形態例の複合チップ基体の一方面における構造を説明するための図、図３は本実施の形態例の複合チップ基体の他方面の構造を説明するための図であり、図１のＡ−Ａが基体の一方面、Ｂ−Ｂが基体の他方面である。なお、図１は図２のＣ−Ｃ面の断面を示している。
【００２４】
本実施の形態例では、アルミナ基体の両表面にサーミスタと抵抗体とを接続し、中間部をビアホールで接続した場合を複合チップの例として説明する。
【００２５】
図において、１は電気絶縁性を有するアルミナ基体であり、アルミナ基体１はアルミナ焼結体により形成されている。本実施の形態例では、複合チップ完成時にほぼ実装面積１．２８ｍｍ^２（１．６ｍｍ×０．８ｍｍ×０．８ｍｍサイズの複合チップ）程度に成形する。
【００２６】
２はアルミナ基体１の一方面（図１のＡ−Ａ面）の一方端部端面より中央部にかけて形成された内部電極Ａ、３は内部電極Ａ２の端部を除く全面を覆いアルミナ基体１の中央部にかけて形成されたサーミスタ層である。本実施の形態例のサーミスタ層３はほぼ正方形状に成形している。
【００２７】
４はサーミスタ層３の上面からアルミナ基体１の中央部の配設されているビアホール５にかけて形成された内部電極Ｂであり、内部電極Ｂ４はアルミナ基体１の表面中央部には側面両端部まで延出する延出部４ａ、４ｂが形成されている。
【００２８】
５はアルミナ基体１のほぼ中央部を貫通して配設されたビアホールであり、導電ペーストがホール内に充填され、内部電極Ｂ４と内部電極Ｃ６とを電気的に接続している。ビアホール５内への導電材料の充填は、内部電極Ｂ４又は内部電極Ｃ６を形成時に同時に行ってもよく、またスルーホール形状でホール内周のみに導電材料を形成したものであってもよい。本実施の形態例では例えばビアホール５として孔径を１０μｍ〜２００μｍ程度に形成することができる。
【００２９】
６はアルミナ基体１の他方面（図１のＢ−Ｂ面）の中央ビアホール位置から抵抗体層７の上部にかけて延出する内部電極Ｃであり、内部電極Ｃ６はアルミナ基体１のアルミナ基体１表面中央部には側面両端部まで延出する延出部６ａ、６ｂが形成されている。
【００３０】
なお、本実施の形態例においては、内部電極Ｂ４の延出部４ａ、４ｂの延出側面端部位置と内部電極Ｃ６の延出部６ａ、６ｂの延出側面端部位置はほぼ同じ位置となるように形成されている。
【００３１】
以上の説明は、内部電極Ｂ４に延出部４ａ、４ｂを設けると共に内部電極Ｃ６にも延出部６ａ、６ｂを形成して後述する側面接続端子１３、１４を接続形成し易くする例を説明した。しかし、以上の例に限定されるものではなく、内部電極Ｂ４あるいは内部電極Ｃ６のいずれか一方のみに延出部を設けるように構成し、他方の内部電極は延出部を備えない構成であってもよい。
【００３２】
７は内部電極Ｄ８の端部を除く全面を覆いアルミナ基体１の中央部にかけて形成された抵抗体層であり、本実施の形態例では抵抗体層７をほぼ正方形状に成形している。８はアルミナ基体１の他方側端部端面から中央部にかけて形成された内部電極Ｄである。
【００３３】
９はアルミナ基体１の一方表面（サーミスタ形成面）の端部（端子電極形成部）を除く全面をコートする保護コートＡ、１０はアルミナ基体１の他方表面（抵抗体形成面）の端部（端子電極形成部）を除く全面をコートする保護コートＢである。
【００３４】
このようにしてアルミナ基体１上にサーミスタ層３と抵抗体層７を内部電極及びビアホール５により直列に接続した後、アルミナ基体１の両端部を除いて保護コートＡ９、Ｂ１０により表面をコートすることにより経年変化などから防ぐことができる。
【００３５】
１１は内部電極Ａ２に接続された端子電極Ａ、１２は内部電極Ｄ８に接続された端子電極、１３は内部電極Ｂ４の延出部４ａに接続されると共に内部電極Ｃ６ｂに接続されている側面電極Ａ、１４は内部電極Ｂ４の延出部４ｂに接続されると共に内部電極Ｃ６ａに接続されている側面電極Ｂ、１５は保護コートＡ９のサーミスタ層形成上部に付加された表示材である。
【００３６】
なお、本実施の形態例で表示材１５を付加するのは、サーミスタ層３に接続されている端子電極Ａ１１を容易に識別可能とするためであり、端子電極Ａ８近傍の保護コートＡ９表面に表示材１５を付加している。
【００３７】
表示材１５は、保護コートＡ９と区別のつきやすい塗料を塗布、又は、保護コートＡ９と区別のつきやすいインクを用いてのスタンプで表示するものであってもよい。識別可能な表示であればどのような材料であっても、或いはどのような方法で表示させてもよい。或いは、保護コート９の一部を削ることにより他の区別をつけてもよい。
【００３８】
表示材１５を付加したことにより、複合チップの裏表を容易に識別できる。さらに、サーミスタ素子のみを接続する場合においても、複合チップを実装する際のチップの実装向きを容易に識別でき、表示材１５の付加されている側の端子電極と側面電極を実装基板の配線パターン位置に間違いなく位置決めでき、実装結果の確認も容易に行える。
【００３９】
上述した本実施の形態例で用いるアルミナ基体１は、例えば９６％Ａｌ_２Ｏ３のアルミナ基板を用い、基板の厚さはチップサイズに合わせて適当な厚さのものを選択することが望ましい。
【００４０】
内部電極Ａ２、Ｂ４、Ｃ６、Ｄ８は、Ａｇ、Ａｇ／Ｐｄ，Ｐｔ、Ａｕなどの任意の貴金属をスパッタリング、スクリーン印刷などにより形成できる。例えば、Ａｇ−Ｐｄ−ガラスのメタルグレーズをスクリーン印刷などにより形成することができる。なお、内部電極をＡｕ又はＡｇで形成してもよい。
【００４１】
同じくサーミスタ層３は任意の特性を持つサーミスタペーストをスクリーン印刷などにより形成する。本実施の形態例で用いるサーミスタペーストは、Ｍｎ，Ｎｉ，Ｃｏ，Ｆｅ，Ａｌ，Ｃｕの中より特性に応じて３から４種類選択した複合酸化物を用いる。サーミスタ層３の焼成温度は８５０度Ｃ〜１３００度Ｃとすることができるが、望ましくは１０００度Ｃ以下とする。
【００４２】
焼成温度を低く設定した場合、例えば１０００度Ｃ以下であるような場合には、低温での焼結性を良くして、内部電極Ａ２やアルミナ基体１への密着性の増大を図るため、サーミスタペースト内にガラス材料を添加する。
【００４３】
具体的には、例えば以下の方法で製造する。
【００４４】
▲１▼サーミスタ成分比がＭｎ：３０〜６０ｍｏｌ％、Ｎｉ：１０〜３０ｍｏｌ％、Ｃｏ：１０〜３０ｍｏｌ％、Ｆｅ：１０〜３０ｍｏｌ％になる割合の各種金属の酸化物を原料として、溶媒には水又はアルコールを用いて湿式ボールミルにより混合してスラリーを製造する。出発原料として用いる金属酸化物としては、Ｍｎ_３Ｏ_４，ＮｉＯ，Ｃｏ_３０_４，Ｆｅ_２０_３等とすることが望ましい。
【００４５】
▲２▼混合したスラリーを乾燥工程において乾燥させて水分又はアルコールを除去した後、８００度Ｃ〜１０００度Ｃにて仮焼成を行い、原料粉末を作る。
【００４６】
▲３▼仮焼成を行った粉末を湿式ボールミルにより粉砕する。このとき溶媒は水又はアルコールを用いる。
【００４７】
▲４▼得られたスラリーを乾燥工程において乾燥させ、水分又はアルコール成分を除去した後、エチルセルロース、α一テルピネオールを加え３本ロールミルを用いてサーミスタペーストを作成する。
【００４８】
▲５▼ガラスをサーミスタペースト内に加える場合はホウ珪酸ガラス粉末をサーミスタペースト内に添加して３本ロールミルによりペースト化する。
【００４９】
以上のようにしてサーミスタペーストを製造し、このサーミスタペーストをスクリーン印刷でアルミナ基体１に形成することにより、小型でありながら性能のよいサーミスタが製造できる。
【００５０】
また、本実施の形態例の抵抗体層７は、任意の特性を持つ抵抗体ペーストをスクリーン印刷で形成するほか、抵抗体材料をスパッタリングなどにより形成してもよい。ここで用いる抵抗体材料はＲｕＯ_２、ＳｎＯ_２などを用いることができ、抵抗値により任意のものを選択可能である。
【００５１】
抵抗体層７をスクリーン印刷により形成する場合は、抵抗体の粉末をペースト化して用いる。この場合の抵抗体層７の焼成温度は６００度Ｃ〜１０００度Ｃとすることが望ましい。サーミスタ層３と焼成温度を同じとする場合は、サーミスタ層３と抵抗体層７（内部電極Ｂ４、Ｃ６を含む。）を同時焼成により形成してもよい。
【００５２】
端子電極Ａ１１、Ｂ１２は、Ａｇ、Ａｇ／Ｐｄ、Ｎｉ／Ｃｒ，Ｃｕなどの任意の導電材料をディッピング又はスパッタリングなどにより形成し、その上にニッケル、半田又はＳｎを電界めっきなどにより形成して半田付け性を確保する。
【００５３】
保護コートＡ９、保護コートＢ１０は、ガラスまたは耐熱性の樹脂のなかから任意に選択してスクリーン印刷などにより形成する。例えば、ホウ珪酸ガラスを用いたペースト又はエポキシ、ポリイミド系の樹脂を用いることができる。
【００５４】
このようにして製造した複合チップのサーミスタ特性及び抵抗素子の抵抗値特性は、サーミスタ層、抵抗層又は内部電極のレーザートリミングまたは、内部電極・構造（電間距離）により調整が可能である。
【００５５】
次に、以上に構成を説明した複合チップの製造方法を図４乃至図１６を参照して説明する。図４乃至図１６は本実施の形態例の複合チップの製造方法を説明するための図であり、各製造工程を模式的に表している。
【００５６】
図４は絶縁基板であるアルミナ基体上に内部電極Ａを形成する工程を示し、図５はその上にサーミスタ層を形成する工程を示し、図６は内部電極Ｂを形成する工程を示し、図７はアルミナ基体上に内部電極Ｄを形成する工程を示し、図８は抵抗体層を形成する工程を示し、図９は内部電極Ｃを形成する工程を示し、図１０はアルミナ基体の他方面に保護コートＢを形成する工程を示し、図１１はアルミナ基体の一方面に保護コートＡを形成する工程を示し、図１２は保護コートＡに表示材を付加する工程を示し、図１３は短冊状の列状集合部品形状に切断する工程を示し、図１４はさらに端子電極を形成する工程を示し、図１５は短冊状の集合部品を各個別の複合チップ部品に切断する工程を示し、図１６は個別の複合チップ部品に側面電極を形成する工程を示している。
【００５７】
本実施の形態例では、最初にアルミナ基体の所定箇所にビアホール孔１０５を貫通させておく、そして、図４に示すように、ビアホール１０５が配設された所定大きさのアルミナ焼結体の絶縁基板（以下の説明は１２個の複合チップを製造する場合の例を説明する。）１０１の一方面上に内部電極Ａ１０２を例えばＡｇ−Ｐｄ−ガラスメタルグレーズにより印刷する。
【００５８】
続いて図５に示すように、各内部電極Ａ１０２毎に端部を除く延長部の上面にかけて先の製造方法で製造したサーミスタペーストを印刷する。
【００５９】
次に、図６に示すように、各サーミスタ層１０３毎にサーミスタ層１０３上面よりアルミナ基板１０１のビアホール位置を完全に覆うように内部電極Ｂ１０４を例えばＡｇ−Ｐｄ−ガラスメタルグレーズにより印刷する。同時にビアホールを電極グレーズで充填する。
【００６０】
なお、延出部を形成するため、内部電極Ｂ１０２は行毎に連続したパターンとして形成される。延出部は図６及び後述する図９に示すように、中央端部からそのまま直線状に延出していてもよく、端子電極と一定距離離間して側面電極が配設できればその幅に制約はない。
【００６１】
その後、例えば約８５０度Ｃで焼成することにより一方面上に各サーミスタ層１０３などを形成する。
【００６２】
ここでアルミナ基体１０１の一方面への形成が終了したため、アルミナ基体１０１を裏返し、以後アルミナ基体１０１の他方面に対する処理を行う。まず図７に示すように、アルミナ基体１０２の他方面上に所定間隔で内部電極Ｄ１０８を例えばＡｇ−Ｐｄ−ガラスメタルグレーズにより印刷する。
【００６３】
続いて図８に示すように各内部電極Ｄ１０７上からビアホール１０５方向にかけて抵抗体ペーストを印刷して各抵抗体層１０７を形成する。
【００６４】
次に、図９に示すように、各抵抗体層１０７上部からアルミナ基板１０１のビアホール位置を完全に覆うように内部電極Ｃ１０６を例えばＡｇ−Ｐｄ−ガラスメタルグレーズにより印刷する。同時にビアホールを電極グレーズで充填する。なお、延出部を形成するため、内部電極Ｂ１０２は行毎に連続したパターンとして形成される。
【００６５】
その後例えば約８５０度Ｃで焼成することにより他方面上に各抵抗体層１０５等を形成する。なお、サーミスタ層１０３と抵抗体層１０７を同じ温度で焼成する場合には、一方面上へのサーミスタ層１０３などの形成後に焼成するのではなく、最後に一括して焼成してもよい。
【００６６】
なお、ここで、抵抗値或いはサーミスタ特性を調整する必要があるときは、内部電極Ｄ１０８をレーザ光により抵抗体層１０５上で切断し、切溝位置によって抵抗値を調整する。切断の方法はレーザ光による他、サンドブラスト法で調整してもよく、或いは内部電極Ｄ１０８を予めくし形に形成しておき、くし形の連続部を適当位置で切断して調整してもよい。
【００６７】
次に、図１０に示すように、アルミナ基体１０１の他方面の各内部電極Ａ１０２と各内部電極Ｄ１０８の端部間部分を（チップごとに切断したときの端子電極、側面電極形成部分を除く部分を）被覆するように、例えば耐熱性エポキシ樹脂を印刷形成し、例えば約１３０度Ｃで樹脂を硬化させ保護コートＢ１１０を形成する。
【００６８】
次のアルミナ基体１０１を裏返し、図１１に示すように一方面の各内部電極Ａ１０２と各内部電極Ｄ１０８の両端部間部分を（チップごとに切断したときの端子電極、側面電極形成部分を除く部分を）被覆するように、例えば耐熱性エポキシ樹脂を印刷形成し、例えば約１３０度Ｃで樹脂を硬化させ保護コートＡ１０９を形成する。
【００６９】
なお、保護コートＡ１０９、Ｂ１１０を個別の焼成せずに両面にそれぞれ耐熱性エポキシ樹脂を印刷形成し、一度の焼成で両面に保護コートを形成してもよい。これにより工程を減らすことができる。
【００７０】
次に、図１２に示すように、例えば保護コートＡ１０９のサーミスタ層１０３形成部上部に表示材１５を付加する。これにより、いずれの面がサーミスタ形成面で、いずれの面が抵抗体形成面であるかが容易に識別可能となると共に、サーミスタ層１０３が接続された端子電極Ａ１０９がどちらの端子かを容易に特定可能となる。
【００７１】
なお、表示材１５は、保護コートＡ１０９と区別のつきやすい塗料を塗布、又は、保護コートＡ１０９と区別のつきやすいインクを用いてのスタンプで表示するものであってもよい。識別可能な表示であればどのような材料であっても、或いはどのような方法で表示させてもよい。或いは、保護コートの一部の形態を変えることにより他との区別をつけてもよい。
【００７２】
そして図１３に示すように、各複合チップ片の長さ方向を幅方向として破線で示す部分（あらかじめ分割溝を形成していてもよい。）から絶縁基板１０１を分割して短冊様分割体１２０を得る。
【００７３】
次に、図１４に示すように、短冊様分割体１２０の幅方向の両側に連続した端子電極１１１、１１２を形成し、一方の端子電極を内部電極Ａ１０２に、他方の端子電極を内部電極Ｄ１０８とをそれぞれ接続する。端子電極１１１、１１２の形成は、Ｎｉ−Ｃｒの真空蒸着による方法、Ａｇ−Ｐｄ−ガラスメタルグレーズの塗布、焼成による方法、Ａｇを分散させてエポキシ樹脂塗料の塗布、硬化などの方法によって形成される。
【００７４】
そして、図１５に示すように短冊様分割体１２０を各複合チップごとに、例えば図１５の破線位置（あらかじめ分割溝を形成していてもよい。）で切断して個別の複合チップに分割する
最後に図１６に示すように、個別の複合チップ体１５０の側面に側面電極１１０、１１１を形成し、側面電極１１０、１１１を内部電極Ｂ１０４、内部電極Ｃ１０６に接続した状態として複合チップ部品を完成させる。
【００７５】
側面電極１１０、１１１の形成は、Ｎｉ−Ｃｒの真空蒸着による方法、Ａｇ−Ｐｄ−ガラスメタルグレーズの塗布、焼成による方法、Ａｇを分散させてエポキシ樹脂塗料の塗布、硬化などの方法によって形成される。
【００７６】
なお、以上に説明した本実施の形態例においては、側面電極を一方側面ではなく両側面に形成して実装時の実装基板配線パターンの設計の余裕度を上げた例を説明したが、一方側面に形成するのみで足りる使用の場合にはいずれか一方のみ側面電極を形成すればよい。
【００７７】
また、部品の表裏が判別できればサーミスタ接続端子電極を識別できるため、一方側面のみの側面電極を設ける場合には、部品のどちら側にサーミスタ層が設けられているか判別でき、表示材１５について必ずしも付加する必要がなく、表示を省略してもよい。
【００７８】
以上説明したように本実施の形態例によれば、内部電極Ｂ４、Ｃ６を外部に接続する側面電極１０、１１を備えているため、電力の供給はサーミスタと抵抗直列で行いながら、温度変化検出などのサーミスタ特定の検出はサーミスタ単独で行うことができ、サーミスタ特定の変化をより確実かつ正確に検出できる。
【００７９】
さらに、サーミスタ層の反対側の面に抵抗体層が形成されているため、サーミスタ層が抵抗体の自己発熱の影響を受けずらくできる。なお、基板への実装時に、抵抗体層を基板側にして実装することにより、抵抗体より発せられた熱が実装基板に拡散し易く、サーミスタへの熱の影響をさらに軽減できる。
【００８０】
〔第２の実施の形態例〕
以上の説明においては、アルミナ基体１の一方面上に内部電極Ａ２の上にサーミスタ層３、その上に内部電極Ｂ４を形成し、アルミナ基体１の他方面上においても一方面上と同様の工程で内部電極Ｄ８、抵抗体層７、内部電極Ｃ６を形成する例について説明した。しかし、本発明は以上の例に限定されるものではなく、例えばアルミナ基体１の他方面上において、内部電極Ｃ６、抵抗体層７、内部電極Ｄ８の順に各層を形成してもよい。
【００８１】
このように形成した本発明に係る第２の実施の形態例を以下図１７及び図１８を参照して以下に説明する。図１７は本発明に係る第２の実施の形態例の複合チップの構成を説明するための断面図、図１８は本実施の形態例の複合チップ基体の他方面の構造を説明するための図であり、上述した第１の実施の形態例と同様構成には同一番号を付し詳細説明を省略する。図１７のＡ−Ａが基体の一方面、Ｂ−Ｂが基体の他方面である。第２の実施の形態例において、アルミナ基体１の一方面（Ａ−Ａ面）は上述した第１の実施の形態例の図２に示す構成と同様であるため、アルミナ基体１の一方面の説明を省略し、他方面（Ｂ−Ｂ面）についてのみ説明する。なお、図１７は図２のＣ−Ｃ面の断面を示している。
【００８２】
第２の実施の形態例においても、第１の実施の形態例と同様にしてアルミナ基体１の一方面に例えば図２に示すサーミスタ層３などを形成する。そして、一方面への内部電極Ｃ４の形成が終了すると、アルミナ基体１を裏返して他方面上にまずアルミナ基体１のビアホール位置を完全に覆うように内部電極Ｃ２０６を例えばＡｇ−Ｐｄ−ガラスメタルグレーズにより印刷する。それと同時にビアホールを電極グレーズで充填する。
【００８３】
続いて各内部電極Ｃ２０６上からアルミナ基板１上の他方端部方向にかけて抵抗体ペーストを印刷して抵抗体層２０７を形成する。次に、各抵抗体層２０７上面よりアルミナ基体１他方端部まで内部電極Ｄ２０８を例えばＡｇ−Ｐｄ−ガラスメタルグレーズにより印刷する。
【００８４】
そして、例えば約８５０度Ｃで焼成することにより他方面上に抵抗体層２０５を形成する。なお、サーミスタ層３と抵抗体層２０７を同じ温度で焼成する場合には、一方面上へのサーミスタ層３などの形成後に焼成するのではなく、最後に一括して焼成してもよい。
【００８５】
そして、アルミナ基体１の他方表面の両端部（端子電極形成部）を除く全面を保護コートＢ２１０でコートすると共に、アルミナ基体１の一方表面の両端部（端子電極形成部）を除く全面を保護コートＡ９でコートして経年変化などから防ぐ。
【００８６】
そして、保護コートＡ９のサーミスタ層３の形成位置上部に表示材１５を付加する。その後にアルミナ基体１の両端部に端子電極Ａ２１１と端子電極Ｂ２１２を形成する。端子電極Ａ２１１は内部電極Ａ２に接続され、端子電極Ｂ２１２は内部電極Ｄ２０８に接続されている。
【００８７】
その後、アルミナ基体１の側面に側面電極２１０、２１１を形成し、側面電極２１０、２１１を内部電極Ｂ４、内部電極Ｃ２０６に接続した状態としてサーミスタと抵抗とが直列に接続された１チップ複合部品が実現する。
【００８８】
以上説明したように第２の実施の形態例によれば、第１の実施の形態例と同様の工程で複合チップが提供できる。
【００８９】
〔第３の実施の形態例〕
以上に説明した第２の実施の形態例では、まず内部電極Ａ２と内部電極Ｃ２０６をアルミナ基体１上に印刷してその上にサーミスタ層３、抵抗体層２０７を形成し、その上に内部電極Ｂ４、Ｄ２０８を形成する例を説明した。しかし、本発明は以上の例に限定されるものではなく、例えば最初に内部電極Ｂ及びＣを形成してもよい。最初に内部電極Ｂ及びＣを形成する本発明に係る第３の実施の形態例を以下図１９及び図２０を参照して説明する。
【００９０】
図１９は本発明に係る第３の実施の形態例の複合チップの構成を説明するための断面図、図２０は本実施の形態例の複合チップ基体の一方面（Ａ−Ａ面）の構造を説明するための図であり、上述した実施の形態例と同様構成には同一番号を付し詳細説明を省略する。第３の実施の形態例において、アルミナ基体１の他方面（Ｂ−Ｂ面）は上述した第２の実施の形態例の図１８に示す構成と同様であるため、アルミナ基体１の他方面の説明を省略し、一方面についてのみ説明する。なお、図１９は図２０のＣ−Ｃ面の断面を示している。
【００９１】
第３の実施の形態例では、まず、アルミナ基体の中央部のビアホール部分から一方端部にかけてほぼ正方形状の内部電極Ｂ３０４を印刷などにより形成する。それと同時にビアホールを電極グレーズで充填する。
【００９２】
続いてこの内部電極Ｂ３０４の少なくとも中央部を除く一方端部を覆うように第１の実施の形態例と上面積がほぼ同様形状にサーミスタペーストを印刷し、サーミスタ層３０３を形成する。
【００９３】
次にサーミスタ層３０３の上部からアルミナ基体１の一方端部にかけて内部電極Ａ３０２を形成する。そして例えば約８５０度Ｃで焼成することにより一方面のサーミスタ層などの形成が終了する。
【００９４】
なお、サーミスタ層３０３と抵抗体層２０７を同じ温度で焼成する場合には、一方面上へのサーミスタ層３０３などの形成後に焼成するのではなく、他方面への抵抗体層などの形成が終了した後に最後に一括して焼成してもよい。
【００９５】
そして、アルミナ基体１の一方表面の両端部（端子電極形成部）を除く全面を保護コートＡ３０９でコートすると共に、アルミナ基体１の他方表面の両端部（端子電極形成部）を除く全面を保護コートＢ３１０でコートして経年変化などから防ぐ。
【００９６】
そして保護コートＡ３０９のサーミスタ層３０３の形成位置上部に表示材１５を付加する。その後にアルミナ基体１の両端部に端子電極Ａ３１１と端子電極Ｂ３１２を形成する。端子電極Ａ３１１は内部電極Ａ３０２に接続され、端子電極Ｂ３１２は内部電極Ｄ２０８に接続されている。
【００９７】
その後、アルミナ基体１の側面に側面電極３１０、３１１を形成し、側面電極３１０、３１１を内部電極Ｂ３０４、内部電極Ｃ２０６に接続した状態としてサーミスタと抵抗とが直列に接続された１チップ複合部品が実現する。
【００９８】
以上説明したように第３の実施の形態例によれば、第１の実施の形態例と同様の工程で複合チップが提供できる。
【００９９】
〔第４の実施の形態例〕
以上に説明した各実施の形態例では、サーミスタ層と抵抗体層の上面に電極を形成する例を説明した。しかし、本発明は以上の例に限定されるものではなく、例えば最初に内部電極Ａ、Ｂ、Ｃ、Ｄを形成してもよい。最初にすべての内部電極を形成する本発明に係る第４の実施の形態例を以下図２１乃至図２３を参照して説明する。
【０１００】
図２１は本発明に係る第４の実施の形態例の複合チップの構成を説明するための断面図、図２２は第４の実施の形態例の複合チップ基体の一方面における構造を説明するための図、図２３は第４の実施の形態例の複合チップ基体の他方面の構造を説明するための図であり、図２１のＡ−Ａが基体の一方面、Ｂ−Ｂが基体の他方面である。なお、図２１は図２２のＣ−Ｃ面の断面を示している。
【０１０１】
第４の実施の形態例では、まず、アルミナ基体１の一方面の一方端部より中央部にかけてと中央部ビアホールを含む部分に図２２に示すように列状に所定間隔で内部電極Ａ４０２、Ｂ４０４を印刷などにより形成する。それと同時にビアホールを電極グレーズで充填する。
【０１０２】
続いてこの内部電極Ａ４０２と内部電極Ｂ４０４をまたいで第１の実施の形態例と上面積がほぼ同様形状にサーミスタペーストを印刷し、例えば約８５０度Ｃで焼成することによりサーミスタ層４０３を形成する。
【０１０３】
次にアルミナ基体１を裏返して他方面への抵抗体層などの形成処理を行う。まず、アルミナ基体１の他方面の他方端部より中央部にかけてと中央部ビアホールを含む部分に図２３に示すように列状に所定間隔で内部電極Ｃ４０６、Ｄ４０８を印刷などにより形成する。それと同時にビアホールを電極グレーズで充填する。
【０１０４】
次に内部電極Ｃ４０６と内部電極Ｄ４０８をまたいで第１の実施の形態例と上面積がほぼ同様形状に抵抗体ペーストを印刷し、例えば約８５０度Ｃで焼成する。
【０１０５】
なお、サーミスタ層４０３と抵抗体層４０８を同じ温度で焼成する場合には、サーミスタペーストと抵抗体ペーストを連続して、又は同時に印刷し、その後に一括して焼成してもよい。
【０１０６】
そして、アルミナ基体１の一方表面の両端部（端子電極形成部）を除く全面を保護コートＡ４０９でコートすると共に、アルミナ基体１の他方表面の両端部（端子電極形成部）を除く全面を保護コートＢ４１０でコートして経年変化などから防ぐ。
【０１０７】
そして保護コートＡ４０９のサーミスタ層４０３の形成位置上部に表示材１５を付加する。その後にアルミナ基体１の両端部に端子電極Ａ４１１と端子電極Ｂ４１２を形成する。端子電極Ａ４１１は内部電極Ａ４０２に接続され、端子電極Ｂ４１２は内部電極Ｄ４０８に接続されている。
【０１０８】
その後、アルミナ基体１の側面に側面電極４１０、４１１を形成し、側面電極Ａ４１０、Ｂ４１１を内部電極Ｂ４０４、内部電極Ｃ４０６に接続した状態としてサーミスタと抵抗とが直列に接続された１チップ複合部品が実現する。
【０１０９】
以上説明したように第４の実施の形態例によれば、第１の実施の形態例と同様の工程で複合チップが提供できる。これに加えて、内部電極を列状に形成するため、一度の工程で２つの内部電極を形成でき、製造工程を減らすことができる。さらに、内部電極上に形成するサーミスタ層４０３と抵抗体層４０７も、内部電極の厚さがさほど厚くないため、同じく形成が容易であり、形成すべき位置精度にも余裕があり、容易に小型チップを提供できる。
【０１１０】
上記各実施の形態例では、サーミスタ層の反対側の面に抵抗体層が形成されているため、サーミスタ層が抵抗体の自己発熱の影響を受けずらくできるのみならず、基板への実装時に、抵抗体層を基板側にして実装すれば抵抗体より発せられた熱が実装基板に拡散し易く、サーミスタへの熱の影響をさらに軽減できる。
【０１１１】
このとき、上述した各実施の形態例においては、サーミスタ層が形成されている面に表示材１５を付加しているため、容易に抵抗体形成面を基板表面側として実装でき、実装状態を容易に確認できる。
【０１１２】
【発明の効果】
以上説明したように本発明によれば、ひとつのチップの両面にサーミスタ素子と抵抗素子を直列接続して形成でき、少ない占有面積で発熱などで特性が変化することの少ない高精度のサーミスタ特性を有する複合チップ部品を提供できる。さらに、抵抗体層を基板側にして実装することにより、抵抗体より発せられた熱が実装基板に拡散し易く、サーミスタへの熱の影響をさらに軽減できる。
【０１１３】
また、電力の供給はサーミスタと抵抗直列で行いながら、温度変化検出などのサーミスタ特定の検出はサーミスタ単独で行うことができ、サーミスタ特定の変化をより確実かつ正確に検出できる。
【図面の簡単な説明】
【図１】本発明に係る一発明の実施の形態例の複合チップの構成を説明するための断面図である。
【図２】本実施の形態例の複合チップ基体の一方面における構造を説明するための図である。
【図３】本実施の形態例の複合チップ基体の他方面の構造を説明するための図である。
【図４】本実施の形態例の複合チップの製造方法を説明するための図である。
【図５】本実施の形態例の複合チップの製造方法を説明するための図である。
【図６】本実施の形態例の複合チップの製造方法を説明するための図である。
【図７】本実施の形態例の複合チップの製造方法を説明するための図である。
【図８】本実施の形態例の複合チップの製造方法を説明するための図である。
【図９】本実施の形態例の複合チップの製造方法を説明するための図である。
【図１０】本実施の形態例の複合チップの製造方法を説明するための図である。
【図１１】本実施の形態例の複合チップの製造方法を説明するための図である。
【図１２】本実施の形態例の複合チップの製造方法を説明するための図である。
【図１３】本実施の形態例の複合チップの製造方法を説明するための図である。
【図１４】本実施の形態例の複合チップの製造方法を説明するための図である。
【図１５】本実施の形態例の複合チップの製造方法を説明するための図である。
【図１６】本実施の形態例の複合チップの製造方法を説明するための図である。
【図１７】本発明に係る第２の実施の形態例の複合チップの構成を説明するための断面図である。
【図１８】第２の実施の形態例の複合チップ基体の他方面の構造を説明するための図である。
【図１９】本発明に係る第３の実施の形態例の複合チップの構成を説明するための断面図である。
【図２０】第３の実施の形態例の複合チップ基体の一方面における構造を説明するための図である。
【図２１】本発明に係る第４の実施の形態例の複合チップの構成を説明するための断面図である。
【図２２】第４の実施の形態例の複合チップ基体の一方面における構造を説明するための図である。
【図２３】第４の実施の形態例の複合チップ基体の他方面の構造を説明するための図である。
【符号の説明】
１、１０１　　アルミナ基体
２、１０２、３０２、４０２　　内部電極Ａ
３、１０３、３０３、４０３　　サーミスタ層
４、１０４、３０４、４０４　　内部電極Ｂ
５、１０５　　ビアホール
６、１０６、２０６、３０６、４０６　　内部電極Ｃ
７、１０７、２０７、３０７、４０７　　抵抗体層
８、１０８、２０８、３０８、４０８　　内部電極Ｄ
９、１０９、２０９、３０９、４０９　　保護コートＡ
１０、１１０、２１０、３１０、４１０　　保護コートＢ
１１、１１１、２１１、３１１、４１１　　端子電極Ａ
１２、１１２、２１２、３１２、４１２　　端子電極Ｂ
１３、１１３、２１３、３１３、４１３　　側面電極Ａ
１４、１１４、２１４、３１４、４１４　　側面電極Ｂ
１５　　表示材

Claims

絶縁材料で構成した基体の両面上にサーミスタと抵抗素子を形成してなるチップ型複合部品であって、
前記基体の一方面上の一方端部側に形成されたサーミスタ層と、
前記基体の他方面上の他方端部側に形成された抵抗体層と、
前記基体の一方端部端面から前記サーミスタ層の一方面に形成される第１の電極と、
前記基体の他方端部端面から前記抵抗体層の一方面に形成される第２の電極と、
前記サーミスタ層の他方面から前記基体中央部に形成された第３の電極と、
前記抵抗体層の他方面から前記基体中央部に形成された第４の電極と、
前記第３の電極と前記第４の電極とを互いに接続する前記基体を貫通して形成されたビアホールとを備え、
前記第１の電極からサーミスタ層、第３の電極、ビアホール、第４の電極、抵抗体層、第２の電極が直列に接続され、さらに前記第３の電極或いは前記第４の電極の少なくとも一方の電極は前記基体中央部から前記基体側面に延出する延出部を有することを特徴とするチップ型複合部品。
前記基体の一方面上に前記第１の電極を形成し、前記１の電極上から前記基体中央部上に前記サーミスタ層を形成し、前記サーミスタ層上から前記基体上に前記第３電極を形成し、
前記基体の他方面上に前記第４の電極を形成し、前記第４電極上から前記基体上に前記抵抗体層を形成し、前記抵抗体層上から前記基体の他方端部に前記第２の電極を形成してなることを特徴とする請求項１記載のチップ型複合部品。
前記基体の一方面上に前記第１の電極を形成し、前記１の電極上から前記基体中央部上に前記サーミスタ層を形成し、前記サーミスタ層上から前記基体上に前記第３電極を形成し、
前記基体の他方面上に前記第２の電極を形成し、前記第２電極上から前記基体上に前記抵抗体層を形成し、前記抵抗体層上から前記基体上に前記第４の電極を形成してなることを特徴とする請求項１記載のチップ型複合部品。
前記基体の一方面上に前記第３の電極を形成し、前記３の電極上から前記基体の一方端部上に前記サーミスタ層を形成し、前記サーミスタ層上から前記基体の一方端部に前記第１電極を形成し、
前記基体の他方面上に前記第４の電極を形成し、前記第４電極上から前記基体上に前記抵抗体層を形成し、前記抵抗体層上から前記基体の他方端部に前記第２の電極を形成してなることを特徴とする請求項１記載のチップ型複合部品。
前記基体の一方面上に前記第１の電極及び第３の電極を所定間隔で形成し、前記１の電極と前記第３の電極をまたいで前記基体一方面上に前記サーミスタ層を形成し、
前記基体の他方面上に前記第２の電極及び第４の電極を所定間隔で形成し、前記２の電極と前記第４の電極をまたいで前記基体一方面上に前記抵抗体層を形成してなることを特徴とする請求項１記載のチップ型複合部品。
その後、端部を除く基体の両表面にコート層を形成して保護コートとすると共に、前記第１の電極及び前記第２の電極にそれぞれ接続された外部接続電極を形成し、さらに前記第３の電極或いは前記第４の電極の延出部の前記基体側面に接続された側面電極端子を形成することを特徴とする請求項１乃至請求項５のいずれかに記載のチップ型複合部品。
前記基体表面のいずれかの面の前記保護コートに表示材を付加して前記サーミスタ層あるいは前記抵抗体層の形成面を識別可能とすることを特徴とする請求項１乃至請求項６のいずれかに記載のチップ型複合部品。
絶縁材料で構成した基体の両表面上にサーミスタと抵抗素子を形成してなるチップ型複合部品の製造方法であって、
前記基体の中央部を貫通するビアホールを形成するビアホール形成工程と、
前記基体の一方面上の一方端部から中央に延出する第１の電極を形成する第１電極形成工程と、
前記１の電極上から前記基体中央部上に前記サーミスタ層を形成するサーミスタ層形成工程と、
前記サーミスタ層上から前記基体上に形成され前記ビアホールにいたる第３の電極を形成する第３電極形成工程と、
前記基体の他方面上の中央部の前記ビアホールから他方端部方向に前記第４の電極を形成する第４電極形成工程と、
前記第４電極上から前記基体上に抵抗体層を形成する抵抗体層形成工程と、
前記抵抗体層上から前記基体の他方端部に前記第２の電極を形成する第２電極形成工程とを有し、
前記第３電極形成工程或いは前記第４電極形成工程の少なくとも一方の電極形成工程においては電極に前記基体中央部から前記基体側面に延出する延出部を形成することを特徴とするチップ型複合部品の製造方法。
絶縁材料で構成した基体の両表面上にサーミスタと抵抗素子を形成してなるチップ型複合部品の製造方法であって、
前記基体の中央部を貫通するビアホールを形成するビアホール形成工程と、
前記基体の一方面上の一方端部から中央に延出する第１の電極を形成する第１電極形成工程と、
前記１の電極上から前記基体中央部上に前記サーミスタ層を形成するサーミスタ層形成工程と、
前記サーミスタ層上から前記基体上に形成され前記ビアホールにいたる第３の電極を形成する第３電極形成工程と、
前記基体の他方面上の他方端部より中央に延出する第２の電極を形成する第２電極形成工程と、
前記第２の電極上から前記基体中央部上に抵抗体層を形成する抵抗体層形成工程と、
前記抵抗体層上面から前記基体上に形成され、前記ビアホールにいたる第４の電極を形成する第４電極形成工程を有し、
前記第３電極形成工程或いは前記第４電極形成工程の少なくとも一方の電極形成工程においては電極に前記基体中央部から前記基体側面に延出する延出部を形成することを特徴とするチップ型複合部品の製造方法。
絶縁材料で構成した基体の両表面上にサーミスタと抵抗素子を形成してなるチップ型複合部品の製造方法であって、
前記基体の中央部を貫通するビアホールを形成するビアホール形成工程と、
前記基体の一方面上の前記ビアホールから一方端部方向に第３の電極を形成する第３電極形成工程と、
前記３の電極上から前記基体の一方端部近傍上にサーミスタ層を形成するサーミスタ層形成工程と、
前記サーミスタ層上から前記基体の一方端部面に第１の電極を形成する第１電極形成工程と、
前記基体の他方面上の前記ビアホールから他方端部方向に第４の電極を形成する第４電極形成工程と、
前記４の電極上から前記基体の他方端部近傍上に抵抗体層を形成する抵抗体層形成工程と、
前記抵抗体層上から前記基体の他方端部面に第２の電極を形成する第２電極形成工程とを有し、
前記第３電極形成工程或いは前記第４電極形成工程の少なくとも一方の電極形成工程においては電極に前記基体中央部から前記基体側面に延出する延出部を形成することを特徴とするチップ型複合部品の製造方法。
絶縁材料で構成した基体の両表面上にサーミスタと抵抗素子を形成してなるチップ型複合部品の製造方法であって、
前記基体の中央部を貫通するビアホールを形成するビアホール形成工程と、
前記基体の一方面上の一方端部面から中央部に第１の電極を形成する第１電極形成工程と、
前記第１の電極の中央部と所定の間隔を有し前記ビアホールにいたる第３の電極を形成する第３電極形成工程と、
前記１の電極と前記第３の電極をまたいでサーミスタ層を形成するサーミスタ層形成工程と、
前記基体の他方面上の他方端部面から中央部に第２の電極を形成する第２電極形成工程と、
前記第２の電極の中央部と所定の間隔を有し前記ビアホールにいたる第４の電極を形成する第３電極形成工程と、
前記２の電極と前記第４の電極をまたいで抵抗体層を形成する抵抗体層形成工程とを有し、
前記第３電極形成工程或いは前記第４電極形成工程の少なくとも一方の電極形成工程においては電極に前記基体中央部から前記基体側面に延出する延出部を形成することを特徴とするチップ型複合部品の製造方法。
その後、端部を除く基体の両表面にコート層を形成して保護コートとする保護コート形成工程と、
前記第１の電極及び前記第２の電極にそれぞれ接続された外部接続電極を形成する外部電極形成工程と、
前記第３の電極或いは前記第４の電極の延出部の前記基体側面に接続された側面電極端子を形成する側面電極形成工程とを有することを特徴とする請求項８乃至請求項１１のいずれかに記載のチップ型複合部品の製造方法。
前記基体表面の少なくとも一方の面の前記保護コートに表示材を付加する表示材付加工程を有することを特徴とする請求項１２に記載のチップ型複合部品の製造方法。