JPS60137051A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60137051A JPS60137051A JP58246158A JP24615883A JPS60137051A JP S60137051 A JPS60137051 A JP S60137051A JP 58246158 A JP58246158 A JP 58246158A JP 24615883 A JP24615883 A JP 24615883A JP S60137051 A JPS60137051 A JP S60137051A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resistance
- wiring layer
- polysilicon
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えはＬＳＩ（大規模集積回路）の入力保
護抵抗として多結晶シリコン（ポリシリコン）による抵
抗配線を用いた半導体装置に関する。
護抵抗として多結晶シリコン（ポリシリコン）による抵
抗配線を用いた半導体装置に関する。
一般に、Ｌ′１（■等の半導体集積回路には、例えは第
１図に示すようにして入力保護抵抗Ｒが設けられている
。この入力保護抵抗Ｒは、半導体基板１１の表面に形成
したフィールド酸化膜１２上のビンディング・ぐラド部
１３と、集積回路素子の入力段１４との間に形成される
もので、この入力保護抵抗Ｒには、通浩、ポリシリコン
による抵抗配線１５が用いられている。このようｉ人力
保獲抵抗Ｒは、例えば、上記集積回路素子の静電破壊を
防止するためのもので、その抵抗値は１（ＫΩ）程度に
設定されている〔背景技術の問；／Ω点〕 しかしこのように抵抗値を１（ＫΩ）程度に設定した人
力保護抵抗Ｒでは、その抵抗値が比較的低いため、集積
回路素子の静電破壊を充分に防ぐことができない。この
ため、人力保護抵抗Ｒの抵抗値を２（ＫΩ）程度に設定
するために、ポリシリコンによる抵抗配線１５の抵抗率
ρ８を高くすることが考えられるが、この場合、半得体
集積回路の重速動作を妨けてしま９恐れがある。
１図に示すようにして入力保護抵抗Ｒが設けられている
。この入力保護抵抗Ｒは、半導体基板１１の表面に形成
したフィールド酸化膜１２上のビンディング・ぐラド部
１３と、集積回路素子の入力段１４との間に形成される
もので、この入力保護抵抗Ｒには、通浩、ポリシリコン
による抵抗配線１５が用いられている。このようｉ人力
保獲抵抗Ｒは、例えば、上記集積回路素子の静電破壊を
防止するためのもので、その抵抗値は１（ＫΩ）程度に
設定されている〔背景技術の問；／Ω点〕 しかしこのように抵抗値を１（ＫΩ）程度に設定した人
力保護抵抗Ｒでは、その抵抗値が比較的低いため、集積
回路素子の静電破壊を充分に防ぐことができない。この
ため、人力保護抵抗Ｒの抵抗値を２（ＫΩ）程度に設定
するために、ポリシリコンによる抵抗配線１５の抵抗率
ρ８を高くすることが考えられるが、この場合、半得体
集積回路の重速動作を妨けてしま９恐れがある。
したがって、ポリシリコンによる抵抗配線１５の抵抗率
ρＳを高く１−ることなく、人力保護抵抗Ｈの抵抗値を
例えば２（■（Ω）程度に設定するには、上記抵抗配線
１５の長さ乞例えば２倍の長さまで延長して形成しなけ
ればならない。この場合、半導体基板１１に対する入力
保ｉ；φ抵抗Ｒの占有面積が拡大されるようになり１半
導体回路素子の集積度低下を招いてしまう。
ρＳを高く１−ることなく、人力保護抵抗Ｈの抵抗値を
例えば２（■（Ω）程度に設定するには、上記抵抗配線
１５の長さ乞例えば２倍の長さまで延長して形成しなけ
ればならない。この場合、半導体基板１１に対する入力
保ｉ；φ抵抗Ｒの占有面積が拡大されるようになり１半
導体回路素子の集積度低下を招いてしまう。
この発明は上記のような問題点に鉛みなされたもので、
例えば人力保護抵抗の抵抗値を２倍に高くして設定する
ような場合でも、半導体基板に対する占有面積を拡大す
ることなく、集積回路素子の静電破壊を充分に防止する
ことが可能となる半導体装置を宍供することを目的とす
る。
例えば人力保護抵抗の抵抗値を２倍に高くして設定する
ような場合でも、半導体基板に対する占有面積を拡大す
ることなく、集積回路素子の静電破壊を充分に防止する
ことが可能となる半導体装置を宍供することを目的とす
る。
Ｔなわちこの発明に係る半導体装置は、半導体基板上に
形成するポリシリコンによる抵抗配線を２層構造にしそ
の占有面積が拡大しないようにしたものである。
形成するポリシリコンによる抵抗配線を２層構造にしそ
の占有面積が拡大しないようにしたものである。
以下ν１面によりこの発明の一実施例を続開する。
第２図はこの半、！Ｊｇ体装推ｔの入力保副抵抗部の構
成を抜き出して示すもので、半導付基板１ノの回路素子
な形成しない領域にはフィールド岐化膜１２が形成され
ている。このフィールド酸化ＩＩぐ１２の表面には抵抗
率ρ５−１５±５（Ω／口）のポリシリコンにより１層
目の抵抗配線層２１を形成し、その全体の抵抗値が１（
ＫΩ）程度となるような長さにパターニングする。この
一層Ｌ１の抵抗配線層２ノを含むフィールド酸化膜１２
０表面には、例えばＣＶＤ法（化学気４月成長法）によ
り記１の絶縁膜２２を形成し、この第１の側Ｘｆ、ｆ、
膜２２には、上記１層目の抵抗配線２１の一端＞４（〜
に対応してコンタクトホール２３を形成する。。
成を抜き出して示すもので、半導付基板１ノの回路素子
な形成しない領域にはフィールド岐化膜１２が形成され
ている。このフィールド酸化ＩＩぐ１２の表面には抵抗
率ρ５−１５±５（Ω／口）のポリシリコンにより１層
目の抵抗配線層２１を形成し、その全体の抵抗値が１（
ＫΩ）程度となるような長さにパターニングする。この
一層Ｌ１の抵抗配線層２ノを含むフィールド酸化膜１２
０表面には、例えばＣＶＤ法（化学気４月成長法）によ
り記１の絶縁膜２２を形成し、この第１の側Ｘｆ、ｆ、
膜２２には、上記１層目の抵抗配線２１の一端＞４（〜
に対応してコンタクトホール２３を形成する。。
次に、このコンタクトホール２３を含む第１の絶！、＜
ＩＩ桑２２の表面には、抵抗率ρ５−２５±５（Ω／
口）のポリ７リコンにより２層目の抵抗配線層２４を積
層形成し、その全体の抵抗肪が１（ＫΩ）稈腿となるよ
′）な長さに上、化１層目の抵抗配線層２ノの形成位１
４に対応してパターニング−ｆる１、この２層目の抵抗
配線層２４を含む上ｉ１弟１の絶（＋ｆ ｌ嘆２２の表
面には、さらに、第２の絶縁１−ｉ１Ｊ ２５を積層形
成し、この後、上記１１０目の抵抗配線層２１の他端部
に連通するコンタクトホール２６を形成［る。そして、
このコンタクトホール２６を含む第２の絶縁ｊＱ ２５
の表面には、上記１層目および２層目の抵抗配線層２１
および２４に用いたポリシリコンと同電位のアルミニウ
ム配置５ＪＩＪ’Ｑ２２７を形成しパターニングする。
ＩＩ桑２２の表面には、抵抗率ρ５−２５±５（Ω／
口）のポリ７リコンにより２層目の抵抗配線層２４を積
層形成し、その全体の抵抗肪が１（ＫΩ）稈腿となるよ
′）な長さに上、化１層目の抵抗配線層２ノの形成位１
４に対応してパターニング−ｆる１、この２層目の抵抗
配線層２４を含む上ｉ１弟１の絶（＋ｆ ｌ嘆２２の表
面には、さらに、第２の絶縁１−ｉ１Ｊ ２５を積層形
成し、この後、上記１１０目の抵抗配線層２１の他端部
に連通するコンタクトホール２６を形成［る。そして、
このコンタクトホール２６を含む第２の絶縁ｊＱ ２５
の表面には、上記１層目および２層目の抵抗配線層２１
および２４に用いたポリシリコンと同電位のアルミニウ
ム配置５ＪＩＪ’Ｑ２２７を形成しパターニングする。
このアルミニウム配線層２７は、上記それぞれの抵抗配
線層２１．２４に対する電荷の集中を避けるためのもの
であり、このアルミニウム配線層２７の表面には、さら
にＰＳＧ保忌膜（リド」−に酸ガラス亭）２８を形成１
−る。
線層２１．２４に対する電荷の集中を避けるためのもの
であり、このアルミニウム配線層２７の表面には、さら
にＰＳＧ保忌膜（リド」−に酸ガラス亭）２８を形成１
−る。
こ＼で、例えｔ」、第３図に示すように、１層目の１１
−（抗配Ｘ、−１Ｎｉ ２７の地対１゛１部、つまり、
この場き、上記アルミニウム配線層２７をｙｌ−’ンデ
イングパツド部１３に、また、２層目の抵抗配線層２４
の他端部を！ｉＬ 第７を回路弁子の人力段１４にそれ
ぞれ′畝（（的に接続して構成する。
−（抗配Ｘ、−１Ｎｉ ２７の地対１゛１部、つまり、
この場き、上記アルミニウム配線層２７をｙｌ−’ンデ
イングパツド部１３に、また、２層目の抵抗配線層２４
の他端部を！ｉＬ 第７を回路弁子の人力段１４にそれ
ぞれ′畝（（的に接続して構成する。
すなわ゛らこのよンに構成される半４７体装ｔ−直にお
いては、１Ｊヴｊ目の抵抗臼己ＩＹ−□Ｊ１凡へ・２１
と２１・Ａ目め抵抗配’１ｉＪＪｊ層２４とは、第１の
絶縁膜２２に形成したコンタクトホール２３を介して直
列接続されるようになる。つまり、この１］白目と２１
曽目の抵抗配線層２１と２４とで、集積回路Ｎｌａ子に
対する例えば２（■（Ω）の入力保護抵抗Ｒが形成され
るもので、これにより、入力保護抵抗Ｒには従来例の２
倍の抵抗値が得られるようになり、集積回路素子の静電
破壊の恐れは完全に解消されるようになる。
いては、１Ｊヴｊ目の抵抗臼己ＩＹ−□Ｊ１凡へ・２１
と２１・Ａ目め抵抗配’１ｉＪＪｊ層２４とは、第１の
絶縁膜２２に形成したコンタクトホール２３を介して直
列接続されるようになる。つまり、この１］白目と２１
曽目の抵抗配線層２１と２４とで、集積回路Ｎｌａ子に
対する例えば２（■（Ω）の入力保護抵抗Ｒが形成され
るもので、これにより、入力保護抵抗Ｒには従来例の２
倍の抵抗値が得られるようになり、集積回路素子の静電
破壊の恐れは完全に解消されるようになる。
また、１層目と２層目の抵抗配線層２１と２４とを、そ
れぞれ同位置に縦に積層形成し、所謂、縦形２層構造に
したことにより、従来例の２倍の長さの抵抗配線２１お
よび２４を形成しても、その占有面積は全く拡大される
ことがない。つまり、半導体基板１１に対する入力保護
抵抗Ｒの占有面積が広がることがないので、半導体回路
素子の集積度には、何ら影響を及ぼすことはない。
れぞれ同位置に縦に積層形成し、所謂、縦形２層構造に
したことにより、従来例の２倍の長さの抵抗配線２１お
よび２４を形成しても、その占有面積は全く拡大される
ことがない。つまり、半導体基板１１に対する入力保護
抵抗Ｒの占有面積が広がることがないので、半導体回路
素子の集積度には、何ら影響を及ぼすことはない。
したがって、集積回路素子が静電破壊することのない抵
抗値の人力保護抵抗Ｒを、その占有面積ン広けることな
くイ０ることができる。
抗値の人力保護抵抗Ｒを、その占有面積ン広けることな
くイ０ることができる。
以上のようにこの発明によれは、例えは入力保護抵抗の
抵抗値を２倍にして高く設定するよシな場合でも、半導
体基板に対する占有面積を拡大することなく、集積回路
素子の静電破壊を完全に防ぐことができるよりになる。
抵抗値を２倍にして高く設定するよシな場合でも、半導
体基板に対する占有面積を拡大することなく、集積回路
素子の静電破壊を完全に防ぐことができるよりになる。
これにより、冒集積化した信頼性の高い半導体装置を提
供することができる。
供することができる。
第１図囚および（Ｂｌはそれぞれ従来の半導体装置の人
力保護抵抗部を抜き出して示す平面構成図およびその回
路図、第２図はこの発明の一実施例に係る半導体装置の
入力保護抵抗部を抜き出して示す断面構成図、第３図（
４）および（Ｊ３）は上記第２凶における人力保護抵抗
部を示す平面？Ｘ？成図およびその回路図である。 １１・・・半導体基板、１２・・・フィールド酸化膜、
２ノ・・・１層目のポリシリコン抵抗配線層、２２・・
第１の絶縁膜、２３．２６・・・コ／ククトホール、２
４・・・２層目の４？リシリコ／抵抗配線層、２５・・
・第２の絶縁膜。
力保護抵抗部を抜き出して示す平面構成図およびその回
路図、第２図はこの発明の一実施例に係る半導体装置の
入力保護抵抗部を抜き出して示す断面構成図、第３図（
４）および（Ｊ３）は上記第２凶における人力保護抵抗
部を示す平面？Ｘ？成図およびその回路図である。 １１・・・半導体基板、１２・・・フィールド酸化膜、
２ノ・・・１層目のポリシリコン抵抗配線層、２２・・
第１の絶縁膜、２３．２６・・・コ／ククトホール、２
４・・・２層目の４？リシリコ／抵抗配線層、２５・・
・第２の絶縁膜。
Claims (2)
- （１）半導体基板の絶縁酸化膜の表面に形成されその他
端部が第１の入力端子に接続される１層目のポリシリコ
ン抵抗配線層と、この１層目のポリシリコン抵抗配線層
の一端部に直列に絶縁膜を介して積層形成されその他端
部が第２の入力端子に接続される２層目のポリシリコン
抵抗配線層とを具備し、上記１層目の抵抗配線層と２層
目の抵抗配線層とを２Ｎ構造にしたことを特徴と１−る
半導体装置。 - （２）上記第１および第２の入力端子はそれぞ−れ半導
体基板上のハナンデイングノ４ツド部および集積回路素
子の人力段であることを特徴とすＺ）４庁ＲＴ請求の範
囲第１項記載の半導体装置。 （Ｘ３） 上記第１および第２の入力端子はそれぞれ集
積回路素子の入力段および半導体基板上のゼンデイング
パンド部であることを特徴とする特許請求の範囲第１項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246158A JPS60137051A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246158A JPS60137051A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60137051A true JPS60137051A (ja) | 1985-07-20 |
Family
ID=17144357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58246158A Pending JPS60137051A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60137051A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113566A (ja) * | 1988-10-21 | 1990-04-25 | Nec Corp | 半導体集積回路 |
| JPH0377362A (ja) * | 1989-08-19 | 1991-04-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5095346A (en) * | 1990-06-05 | 1992-03-10 | Samsung Electronics Co., Ltd. | Stacked-capacitor for a dram cell |
-
1983
- 1983-12-26 JP JP58246158A patent/JPS60137051A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113566A (ja) * | 1988-10-21 | 1990-04-25 | Nec Corp | 半導体集積回路 |
| JPH0377362A (ja) * | 1989-08-19 | 1991-04-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5095346A (en) * | 1990-06-05 | 1992-03-10 | Samsung Electronics Co., Ltd. | Stacked-capacitor for a dram cell |
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