JPS59188153A - 多層配線を有する電子回路装置の製造方法 - Google Patents

多層配線を有する電子回路装置の製造方法

Info

Publication number
JPS59188153A
JPS59188153A JP58060765A JP6076583A JPS59188153A JP S59188153 A JPS59188153 A JP S59188153A JP 58060765 A JP58060765 A JP 58060765A JP 6076583 A JP6076583 A JP 6076583A JP S59188153 A JPS59188153 A JP S59188153A
Authority
JP
Japan
Prior art keywords
wiring
insulating film
layer
bonding
circuit device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58060765A
Other languages
English (en)
Other versions
JPH0462176B2 (ja
Inventor
Toru Inaba
稲葉 透
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP58060765A priority Critical patent/JPS59188153A/ja
Publication of JPS59188153A publication Critical patent/JPS59188153A/ja
Publication of JPH0462176B2 publication Critical patent/JPH0462176B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125Reinforcing structures
    • H01L2224/02126Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • H01L2224/05558Shape in side view conformal layer on a patterned surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4807Shape of bonding interfaces, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4845Details of ball bonds
    • H01L2224/48451Shape
    • H01L2224/48453Shape of the interface with the bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は多層配線を有する電子回路装備、特に半嗜体装
陥におけるポンディングパッド部に接するi!it″線
楊糸に関する。
〔技術背景〕
IC,LSI等の高隼槓形半導体装置においては、第1
図に示すように半涛体基板1上に形成し7?−A/ (
アルミニウム)等の配線2の端子部には外部引き出し用
のボンティングパッド部3が広く形成されている。この
配線端子部は第1図のA−A切断面である第2図に示す
ように多層に形成され大配線の一部として配線層間又は
最上配線保砕用として絶縁膜4.5が形成さね、この絶
縁膜には表面平坦化に有効な有機性絶縁膜、例えばポリ
イミド系樹脂が使わわている。
ところでボンティングパッド部3に外部引き出し用のワ
イヤ6をボンディングする場合、熱圧〃l法又は超音波
電気振動法等によるホンディングを136独に又は併用
し、て行う。このうち熱圧系法(ネイルへ4.ドボンデ
ィング法とも呼ばわる)Kよるワイヤボンティングでは
第3図に示アように球状化しにワイヤ(金線)6の先端
部7をボンダによりバンドの表面上に垂直に押j〜付げ
、こづ−り伺は又は超音波振動により加熱してボンティ
ング(接細)するものであるが、ボンティング位置がパ
、。
ド3からずわた場合に汗軟な有機樹脂膜5がつふわるよ
うに変形し、その直下の細いA!i!i1′線2が損傷
し切断されることがある。
〔発明の目的〕
本発明の目的は多層配線ケ有する重子回路装置にふ・け
るボンティングのパ1.ド近傍の配線の損傷を防止し、
製品の信頼性全面上することにある。
〔発明の櫃要〕
本願にふ′・いて開示される発明のうち代表的なものの
欄要を節坪に説明−f′わけ、基体上に多層配線を有し
、配線端子部に外部引き出し用ポンディングパッドが形
成され反半導体集積回路装置であって、上記ポンディン
グパッド部周囲の絶縁膜直下の配線σ)幅が核配線の他
の部位の幅よりも広く形広さ、+1ていることによ部位
(bがずハにワイヤボンディングによる絶縁膜直下の配
線の損傷を防止[5、前記目的を違反するものである。
〔実施例〕
第4図は本発明による多層配線を有する半導体隼稍回路
装置におけるボンデイングア9.ド部の一実施例を示す
平面図である。第5図は第4図におけるB−B切断断面
図であって、この場合2層配線の例を示している。
同図において、1は半導体基体で例えばSl(シリコン
゛)基板の土にエピタキシャル成長させfcS1結晶層
であって図示されない表面部分に異なる導N型の不純物
を拡散することによりトランジスタ等の半導体素子が形
成されている。sH表面絶縁膜でたとえはSlの酸化物
(sto2’)又はPSG(リンシリケートガラス)等
よりなる。2は第1層のAt配線で、例えば厚さ1〜2
μm程度で図示さねない他端は基体の素子領域に低抵払
接続している。3はポンディングパッド部で第2層のA
/配線の一部として形成さh穴もので厚さは1.5〜4
 l(nl程度である。4は層間絶縁膜で、第1層のA
t配線2と第2層のAt配線3との間に形成された例え
はポリイミド系樹脂膜全2〜4μm厚に形成しπもので
ある。5は表面保護用絶縁膜で例えはポリイミド樹脂膜
、全2〜411mの厚さに形成しfcものである。この
表面保護用絶縁膜5は第2層Al耐、線(パ1.ト)3
の周囲を−d−約1約101稈 イヤボンディングがなさねるノくラド領域となる。
本発明においては層間絶縁膜及び表面保護用絶縁膜で覆
わね反第1層At配線のノ<、ソドと隣接する部分9の
幅d2をこのAI配線の仙の部分の幅d1よりも2〜3
倍柳凹広く形成しである.−、例えua, =:5 /
/I11と−3− fl、はa2=1 0 〜]. 5
 t1m程度とする。そしてこの第1 J@Aノ配線配
線金形成する部の5)は鎖2層の絶縁膜5のスルーホー
ルTH2よりも少なくとも外側の位置まではみ出るよう
に形成される。
このような半?jla集槓回路装置i:4′のポンディ
ングパッド部の構造を得るためには第4図,第5図を各
間し穴とえは下記の工程をもつプロセスによって行う。
(1)半導体基体1衣面に公知の逗.択拡散杉術により
回路を構成する半導体素子を形成する。
(2)表面の絶縁膜に対しコンタクト4−トエッチを行
い、A1.蒸着、パターニングを行って第1層のAt配
線2を形成する。
(3)  ポリイミド系樹脂を回転塗布しベークして第
1層の層間絶縁膜4を形広し、ホトエ1,チ技術により
層間絶縁膜に対しスルーホールTH1(fcとえは50
〜70μm角)をあける。
(4)  A7蒸着パターニングを行って第2層のA7
配線を形成し、その一部としてボンディングバッド3全
形5yするっ (5)  ポリイミド系樹脂を回転塗布し、ベータして
第2層の絶縁膜(表面保護膜)5を形成し、ホトエッチ
によりスルーホールTH,(70〜100μm角)をあ
けることによりボンディングバット部を完成する。
このようなポンディングパッドに対して13’llえは
直径25〜50/1mの全ワイヤを熱圧着ボンディング
する場合にワイヤ径の3〜4倍のワイヤボール(第5図
に点線7で示す)全形成してパッド」二面にボンティン
グされる。
〔効呆〕
以上実施ψ11で述べた本発明によflは下記の効果が
得られる。
(])ボンディングパ、ド周囲の絶縁膜直下の配線の幅
を大きく補弾することにより、パッド位置からすわkと
ころで熱圧着によるワイヤボンディングがなされり場合
でもその直下にある配線が切断されることが少なくなる
(2)第1層A ti’iF’線の上の絶縁Ilφに有
機性の絶縁膜、例えはポリイミド系樹脂全使用できるこ
とにより、表面の平坦化ができ第2層A を配線を形成
する上で有効であるっ (3)  ポンディングパッドに近い位置で配線が横切
る?縁膜の段差(第7図13を参照)があった場合にも
、上記(1)、(2)で述べ反効果が一層有効になる。
匂十の説明では主として本発明者によってなされ大発明
を実施例にもとづき具体的に詣明し女が、本発明は上記
実施例に限定さね女ものではなく、その要旨ゲ挽脱し々
い範囲で種々変更可能であることld′(Aう寸でもな
い。たとえは第6図、第7図に示すように多層1線とし
て3層配線を形成する場合に、第3層A4配線3と第2
層1/酎線10との間に第1の層m1絶縁膜(女と乏ば
PSG膜)4が形成され、第2層1/酎線10とボンデ
ィングパ1.ドとなる第3層A4配線3との間に第2の
層間絶縁膜(たとえばポリイミド系樹脂)11が形成さ
れ、そのうえに最終の保護絶縁(ポリイミド系樹脂)5
が形成されるが、ポンディングパッド部から引き出され
る部分の第1層のA7配線9及び第2層のkl配線10
を第6図に示すように幅広く形成することになる。
〔利用分野〕
本発明は少なくともポリイミド系樹脂等の有機性絶縁膜
を用いた多層配線構造のIO,LSIなどの半導体装置
の全てに適用でき、これ以外には多層配線構造の実装用
配線基板などの信子回路装置にも応用できるものである
【図面の簡単な説明】
第1図は多層配線を有する半導体装置のポンディングパ
ッド部の構造を示す平面図、 第2ヅ1は第1図におけるA−A切断断面図である。 第3図は第2図に示し反半導体装備においてワイヤボン
ティング位置かずわ女湯合の形態を示す拡大断面図であ
る。 第4区1は本発明による半導体装置の一実施例を示す平
面図、 第5図は第4図におけるB−B切断断面図である。 第6図は本発明による半導体装置の他の一つの・ ゛ 
実施例を示す平面図、 m−第7図は第6図におけるC−C切断断面図である。 1・−・21′:連休基板、2・・・第1NAt配線、
3・・・ポンディングパッド、4・・・第1の層間絶縁
膜、5・・・第2の層間絶縁膜(表面保腹膜)、6・・
・ワイヤ、7・・・ワイヤ先端部(球体)、8・・表面
絶縁膜、9・・・At配線を広く形成する部分、10・
・・第2層A4配線、11・・・第2層A4配線の上に
形成する層間絶縁膜、12・・・第2層A4配線の広く
する部分、13・・・段差。 第  1  図 第  3  図 第  5 図

Claims (1)

  1. 【特許請求の範囲】 1、基体上に多層配線を有し、配線端子部には外部引き
    出し用ボンディングパ、、ドが形成された電子回路装置
    であって、上記ポンディングパッド部周囲の絶縁膜直下
    の配線の幅が該配線の他の部分の帽よりも広く形成され
    ていることを特徴とする多層配線を有する鴇子回路装僅
    。 2、上記ポンディングパッド部は熱圧着ワイヤポンディ
    ングのfcめのバッドである特許請求の範囲第1項に記
    載の多層配線を有する市、子回路装置。 3 上記絶縁膜の少なくとも一部には有機性絶縁膜が使
    わノ1ている特許請求の範囲第1項又は第2mに記載の
    多層配線を有する電子回路装置。
JP58060765A 1983-04-08 1983-04-08 多層配線を有する電子回路装置の製造方法 Granted JPS59188153A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58060765A JPS59188153A (ja) 1983-04-08 1983-04-08 多層配線を有する電子回路装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58060765A JPS59188153A (ja) 1983-04-08 1983-04-08 多層配線を有する電子回路装置の製造方法

Publications (2)

Publication Number Publication Date
JPS59188153A true JPS59188153A (ja) 1984-10-25
JPH0462176B2 JPH0462176B2 (ja) 1992-10-05

Family

ID=13151694

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58060765A Granted JPS59188153A (ja) 1983-04-08 1983-04-08 多層配線を有する電子回路装置の製造方法

Country Status (1)

Country Link
JP (1) JPS59188153A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5235212A (en) * 1988-03-18 1993-08-10 Kabushiki Kaisha Toshiba Semiconductor device having a mechanical buffer
US7183189B2 (en) 1996-12-04 2007-02-27 Seiko Epson Corporation Semiconductor device, circuit board, and electronic instrument
US7470979B2 (en) 1996-12-04 2008-12-30 Seiko Epson Corporation Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument
CN102810523A (zh) * 2011-05-31 2012-12-05 三菱电机株式会社 半导体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5227389A (en) * 1975-08-27 1977-03-01 Hitachi Ltd Semiconductor device containing multi-layer wiring

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5227389A (en) * 1975-08-27 1977-03-01 Hitachi Ltd Semiconductor device containing multi-layer wiring

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5235212A (en) * 1988-03-18 1993-08-10 Kabushiki Kaisha Toshiba Semiconductor device having a mechanical buffer
US7183189B2 (en) 1996-12-04 2007-02-27 Seiko Epson Corporation Semiconductor device, circuit board, and electronic instrument
US7470979B2 (en) 1996-12-04 2008-12-30 Seiko Epson Corporation Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument
US7511362B2 (en) 1996-12-04 2009-03-31 Seiko Epson Corporation Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument
US7521796B2 (en) 1996-12-04 2009-04-21 Seiko Epson Corporation Method of making the semiconductor device, circuit board, and electronic instrument
US7842598B2 (en) 1996-12-04 2010-11-30 Seiko Epson Corporation Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument
US7888260B2 (en) 1996-12-04 2011-02-15 Seiko Epson Corporation Method of making electronic device
US8115284B2 (en) 1996-12-04 2012-02-14 Seiko Epson Corporation Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board and electronic instrument
US8384213B2 (en) 1996-12-04 2013-02-26 Seiko Epson Corporation Semiconductor device, circuit board, and electronic instrument
CN102810523A (zh) * 2011-05-31 2012-12-05 三菱电机株式会社 半导体装置

Also Published As

Publication number Publication date
JPH0462176B2 (ja) 1992-10-05

Similar Documents

Publication Publication Date Title
US5061985A (en) Semiconductor integrated circuit device and process for producing the same
GB2184600A (en) Bonding pad interconnection structure
TWI405300B (zh) 半導體裝置及其製造方法
JPS6248892B2 (ja)
JPH07201855A (ja) 半導体装置
JPS59188153A (ja) 多層配線を有する電子回路装置の製造方法
JP2738145B2 (ja) 半導体装置
JPH05121727A (ja) 半導体装置及びその製造方法
JP2000357708A (ja) ボンディングパッド構造とその製法
CN101127336B (zh) 半导体装置及其制造方法、电路基板和电子设备
JPS61170056A (ja) 半導体装置の電極材料
JPS63308924A (ja) 半導体装置
JPH03209823A (ja) 樹脂封止型半導体装置
JPS5929430A (ja) 半導体装置
JPH0661288A (ja) 半導体集積回路の配線方法
JPH0233949A (ja) 半導体ヒューズ素子
JPS6367751A (ja) 半導体装置
JPS58192350A (ja) 半導体装置
JP2806538B2 (ja) 集積回路装置
JPH0794548A (ja) 半導体装置及びその製造方法
JPS6043845A (ja) 多層配線部材の製造方法
JPH01179434A (ja) 半導体集積回路装置
JPH03280441A (ja) 半導体装置
JPH03136331A (ja) 半導体装置
JPS61272957A (ja) 半導体装置