JP2000357708A - ボンディングパッド構造とその製法 - Google Patents

ボンディングパッド構造とその製法

Info

Publication number
JP2000357708A
JP2000357708A JP11167445A JP16744599A JP2000357708A JP 2000357708 A JP2000357708 A JP 2000357708A JP 11167445 A JP11167445 A JP 11167445A JP 16744599 A JP16744599 A JP 16744599A JP 2000357708 A JP2000357708 A JP 2000357708A
Authority
JP
Japan
Prior art keywords
electrode layer
insulating film
pad electrode
bonding
connection holes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11167445A
Other languages
English (en)
Other versions
JP3603673B2 (ja
Inventor
Toshio Ohashi
敏雄 大橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yamaha Corp
Original Assignee
Yamaha Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yamaha Corp filed Critical Yamaha Corp
Priority to JP16744599A priority Critical patent/JP3603673B2/ja
Publication of JP2000357708A publication Critical patent/JP2000357708A/ja
Application granted granted Critical
Publication of JP3603673B2 publication Critical patent/JP3603673B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 ボンディングパッド構造において、電気的測
定時のプローブダメージの軽減とボンディング強度の向
上とを図る。 【解決手段】 フィールド絶縁膜１２の上に層間絶縁膜
１４を形成した後、接続孔形成工程を流用して絶縁膜１
４に溝１４ａ〜１４ｄを互いに離間して形成する。配線
形成工程を流用して絶縁膜１４の上に溝１４ａ〜１４ｄ
を覆って上面が凹凸状をなすようにパッド電極層１６を
形成する。電極層１６を覆って絶縁性の保護膜１８を形
成した後、電極層１６の被ボンディング部を露呈する接
続孔１８ａを保護膜１８に形成する。多層配線構造の場
合、電極層１６を最上層のパッド電極層とし、溝１４ａ
〜１４ｄを介して絶縁膜１４の下のパッド電極層と接続
する。溝１４ａ〜１４ｄの代りに、円形等の孔を多数設
けてもよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、集積回路装置等
に用いるに好適なボンディングパッド構造とその製法に
関し、特に絶縁膜のボンディング下地となる領域に複数
の凹部を設けると共にこれらの凹部を覆って上面が凹凸
状をなすようにパッド電極層を形成したことにより電気
的測定時のプローブダメージの軽減とボンディング強度
の向上とを図ったものである。
【０００２】
【従来の技術】従来、ＭＯＳ型ＩＣ等のボンディングパ
ッド構造としては、図１３，１４に示すものが知られて
いる。図１４は、図１３のＸ−Ｘ’線に沿う断面を示
す。
【０００３】シリコン等の半導体基板１の表面には、シ
リコンオキサイド等のフィールド絶縁膜２が形成され、
絶縁膜２の上には、ポリシリコン等のゲート電極層（図
示せず）を覆って層間絶縁膜３が形成される。
【０００４】絶縁膜３においてボンディング下地となる
領域には、１層目の金属配線形成工程を流用してＡｌ系
金属（Ａｌ又はＡｌ合金）からなるパッド電極層４が形
成される。絶縁膜３の上には、電極層４を覆ってシリコ
ンナイトライド等の絶縁性保護膜５が形成され、保護膜
５には、電極層４の被ボンディング部を露呈する接続孔
５ａが形成される。
【０００５】図１５は、従来の３層形式のボンディング
パッド構造を示すもので、図１４と同様の部分には同様
の符号を付して詳細な説明を省略する。図１３の（ ）
内には、図１５中の対応する構成要素の符号を示してあ
る。
【０００６】絶縁膜３の上には、パッド電極層４を覆っ
て層間絶縁膜６Ａが形成され、絶縁膜６Ａには、電極層
４の中央部を露呈する接続孔６ａが形成される。絶縁膜
６Ａの上には、２層目の金属配線形成工程を流用してＡ
ｌ系金属からなるパッド電極層７が接続孔６ａ内で電極
層４に接触するように形成される。
【０００７】絶縁膜６Ａの上には、電極層７を覆って層
間絶縁膜６Ｂが形成され、絶縁膜６Ｂには、電極層７の
中央部を露呈する接続孔６ｂが形成される。絶縁膜６Ｂ
の上には、３層目の金属配線形成工程を流用してＡｌ系
金属からなるパッド電極層８が接続孔６ｂ内で電極層７
に接触するように形成される。絶縁膜６Ｂの上には、電
極層８を覆ってシリコンナイトライド等の絶縁性保護膜
９が形成され、保護膜９には、電極層８の被ボンディン
グ部を露呈する接続孔９ａが形成される。
【０００８】図１４又は図１５に示したボンディングパ
ッド構造において、方形状の接続孔５ａ又は９ａの一辺
の長さＬ（図１３）は、８０μｍ程度である。
【０００９】
【発明が解決しようとする課題】図１４に示したボンデ
ィングパッド構造によると、ウエーハ状態でパッド電極
層４にプローブＰＢを当てて電気的測定を行なう際にプ
ローブＰＢで電極層４の表面をスクラッチすることによ
って電極層４の表面にスクラッチ溝４ａが生ずることが
あった。また、図１５のボンディングパッド構造におい
ても、ウエーハ状態での電気的測定に際してプローブＰ
Ｂによりパッド電極層８にスクラッチ溝８ａが生ずるこ
とがあった。このようにパッド電極層にスクラッチ溝が
形成されると、パッド電極層は、スクラッチ溝の下で厚
さがほぼ半減する。なお、プローブＰＢの先端部の直径
Ｒ（図１４）は、２０〜５０μｍ程度である。
【００１０】スクラッチ溝４ａ（又は８ａ）を有するパ
ッド電極層４（又は８）に対して、図１３，１５に示す
ようにＡｕ（金）線等のワイヤをボンディングすると、
スクラッチ溝４ａ（又は８ａ）で電極層４（又は８）の
厚さが不足するため、ボンド部ＢＤの接着強度（ボンデ
ィング強度）が低下することが判明した。
【００１１】図１５の構成では、電極層８の下に電極層
７，４が存在するので、厚さ不足の問題が生じないと考
えられやすい。しかし、最近の配線構造では、各レベル
の配線層の表面にＴｉＮ等の反射防止膜を形成するの
で、例えば電極層７の表面に反射防止膜が存在すること
になる。一般に、反射防止膜はボンディング性能が良好
でないので、電極層８に対するワイヤボンディングは、
電極層４に対するワイヤボンディングと同様に実質的に
１層に対するワイヤボンディングとなり、スクラッチ溝
８ａによる厚さ不足の問題を免れない。
【００１２】この発明の目的は、電気的測定時のプロー
ブダメージを軽減すると共にボンディング強度を向上さ
せることができる新規なボンディングパッド構造を提供
することにある。
【００１３】
【課題を解決するための手段】この発明に係る第１のボ
ンディングパッド構造は、基板と、この基板を覆って形
成され、ボンディング下地となる領域に複数の凹部を有
する絶縁膜と、この絶縁膜の上に前記複数の凹部を覆っ
て上面が凹凸状をなすように形成されたパッド電極層と
を備えたものである。
【００１４】このようなボンディングパッド構造によれ
ば、パッド電極層にプローブを当てて電気的測定を行な
う際に、プローブにかかる接触圧は、すべてパッド電極
層で受けるのではなく、凹部の底面等にも分散させられ
るので、スクラッチ溝は生じても浅いものとなり、プロ
ーブダメージが軽減される。また、スクラッチ溝が生じ
ても、凹部内のパッド電極材が導電路を提供するので、
配線抵抗の増大を回避することができる。さらに、パッ
ド電極層にワイヤ又は半田バンプ等をボンディングする
際には、パッド電極層の表面にスクラッチ溝が生じてい
ても、凹部内にパッド電極材が確保されているため、パ
ッド電極層の厚さが不足することがなく、しかもスクラ
ッチ溝以外の部分ではパッド電極層の上面が凹凸状をな
しているため、ワイヤ又は半田バンプ等のボンド部に対
して十分な接着面積が与えられる。従って、ボンディン
グ強度の向上が可能となる。
【００１５】この発明に係る第２のボンディングパッド
構造は、基板と、この基板を覆う絶縁膜と、この絶縁膜
においてボンディング下地となる領域に、第1のパッド
電極層に重ねて第１の層間絶縁膜を形成し、該第１の層
間絶縁膜に重ねて第２のパッド電極層を形成しというよ
うにして交互に重ねて形成された第１〜第ｎの（ｎは２
以上の整数）のパッド電極層及び第（ｎ−１）までの層
間絶縁膜とを備え、前記第（ｎ−１）までの層間絶縁膜
のいずれにも接続孔を設けてその上下のパッド電極層を
該接続孔を介して相互接続したものであって、前記第
（ｎ−１）の層間絶縁膜には前記接続孔として複数の接
続孔を設け、前記第ｎのパッド電極層を前記複数の接続
孔を覆って上面が凹凸状をなすように形成したことを特
徴とするものである。
【００１６】このようなボンディングパッド構造によれ
ば、前述したと同様にして電気的測定時のプローブダメ
ージが軽減される。また、ワイヤ又は半田バンプ等のボ
ンディング時には、最上層（第ｎ）のパッド電極層の表
面にスクラッチ溝が生じ且つ最上層のパッド電極層の直
下のパッド電極層の表面にＴｉＮ等の反射防止膜が存在
する場合であっても、接続孔内にパッド電極材が確保さ
れているため、パッド電極層の厚さが不足することがな
く、しかもスクラッチ溝以外の部分ではパッド電極層の
上面が凹凸状をなしているため、ワイヤ又は半田バンプ
等のボンド部に対して十分な接着面積が与えられる。従
って、ボンディング強度の向上が可能となる。
【００１７】上記した第１又は第２のボンディングパッ
ド構造を製造する際に、複数の凹部又は複数の接続孔
は、選択エッチング処理により形成することができる。
選択エッチング処理では、レジスト層をマスクとする異
方性エッチングにより凹部又は接続孔を形成した後レジ
スト層を除去した状態で等方性エッチングを行なうこと
により凹部又は接続孔に基づく凹凸段差をなだらかに
し、この後凹部又は接続孔を覆って上面が凹凸状をなす
ようにパッド電極層を形成するとよい。このようにする
と、パッド電極層の上面を凹凸状にするのが容易とな
り、凹部又は接続孔の開口サイズを小さくしてより多く
の凹部又は接続孔を形成することができる。従って、プ
ローブダメージ軽減効果及びボンディング強度改善効果
を一層向上させることができる。
【００１８】
【発明の実施の形態】図１は、この発明の第１の実施形
態に係る１層形式のボンディングパッド構造を示すもの
で、図２には、図１の構造の断面を示す。図１，２に示
すボンディングパッド構造は、ＭＯＳ型ＩＣ等で用いる
ことができる。
【００１９】シリコン等の半導体基板１０の表面には、
シリコンオキサイド等のフィールド絶縁膜１２が形成さ
れ、絶縁膜１２の上には、ポリシリコンなどのゲート電
極層（図示せず）を覆ってＢＰＳＧ（ボロン・リン・ケ
イ酸ガラス）等の層間絶縁膜１４が形成される。
【００２０】絶縁膜１４においてボンディング下地とな
る領域には、一例として４本の溝１４ａ〜１４ｄが互い
に平行に離間して形成される。絶縁膜１４の上には、Ａ
ｌ系金属からなるパッド電極層１６が溝１４ａ〜１４ｄ
を覆って上面が凹凸状をなすように形成される。１４ａ
等の溝（凹部）は、縦横に交差するように形成してもよ
い。
【００２１】絶縁膜１４の上には、シリコンナイトライ
ド等の絶縁性保護膜１８が電極層１６を覆って形成さ
れ、保護膜１８には、電極層１６の被ボンディング部を
露呈する接続孔１８ａが形成される。方形状の接続孔１
８ａの一辺の長さは、８０μｍ程度にすることができ
る。接続孔１８ａの形状は、円形等であってもよい。
【００２２】一例として、図２に示すように電極層１６
の厚さをＡとすると、１４ａ等の溝の深さＢをＡ〜２Ａ
とし、１４ａ等の溝の幅Ｃを２Ａとし、１４ｂ，１４ｃ
等の溝の間隔Ｄを４Ａとすることができる。通常、Ａ
は、０．５〜１．０μｍ程度である。１４ａ等の溝の幅
Ｃは、２Ａ〜５Ａの範囲内で適宜選定することができ
る。一具体例としては、Ａ＝１μｍ、Ｂ＝０．６〜０．
８μｍ、Ｃ＝１μｍ、Ｄ＝２μｍとすることができる。
【００２３】図１，２のボンディングパッド構造によれ
ば、パッド電極層１６に図１４のＰＢのようなプローブ
を当てて電気的測定を行なう際に、プローブにかかる接
触圧は、すべて電極層１６で受けるのではなく、１４ａ
等の溝の底面等にも分散させられる。従って、スクラッ
チ溝は生じても比較的浅いものとなり、プローブダメー
ジが軽減される。また、スクラッチ溝が生じても、１４
ａ等の溝内のパッド電極材が導電路を提供するので、配
線抵抗の増大を回避することができる。
【００２４】その上、パッド電極層１６にＡｕ線等のワ
イヤをボンディングする際には、電極層１６の表面にス
クラッチ溝が生じていても１４ａ等の溝内にＡｌ系金属
が確保されているため、電極層１６の厚さが不足するこ
となく、しかもスクラッチ溝以外の部分では電極層１６
の上面が凹凸状をなしているため、ワイヤのボンド部に
対して十分な接着面積が与えられる。従って、ボンディ
ング強度を向上させることができる。
【００２５】次に、図３〜６を参照して図１，２のボン
ディングパッド構造の製法を説明する。
【００２６】図３の工程では、半導体基板１０の表面を
覆うフィールド絶縁膜１２の上に、ＣＶＤ（ケミカル・
ベーパー・デポジション）法等によりＢＰＳＧからなる
層間絶縁膜１４を形成する。そして、周知のホトリソグ
ラフィ処理により絶縁膜１４の上に互いに離間した平行
溝２０ａ〜２０ｄを有するレジスト層２０を形成する。
このときのホトリソグラフィ処理は、図示しないＩＣ領
域において接続孔を形成する際のホトリソグラフィ処理
を流用することができる。
【００２７】図４の工程では、レジスト層２０をマスク
とするドライエッチング処理により平行溝２０ａ〜２０
ｄに対応した溝１４ａ〜１４ｄを絶縁膜１４に形成す
る。このときのドライエッチング処理は、図示しないＩ
Ｃ領域において接続孔を形成するためのドライエッチン
グ処理を流用することができる。なお、溝１４ａ〜１４
ｄの底部には、破線１４Ｓで示すように絶縁膜１４を薄
く残存させるようにしてもよい。
【００２８】図５の工程では、スパッタ法等により絶縁
膜１４の上に溝１４ａ〜１４ｄを覆ってＡｌ系金属層１
６Ａを被着する。このとき、上面が凹凸状をなすように
Ａｌ系金属層１６Ａを形成する。このときのＡｌ系金属
被着処理は、図示しないＩＣ領域において１層目の金属
配線を形成する際のＡｌ系金属被着処理を流用すること
ができる。
【００２９】図６の工程では、ホトリソグラフィ及び選
択的ドライエッチング処理によりＡｌ系金属層１６Ａを
所定のパッド電極パターンに従ってパターニングしてパ
ッド電極層１６を形成する。このときのパターニング処
理は、図示しないＩＣ領域において１層目の金属配線を
形成するためのパターニング処理を流用することができ
る。
【００３０】図７は、この発明の第２の実施形態に係る
１層形式のボンディングパッド構造を示すもので、図２
と同様の部分には同様の符号を付して詳細な説明を省略
する。
【００３１】図７のボンディングパッド構造の特徴は、
絶縁膜１４に６本の溝１４ａ〜１４ｆを設けると共にこ
れらの溝に基づく凹凸段差をなだらかにし、溝１４ａ〜
１４ｆを覆って上面が凹凸状をなすようにパッド電極層
１６を形成したことである。
【００３２】図８〜１０は、図７のものと同様のボンデ
ィングパッド構造の製法を示すもので、図３〜６と同様
の部分には同様の符号を付してある。
【００３３】図８の工程では、前述した図３の工程に続
いてレジスト層２０をマスクとする異方性ドライエッチ
ング処理により絶縁膜１４に溝１４ａ〜１４ｄを形成す
る。この場合、溝１４ａ〜１４ｄの底部に絶縁膜１４を
薄く残す。
【００３４】図９の工程では、レジスト層２０を除去し
た後等方性ドライエッチング処理を基板上面に施す。こ
の結果、溝１４ａ〜１４ｄに基づく凹凸段差がなだらか
になる。
【００３５】図１０の工程では、図５，６について前述
したと同様にして絶縁膜１４の上にＡｌ系金属からなる
パッド電極層１６を溝１４ａ〜１４ｄを覆って上面が凹
凸状をなすように形成する。なお、隣り合う溝の中心間
の距離（ピッチ）Ｅは、図２に示した厚さＡを用いる
と、６Ａとすることができる。
【００３６】図８〜１０の製法によれば、溝１４ａ〜１
４ｄに基づく凹凸段差をなだらかにしてからパッド電極
層１６を形成するので、電極層１６の上面を凹凸状にす
るのが容易となる。このため、図７に示すように溝の開
口サイズを小さくしてより多くの溝１４ａ〜１４ｆを形
成することができ、プローブダメージ軽減効果及びボン
ディング強度改善効果を一層向上させることができる。
なお、図７の構造において、ピッチＦは、図２に示した
厚さＡを用いると、４Ａとすることができる。
【００３７】図１１は、この発明の第３の実施形態に係
る１層形式のボンディングパッド構造を示すもので、図
１と同様の部分には同様の符号を付して詳細な説明を省
略する。
【００３８】図１１のボンディングパッド構造の特徴
は、溝１４ａ〜１４ｄの代りに円形の孔Ｍ１１〜
Ｍ１４，Ｍ２１〜Ｍ２４，Ｍ３１〜Ｍ３４，Ｍ４１〜Ｍ
４４，Ｍ５１〜Ｍ５４をマトリクス状に絶縁膜１４に形
成し、これらの孔を覆って上面が凹凸状をなすようにパ
ッド電極層１６を形成したことである。Ｍ１１等の孔
（凹部）の形状は、円形に限らず、方形等であってもよ
い。図１１の構造によれば、図１のものと同様にプロー
ブダメージ軽減効果及びボンディング強度改善効果が得
られる。
【００３９】図１２は、この発明の第４の実施形態に係
る３層形式のボンディングパッド構造を示すもので、図
１と同様の部分には同様の符号を付して詳細な説明を省
略する。
【００４０】絶縁膜１４の上には、１層目の金属配線形
成工程を流用してＡｌ系金属からなるパッド電極層３０
が形成される。また、絶縁膜１４の上には、電極層３０
を覆って層間絶縁膜３２が形成され、絶縁膜３２には、
電極層３０の中央部を露呈する接続孔３２ａが形成され
る。
【００４１】絶縁膜３２の上には、２層目の金属配線形
成工程を流用してＡｌ系金属からなるパッド電極層３４
が接続孔３２ａ内で電極層３０に接触するように形成さ
れる。また、絶縁膜３２の上には、電極層３４を覆って
層間絶縁膜３６が形成され、絶縁膜３６には、図示しな
いＩＣ領域における２層目配線に対する接続孔形成工程
を流用して接続孔３６ａ〜３６ｅが形成される。３６ａ
等の接続孔は、図１に示したように平行に離間した溝と
して形成したり、縦横に交差する溝として形成したり、
図１１に示したように多数の孔として形成したりするこ
とができる。
【００４２】絶縁膜３６の上には、３層目の金属配線形
成工程を流用して接続孔３６ａ〜３６ｅを覆って上面が
凹凸状をなすようにＡｌ系金属からなるパッド電極層３
８が形成される。電極層３８は、接続孔３６ａ〜３６ｅ
の底部で電極層３４にオーミック接触する。
【００４３】絶縁膜３６の上には、電極層３８を覆って
シリコンナイトライド等の絶縁性保護膜４０が形成さ
れ、保護膜４０には、電極層３８の被ボンディング部を
露呈する接続孔４０ａが形成される。
【００４４】図１２のボンディングパッド構造によれ
ば、図１，２について前述したと同様にして電気的測定
時に電極層３８が受けるプローブダメージが軽減され
る。また、ワイヤボンディング時には、電極層３８の表
面にスクラッチ溝が生じ且つ電極層３４の表面にＴｉＮ
等の反射防止膜が存在する場合であっても、接続孔３６
ａ〜３６ｅ内にＡｌ系金属が確保されているため、電極
層３８の厚さが不足することがなく、しかもスクラッチ
溝以外の部分では電極層３８の上面が凹凸状をなしてい
るため、ワイヤのボンド部に対して十分な接着面積が与
えられる。従って、ボンディング強度を向上させること
ができる。
【００４５】図１２のボンディングパッド構造を製造す
る際には、図８〜１０に関して前述した方法により接続
孔３６ａ〜３６ｅ及び電極層３８を形成することができ
る。このようにすると、図７に関して前述したと同様に
してプローブダメージ軽減効果及びボンディング強度改
善効果を一層向上させることができる。
【００４６】この発明は、上記した実施形態に限定され
るものではなく、種々の改変形態で実施可能なものであ
る。例えば、次のような変更が可能である。
【００４７】（１）図１２のボンディングパッド構造に
おいて、パッド電極層３４及び層間絶縁膜３６を省略し
て２層形式のボンディングパッド構造としたり、パッド
電極層及び層間絶縁膜を追加して４層以上の多層型式の
ボンディングパッド構造としたりしてもよい。
【００４８】（２）上記した実施形態において、パッド
電極層１６又は３８には、ワイヤをボンディングする代
りに半田バンプ等の突起電極を設け、この突起電極を介
して基板１０をいわゆるフリップ・チップ形式で配線基
板上の配線層にボンディングするようにしてもよい。パ
ッド電極層１６又は３８は、ワイヤボンディングに関し
て前述したと同様にして半田バンプ等の突起電極のボン
ディング強度の向上に寄与する。
【００４９】（３）上記した実施形態では、半導体基板
上で配線層につながるパッド電極層１６又は３８を例示
したが、セラミック又はプラスチック等の配線基板上で
配線層につながるパッド電極層をパッド電極層１６又は
３８と同様に構成してもよい。この場合、配線基板に設
けたパッド電極層には、基板１０のパッド電極層（１６
又は３８）に設けた半田バンプ等の突起電極を直接ボン
ディングすることができ、配線基板に設けたパッド電極
層（１６又は３８と同様のもの）は、ボンディング強度
の向上に寄与する。
【００５０】
【発明の効果】以上のように、この発明によれば、絶縁
膜に設けた複数の凹部を覆って上面が凹凸状をなすよう
にパッド電極層を形成したので、電気的測定時のプロー
ブダメージを軽減できると共に配線抵抗の増大を回避で
き、しかもボンディング強度の向上が可能となる効果が
得られる。
【００５１】また、最上層の層間絶縁膜に複数の接続孔
を設けると共に最上層のパッド電極層を複数の接続孔を
覆って上面が凹凸状をなすように形成したので、電気的
測定時のプローブダメージを軽減可能となり、しかも最
上層のパッド電極層の表面にスクラッチ溝が生じ且つ最
上層のパッド電極層の直下のパッド電極層の表面にＴｉ
Ｎ等の反射防止膜が存在してもボンディング強度の向上
が可能となる効果が得られる。
【００５２】さらに、複数の凹部又は接続孔を形成する
ための選択エッチング処理において異方性エッチングに
より凹部又は接続孔を形成した後レジスト層を除去して
から等方性エッチングを行なうことにより凹部又は接続
孔に基づく凹凸段差をなだらかにし、この後凹部又は接
続孔を覆って上面が凹凸状をなすようにパッド電極層を
形成するので、凹部又は接続孔の数を多くしてもパッド
電極層の上面を凹凸状にするのが容易であり、プローブ
ダメージ軽減効果及びボンディング強度改善効果を一層
向上可能となる利点もある。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態に係る１層型式の
ボンディングパッド構造を示す一部断面斜視図である。
【図２】 図１のボンディングパッド構造を示す断面図
である。
【図３】 図１のボンディングパッド構造の製法におけ
るレジスト層形成工程を示す基板断面図である。
【図４】 図３の工程に続くエッチング工程を示す基板
断面図である。
【図５】 図４の工程に続くＡｌ系金属被着工程を示す
基板断面図である。
【図６】 図５の工程に続くパターニング工程を示す基
板断面図である。
【図７】 この発明の第２の実施形態に係る１層型式の
ボンディングパッド構造を示す基板断面図である。
【図８】 図７のものと同種のボンディングパッド構造
の製法における異方性エッチング工程を示す基板断面図
である。
【図９】 図８の工程の後レジスト層除去工程に続く等
方性エッチング工程を示す基板断面図である。
【図１０】 図９の工程に続くパッド電極層形成工程を
示す基板断面図である。
【図１１】 この発明の第３の実施形態に係る１層型式
のボンディングパッド構造を示す一部断面図斜視図であ
る。
【図１２】 この発明の第４の実施形態に係る３層型式
のボンディングパッド構造を示す基板断面図である。
【図１３】 従来のボンディングパッド構造を示す上面
図である。
【図１４】 図１３のＸ−Ｘ’線に沿う基板断面図であ
る。
【図１５】 従来のボンディングパッド構造の他の例を
示す基板断面図である。
【符号の説明】
１０：半導体基板、１２，１４，３２，３６：絶縁膜、
１６，３０，３４，３８：パッド電極層、１８，４０：
保護膜。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】基板と、 この基板を覆って形成され、ボンディング下地となる領
    域に複数の凹部を有する絶縁膜と、 この絶縁膜の上に前記複数の凹部を覆って上面が凹凸状
    をなすように形成されたパッド電極層とを備えたボンデ
    ィングパッド構造。
  2. 【請求項２】 前記絶縁膜に前記複数の凹部を形成する
    ための選択エッチング処理においてレジスト層をマスク
    とする異方性エッチングにより前記複数の凹部を形成し
    た後該レジスト層を除去した状態で等方性エッチングを
    行なうことにより前記複数の凹部に基づく凹凸段差をな
    だらかにし、この後前記複数の凹部を覆って上面が凹凸
    状をなすように前記パッド電極層を形成することを特徴
    とする請求項１記載のボンディングパッド構造の製法。
  3. 【請求項３】基板と、 この基板を覆う絶縁膜と、 この絶縁膜においてボンディング下地となる領域に、第
    1のパッド電極層に重ねて第１の層間絶縁膜を形成し、
    該第１の層間絶縁膜に重ねて第２のパッド電極層を形成
    しというようにして交互に重ねて形成された第１〜第ｎ
    （ｎは２以上の整数）のパッド電極層及び第（ｎ−１）
    までの層間絶縁膜とを備え、 前記第（ｎ−１）までの層間絶縁膜のいずれにも接続孔
    を設けてその上下のパッド電極層を該接続孔を介して相
    互接続したボンディングパッド構造であって、 前記第（ｎ−１）の層間絶縁膜には前記接続孔として複
    数の接続孔を設け、前記第ｎのパッド電極層を前記複数
    の接続孔を覆って上面が凹凸状をなすように形成したこ
    とを特徴とするボンディングパッド構造。
  4. 【請求項４】 前記第（ｎ−１）の層間絶縁膜に前記複
    数の接続孔を形成するための選択エッチング処理におい
    てレジスト層をマスクとする異方性エッチングにより前
    記複数の接続孔を形成した後該レジスト層を除去した状
    態で等方性エッチングを行なうことにより前記複数の接
    続孔に基づく凹凸段差をなだらかにし、この後前記第ｎ
    のパッド電極層を前記複数の接続孔を覆って上面が凹凸
    状をなすように形成することを特徴とする請求項３記載
    のボンディングパッド構造の製法。
JP16744599A 1999-06-14 1999-06-14 ボンディングパッド構造の製法 Expired - Fee Related JP3603673B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP16744599A JP3603673B2 (ja) 1999-06-14 1999-06-14 ボンディングパッド構造の製法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16744599A JP3603673B2 (ja) 1999-06-14 1999-06-14 ボンディングパッド構造の製法

Publications (2)

Publication Number Publication Date
JP2000357708A true JP2000357708A (ja) 2000-12-26
JP3603673B2 JP3603673B2 (ja) 2004-12-22

Family

ID=15849847

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16744599A Expired - Fee Related JP3603673B2 (ja) 1999-06-14 1999-06-14 ボンディングパッド構造の製法

Country Status (1)

Country Link
JP (1) JP3603673B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396787B1 (ko) * 2001-11-13 2003-09-02 엘지전자 주식회사 반도체 패키지용 인쇄회로기판의 와이어 본딩패드 형성방법
JP2006165515A (ja) * 2004-11-11 2006-06-22 Denso Corp 半導体装置およびその製造方法
JP2006190974A (ja) * 2004-12-10 2006-07-20 Dainippon Screen Mfg Co Ltd 針痕検出装置および針痕検出方法
JP2013143704A (ja) * 2012-01-11 2013-07-22 Taiyo Yuden Co Ltd 弾性波デバイス
JP2021145146A (ja) * 2016-10-04 2021-09-24 ラピスセミコンダクタ株式会社 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396787B1 (ko) * 2001-11-13 2003-09-02 엘지전자 주식회사 반도체 패키지용 인쇄회로기판의 와이어 본딩패드 형성방법
JP2006165515A (ja) * 2004-11-11 2006-06-22 Denso Corp 半導体装置およびその製造方法
JP4674522B2 (ja) * 2004-11-11 2011-04-20 株式会社デンソー 半導体装置
JP2006190974A (ja) * 2004-12-10 2006-07-20 Dainippon Screen Mfg Co Ltd 針痕検出装置および針痕検出方法
JP4730895B2 (ja) * 2004-12-10 2011-07-20 大日本スクリーン製造株式会社 針痕検出装置および針痕検出方法
JP2013143704A (ja) * 2012-01-11 2013-07-22 Taiyo Yuden Co Ltd 弾性波デバイス
JP2021145146A (ja) * 2016-10-04 2021-09-24 ラピスセミコンダクタ株式会社 半導体装置
JP7179916B2 (ja) 2016-10-04 2022-11-29 ラピスセミコンダクタ株式会社 半導体装置

Also Published As

Publication number Publication date
JP3603673B2 (ja) 2004-12-22

Similar Documents

Publication Publication Date Title
US5703408A (en) Bonding pad structure and method thereof
US5707894A (en) Bonding pad structure and method thereof
JP2974022B1 (ja) 半導体装置のボンディングパッド構造
US6100589A (en) Semiconductor device and a method for making the same that provide arrangement of a connecting region for an external connecting terminal
JP4136053B2 (ja) 多層パッドを具備した半導体素子及びその製造方法
US6864562B1 (en) Semiconductor device having active element connected to an electrode metal pad via a barrier metal layer and interlayer insulating film
JP5202151B2 (ja) パッド下側ｅｓｄ及びパッド下側アクティブボンディング用ボンドパッドスタック
JPH08213422A (ja) 半導体装置およびそのボンディングパッド構造
US5055906A (en) Semiconductor device having a composite insulating interlayer
KR100368115B1 (ko) 반도체 소자의 본딩 패드 구조 및 그 제조방법
JP2002319587A (ja) 半導体装置
JP2009538537A (ja) パッシベーション及びポリイミドにより包囲されたコンタクト及びその製造方法
JPH0797602B2 (ja) 半導体集積回路装置
JP3603673B2 (ja) ボンディングパッド構造の製法
JPH06105709B2 (ja) 半導体集積回路装置
KR19990052264A (ko) 다층 패드를 구비한 반도체 소자 및 그 제조방법
JP3206243B2 (ja) ボンディングパッド及びその形成方法
TW201025442A (en) Passivation structure and fabricating method thereof
JPH07161722A (ja) 半導体装置のパッド構造
JP3729680B2 (ja) 半導体装置の製造方法および半導体装置
JP3915670B2 (ja) 半導体装置およびその製造方法
JPS6322464B2 (ja)
JP2555924B2 (ja) 半導体装置
JPH1154508A (ja) 半導体装置及び半導体装置の製造方法
KR20000009043A (ko) 다층 패드를 구비한 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040518

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040614

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20040811

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040907

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040920

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313532

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071008

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081008

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091008

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101008

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101008

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111008

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111008

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121008

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121008

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131008

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees