JP4136053B2 - 多層パッドを具備した半導体素子及びその製造方法 - Google Patents

多層パッドを具備した半導体素子及びその製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子及びその製造方法に係り、特に、ボンディングパッドの構造を最適化してクラック発生を最小化させ得る多層パッドを具備した半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
ディ−サブミクロン（deep submicron）時代においては、半導体製造の際に、Ｗ−プラグ、Ａｌ−フロー、及びＣＭＰ（chemical mechanical polishing ）工程を組み合わせた多層配線工程の適用が必然的に要求されてくる。
【０００３】
このように多層配線工程にＷ−プラグ工程を適用する場合、Ｗ−プラグのＣＭＰ工程１の適用のため、半導体素子の製造に際して、コンタクトホール又はビアコンタクトホールのサイズを一元化するのが望ましい。そのためには、既存のワイド（wide）ビアコンタクトホールを有するボンディングパッドとは異った構造のボンディングパッドを形成する必要がある。
【０００４】
これは、ボンディングパッドを既存構造と同様にした状態でタングステン（Ｗ）をＣＭＰ処理すると、パッド領域境界部位に食刻副産物（byproduct ）及びスラリー（slurry）などのような多量の粒子（particle）が残存して、ワイヤボンディングのときにパッド境界面でコールドボールが接着不良によりパッド表面から剥離されてミシング（missing ）される現象、及びボンディングパッドの電気的抵抗が増加する等の不良を防止するためである。
【０００５】
図３０は、Ｗプラグ工程の適用と関連する従来の多層パッドを具備した半導体素子の構造を示した断面図である。この断面図は便宜上、本発明と直接関連するパッド形成部の構造だけを図示し、これを参照してその製造方法を大きく３段階に区分して簡単に説明する。
【０００６】
第１段階は、フィールド酸化膜、トランジスタ、及びキャパシタが具備された半導体基板上のパッド形成部に第１層間絶縁膜２２を形成し平坦化する。ついで絶縁膜２２上のパッド形成部にＡｌ合金又はＣｕ合金材質の第１導電性パッド２４を形成し、第１導電性パッド２４を包含した第１層間絶縁膜２２上に酸化膜材質の第２層間絶縁膜２８を形成した後これを平坦化する。ついで、以後形成される第２導電性パッドとの連結のため第１導電性パッド２４表面の所定部分が露出されるように第２層間絶縁膜２８を選択食刻して複数個の第１ビアホール２６を形成する。ついで、後続工程であるW 材質の導電性膜蒸着工程が円滑に行われるようにするため、ビアホール２６内のみに選択的にチタン／窒化チタン（Ｔｉ／ＴｉＮ）積層構造の障壁金属膜（図示せず）を形成する。ついで、第１ビアホール２６を包含した第２層間絶縁膜２８上にＣＶＤ工程を施してＷ材質の導電性膜を形成し、ＣＭＰ工程によりこの導電性膜を平坦化させて第１ビアホール２６内に第１Ｗプラグ２７を形成する。
【０００７】
第２段階は、第１Ｗプラグ２７と電気的に連結されるように、第２層間絶縁膜２８上の所定部分にＡｌ合金材質又はＣｕ合金材質の第２導電性パッド３０を形成し、第１段階で示した工程と同様な方法により、第２導電性パッド３０の有する第２層間絶縁膜２８上に第２ビアホール３２が具備された第３層間絶縁膜３４を形成する。その後、第２ビアホール３２内に第２Ｗプラグ３３を形成する。
【０００８】
第３段階は、第２Ｗプラグ３３と電気的に連結されるように、第３層間絶縁膜３４上の所定部分にＡｌ合金材質又はＣｕ合金材質の第３導電性パッド３６を形成し、パッド窓領域（ワイヤボンディングのときにＡｕボール又はＡｕバンプが形成される部分）４０に使用される部分の第３導電性パッド３６の表面が露出されるように第３導電性パッド３６の所定部分と第３層間絶縁膜３４上に保護膜３８を形成して、半導体素子の多層パッドの製造工程を終了する。
【０００９】
図３１は、前記工程により製造された多層パッドを有する半導体素子を上から見た平面図である。
即ち、パッド窓領域４０下部に形成された第１乃至第３導電性パッド２４、３０、３６が、第２、第３層間絶縁膜２８、３４内のビアホール２６、３２内に形成されたＷプラグ２７、３３を通じて電気的に連結されるようになって、第３導電性パッド３６上に定義されたパッド窓領域４０を通じて導電性パッドとリードとがワイヤボンディングされるように半導体素子が形成されていることがわかる。
【００１０】
ここで、図３０は図３１のＩ−Ｉ部分を切断した断面図で、符号１０ａとのはパッド形成部を示し、符号１０ｂはセルとパッド形成部１０ａとの間の連結部を示す。
【００１１】
【発明が解決しようとする課題】
しかし、このような工程により図３０に示す断面構造を有するように半導体素子の多層パッドを形成する場合、ワイヤボンディングのときパッド境界面でゴールドボールがパッド表面から剥離し紛失する現象及びボンディングパッドの電気的抵抗が増加するなどの現象はある程度までは防ぐことができるが、半導体パッケージ製造過程で次に提示される問題が発生する。
【００１２】
最終的に製造された半導体製品の電気的特性テストに際して、プロービング（probing ）により導電性パッドがメカニカルストレス（mechanical stress ）を受けるため、層間絶縁膜にクラック４２が発生する。このような現象は、パッド窓で上部導電性パッドとリード（図示せず）とを相互電気的に連結させるためのワイヤボンディング工程を施すときも同様に発生する。
【００１３】
これは、堅固な層間絶縁膜間に相対的に軟性のよいＡｌ合金材質の導電性パッドが挟まれていて、図３０の矢印方向にストレスが加えられる場合、一次的に導電性パッドに変形（distortion）が発生し、このためパッド及び層間絶縁膜のクラック４２が発生する。これはまるで二つの座布団の間にガラスを置き踏んだ時にガラスが壊れることと同様な理といえる。
【００１４】
このように層間絶縁膜にクラック４２が発生した場合、ワイヤボンディング不良及び半導体パッケージのアセンブリ特性低下などのような深刻な問題が惹起されるため、これに対する改善策が要望されている。
【００１５】
本発明は上記問題点を解決するためになされたもので、その目的は、多層配線を有する半導体素子のパッド構造を変更することにより、ワイヤボンディング又は電気的特性の評価時にプロービングにより惹起される層間絶縁膜のクラックを防止し、半導体パッケージのアセンブリ特性改善及び素子単品の信頼性を確保できる多層パッドを具備した半導体素子及びその製造方法を提供しようとするものである。
【００１６】
【課題を解決するための手段】
本発明の第１の態様では、半導体基板上に形成された第１層間絶縁膜と、この第１層間絶縁膜上の所定部分に形成されパッド窓領域の一面側外郭部に沿って長く延長された形状の第１導電性パッドと、第１導電性パッドを包含した第１層間絶縁膜上に形成され第１導電性パッド表面の所定部分が露出されるように第１ビアホールが具備された第２層間絶縁膜と、第１ビアホール内に形成された第１導電性プラグと、第１導電性プラグと連結されるように第２層間絶縁膜上の所定部分に形成され、パッド窓領域の一面側外郭部に沿って長く延長された形状の第２導電性パッドと、第２導電性パッドを包含した第２層間絶縁膜上に形成され、第２導電性パッド表面の所定部分が露出されるように第２ビアホールが具備された第３層間絶縁膜と、第２ビアホール内に形成された第２導電性プラグと、第２導電性プラグと連結されるように第３層間絶縁膜上の所定部分に形成された第３導電性パッドと、を備えた多層パッドを具備した半導体素子が提供される。
【００１７】
このとき、多層パッドを具備した半導体素子は、パッド窓領域下部の第１、第２層間絶縁膜の中で少なくとも何れか一つの膜上にモザイク配列を有する任意個のバッファ層がさらに形成された構造を有するように形成することもできる。
【００１８】
また、本発明の第２の態様では、半導体基板上の第１領域であるパッド形成部、第２領域であるセル形成部とパッド形成部とを連結する連結部、及び第３領域であるセル形成部の全面に形成された第１層間絶縁膜と、第１層間絶縁膜上の第２領域に形成された第１導電性パッドと、第１導電性パッドを包含した第１層間絶縁膜上に形成され、第１導電性パッド表面の所定部分が露出されるようにバー形状の第１ビアホールが具備された第２層間絶縁膜と、第１ビアホール内に形成された第１導電性プラグと、第１導電性プラグと連結されるように第２層間絶縁膜上の第２領域に形成された第２導電性パッドと、第２導電性パッドを包含した第２層間絶縁膜上に形成され、第２導電性パッド表面の所定部分が露出されるようにバー形状の第２ビアホールが具備された第３層間絶縁膜と、第２ビアホール内に形成された第２導電性プラグと、第２導電性プラグと連結されるように第３層間絶縁膜上の第１、第２領域の所定部分に亘って形成された第３導電性パッドと、を備えた多層パッドを具備した半導体素子が提供される。
【００１９】
また、本発明の第３の態様では、半導体基板上に形成された第１層間絶縁膜と、第１層間絶縁膜上に形成され、中央部に複数個の貫通ホールが具備された第１導電性パッドと、第１導電性パッドを包含した第１層間絶縁膜上に形成され、パッド窓領域外郭の第１導電性パッド表面の所定部分が露出されるように第１ビアホールが具備された第２層間絶縁膜と、第１ビアホール内に形成された第１導電性プラグと、第１導電性プラグと連結されるように第２層間絶縁膜上に形成され、中央部にワイド貫通ホールが形成された閉曲線形の第２導電性パッドと、第２導電性パッドを包含した第２層間絶縁膜上に形成され、第２導電性パッド表面の所定部分が露出されるように第２ビアホールが具備された第３層間絶縁膜と、第２ビアホール内に形成された第２導電性プラグと、第２導電性プラグと連結されるように第３層間絶縁膜上の所定部分に形成された第３導電性パッドとを備えた多層パッドを具備した半導体素子が提供される。
【００２０】
また、本発明の第４の態様では、半導体基板上に第１層間絶縁膜を形成する工程と、第１層間絶縁膜上の所定部分にパッド窓領域の一面側外郭部に沿って長く延長された形状の第１導電性パッドを形成する工程と、第１導電性パッドを包含した第１層間絶縁膜上に第１ビアホールが具備された第２層間絶縁膜を形成する工程と、第１ビアホール内に第１導電性プラグを形成する工程と、第１導電性プラグと連結されるように第２層間絶縁膜上の所定部分にパッド窓領域の一面側外郭部に沿って長く延長された形状の第２導電性パッドを形成する工程と、第２導電性パッドを包含した第２層間絶縁膜上に第２ビアホールが具備された第３層間絶縁膜を形成する工程と、第２ビアホール内に第２導電性プラグを形成する工程と、第２導電性プラグと連結されるように第３層間絶縁膜上の所定部分に第３導電性パッドを形成する工程とを含む半導体素子の製造方法が提供される。
【００２１】
また、本発明の第５の態様では、半導体基板上の第１領域であるパッド形成部、第２領域であるセル形成部とパッド形成部とを連結する連結部、及び第３領域であるセル形成部の全面に第１層間絶縁膜を形成する工程と、第１層間絶縁膜上の第２領域に第１導電性パッドを形成する工程と、第１導電性パッドを包含した第１層間絶縁膜上にバー形状の第１ビアホールが具備された第２層間絶縁膜を形成する工程と、第１ビアホール内に第１導電性プラグを形成する工程と、第１導電性プラグと連結されるように第２層間絶縁膜上の第２領域に第２導電性パッドを形成する工程と、第２導電性パッドを包含した第２層間絶縁膜上にバー形状の第２ビアホールが具備された第３層間絶縁膜を形成する工程と、第２ビアホール内に第２導電性プラグを形成する工程と、第２導電性プラグと連結されるように第３層間絶縁膜上の第１、第２領域の所定部分に第３導電性パッドを形成する工程とを含む半導体素子の製造方法が提供される。
【００２２】
また、本発明の第６の態様では、半導体基板上に第１層間絶縁膜を形成する工程と、第１層間絶縁膜上の所定部分に中央部に複数個の貫通ホールが具備された第１導電性パッドを形成する工程と、第１導電性パッドを包含した第１層間絶縁膜上に第１ビアホールが具備された第２層間絶縁膜を形成する工程と、第１ビアホール内に第１導電性プラグを形成する工程と、第１導電性プラグと連結されるように第２層間絶縁膜上に中央部にワイド貫通ホールが形成された閉曲線形の第２導電性パッドを形成する工程と、第２導電性パッドを包含した第２層間絶縁膜上に第２ビアホールが具備された第３層間絶縁膜を形成する工程と、第２ビアホール内に第２導電性プラグを形成する工程と、第２導電性プラグと連結されるように第３層間絶縁膜上の所定部分に第３導電性パッドを形成する工程とを含む半導体素子の製造方法が提供される。
【００２３】
上記のような構造を有するように多層パッドを具備した半導体素子を製造した結果、ワイヤボンディングのとき、あるいは製品の特性評価のためのプロービングのとき、導電性パッドにストレスが加えられてもこれを適切に分散させることが可能になって、層間絶縁膜でのクラック発生を最小化することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて詳細に説明する。
本発明は、Ｗプラグ工程及びＣＭＰ工程を適用した半導体素子のボンディングパッド構造を最適化させることにより、ボンディングパッドをなす導電性パッド下の層間絶縁膜のクラック発生を最小化したものである。以下詳しく説明する。
【００２５】
本発明によるボンディングパッドの最適化された構造は、大きく５つに分類出来る。図１は本発明の第１の実施形態による多層パッドを具備した半導体素子の構造を示した断面図、図６は本発明の第２の実施形態による多層パッドを具備した半導体素子の構造を示した断面図、図８は本発明の第３の実施形態による多層パッドを具備した半導体素子の構造を示した断面図、図１０は本発明の第４の実施形態による多層パッドを具備した半導体素子の構造を示した断面図、図１３は本発明の第５の実施形態による多層パッドを具備した半導体素子の構造を示した断面図である。
【００２６】
（Ｉ）第１の実施形態
まず、図１の断面図を参照して第１の実施形態を説明する。
図１によると、本発明の第１の実施形態による多層パッドを具備した半導体素子は大きく次のように構成されている。
【００２７】
フィールド酸化膜、トランジスタ、及びキャパシタが具備された半導体基板１２０上に第１層間絶縁膜１２２が形成される。この第１層間絶縁膜１２２上のパッド形成部（例えば、フィールド酸化膜上方部の第１層間絶縁膜上の所定部分）にはパッド窓領域１４０の一面側外郭部に沿って長く延長された形状の第１導電性パッド１２４が形成され、この第１導電性パッド１２４を包含した第１層間絶縁膜１２２上に第１導電性パッド１２４表面の所定部分が露出されるように第１ビアホール１２６が具備された第２層間絶縁膜１２８が形成される。
【００２８】
第１ビアホール１２６内に第１導電性プラグ１２７が形成される。第２層間絶縁膜１２８上の所定部分に第１導電性プラグ１２７と連結されるようにパッド窓領域１４０の一面側外郭部に沿って長く延長された形状の第２導電性パッド１３０が形成される。第２導電性パッド１３０を包含した第２層間絶縁膜１２８上に第２導電性パッド１３０の表面の所定部分が露出されるように第２ビアホール１３２が具備された第３層間絶縁膜１３４が形成される。前記第２ビアホール１３２内に第２導電性プラグ１３３が形成される。
【００２９】
第３層間絶縁膜１３４上の所定部分に第２導電性プラグ１３３と連結されるように第３導電性パッド１３６が形成され、この第３導電性パッド１３６を包含した第３層間絶縁膜１３４上に第３導電性パッド１３６の表面の所定部分が露出されるように保護膜１３８が形成される。ここで、第３導電性パッド１３６の表面露出部は以後パッケージの製造時に導電性パッドとリードとがワイヤボンディングされるパッド窓領域１４０となる。
【００３０】
図２乃至図５は、図１に示す多層パッドが具備された半導体素子を上から見た平面図である。
パッド窓領域１４０は矩形に形成され、第３導電性パッド１３６を除いてはパッド窓領域１４０下部に導電性パッドは形成されていないことがわかる。
【００３１】
各平面図で第１、第２導電性パッド１２４、１３０の構造に少しずつ差がでる。これは、第１、第２導電性パッド１２４、１３０を図２に示したようにパッド窓領域１４０の一面側に沿って長く延長されるように形成するか、図４に示すようにパッド窓領域１４０の一面側に沿って長く延長し、その両端がパッド窓領域１４０の他面側を所定部分だけ囲む構造を有するように形成することもできるからである。
【００３２】
このとき、第１乃至第３導電性パッド１２４、１３０、１３６を電気的に連結させる第１、第２ビアホール１２６、１３２の表面上のレイアウト配置はいろんな形態が適用可能であるが、図２及び図４に示すようにエッジアレイ（edge array）構造を有するように形成することもできるし、図３及び図５に示すようにバー（bar ）形態を有するように形成することもできる。
【００３３】
図では第１、第２ビアホール１２６、１３２は第２層間絶縁膜１２８と第３層間絶縁膜１３４内で、ジグザグに相互にずれるように形成されているが、場合によっては第２及び第３層間絶縁膜１２８、１３４内で第１乃至第２ビアホール１２６、１３２が相互一直線上に位置するように形成しても構わない。
【００３４】
ここで、図１は図２乃至図５のＩ−Ｉ部分を切断した断面構造を示したもので、符号１００ａはパッド形成部を示し、符号１００ｂはセルとパッド形成部との間の連結部を示す。
そして、前記構造の多層パッドを具備した半導体素子は次の３段階を経て製造される。これを図１５乃至図１７に示した工程別断面図を参照して説明する。
【００３５】
第１段階として、図１５に示すように、フィールド酸化膜、トランジスタ、及びキャパシタが具備された半導体基板１２０上に９０００〜１２０００オングストロームの厚さの第１層間絶縁膜１２２を形成し平坦化した後、その全面にＡｌ合金又はＣｕ合金材質の導電性膜を５５００〜６５００オングス１ロームの厚さに形成する。ついで、この導電性膜上にＴｉＮ又はＴｉ／ＴｉＮ積層構造の反射防止膜（図示されず）を２００〜３５０オングストロームの厚さに形成し、パッド窓領域１４０の一面側外郭部を限定する食刻マスクを用いて導電性膜を選択食刻する。その結果、パッド窓領域１４０の一面側外郭部に沿って長手方向に長く延長された２〜５μｍの幅（ｗ）を有する第１導電性パッド１２４が形成される。
【００３６】
ついで、第１導電性パッド１２４を包含した第１層間絶縁膜１２２上に酸化膜材質の第２層間絶縁膜１２８を１５０００〜１７０００オングストロームの厚さに形成しこれを平坦化した後、光食刻工程により第１導電性パッド１２４表面の所定部分が露出されるように第２層間絶縁膜１２８を選択食刻し、絶縁膜１２８内に第１ビアホール１２６を形成する。
【００３７】
以後、第１ビアホール１２６を包含した第２層間絶縁膜１２８上にＷ（タングステン）、Ａｌ合金、Ｃｕ合金などの導電性物質をＣＶＤ法により形成した後、これをＣＭＰ工程により平坦化させて第１ビアホール１２６内に第１導電性プラグ１２７を形成する。このとき、導電性プラグ１２７がＷで形成された場合は、膜質蒸着特性を向上させるため第１ビアホール１２６内にＴｉ／ＴｉＮ積層膜構造の障壁金属膜（図示せず）をさらに形成するとよい。
【００３８】
第２段階として、図１６に示すように、第１導電性プラグ１２７と連結されるように第２層間絶縁膜１２８上の所定部分に第１段階と同様な方法によりパッド窓領域１４０の一面側外郭部に沿って長手方向に延長された構造の第２導電性パッド１３０を形成する。この場合も第２導電性パッド１３０は２〜５μｍの幅（ｗ）を有するように形成され、第２導電性パッド１３０上に反射防止膜（図示せず）が形成されている。
【００３９】
ついで、第２導電性パッド１３０を包含した第２層間絶縁膜１２８上に酸化膜材質の第３層間絶縁膜１３４を１４０００〜１６０００オングストロームの厚さに形成し、光食刻工程により第２導電性パッド１３０表面の所定部分が露出されるように第３層間絶縁膜１３４を選択食刻し、絶縁膜１３４内に第２ビアホール１３２を形成する。
【００４０】
ついで、第２ビアホール１３２を包含した第３層間絶縁膜１３４上にＣＶＤ法を用いてＷ、Ａｌ合金、Ｃｕ合金からなる導電性物質を形成し、これをＣＭＰ工程により平坦化させて第２ビアホール１３２内に第２導電性プラグ１３３を形成する。この場合も導電性プラグ１３３がＷで形成されたときは膜質蒸着特性を向上させるために第２ビアコンタクトホール１３２内部にＴｉ／ＴｉＮ積層膜構造の障壁金属膜（図示せず）をさらに形成するとよい。
【００４１】
第３段階として、図１７に示すように、第２導電性プラグ１３３と連結されるように第３層間絶縁膜１３４上の所定部分に第１段階で示した工程と同様な方法により反射防止膜が具備された第３導電性パッド１３６を形成する。ついで、第３導電性パッド１３６表面の所定部分が露出されるように第３導電性パッド１３６を包含した第３層間絶縁膜１３４上に保護膜１３８を形成して、多層配線を有する半導体素子の多層パッド１００の製造を終了する。
【００４２】
このような構造では、ワイヤボンディングに際して、ボールがパッド窓領域１４０の中央地点に正確に整列されずに一方に片寄る状態にボンディングされても、パッド窓領域の四面を基準とするとき第１、第２導電性パッドがパッド窓領域１０４の一面側のみに形成されるので、導電性パッド１２４、１３０がストレスを受ける確率が１／４程度に少し、層間絶縁膜のクラック発生率も１／４に減少する。
【００４３】
（II）第２の実施形態
以下、図６に示す断面図を参照して第２の実施形態を説明する。
この実施形態で示される多層パッドを具備した半導体素子は、パッド窓領域２４０下部の第１、第２層間絶縁膜２２２、２２８の中で少なくとも何れか一つの膜上にモザイク配列を有する任意個のバッファ層２２４ａがさらに形成されていることを除いては構造的にも製造工程的にも全てが第１の実施形態と同様であるから、ここでは第１の実施形態と異なる点だけを簡略に説明する。
【００４４】
図６には、便宜上、第１層間絶縁膜２２２上のみに任意個のバッファ層２２４ａがさらに形成された構造が図示されているが、既に説明したようにバッファ層２２４ａは第２層間絶縁膜２２８上にも形成することが可能である。
【００４５】
このとき、バッファ層２２４ａは第１、第２層間絶縁膜２２２，２２８上に相互に同一のモザイク配列構造を有するように形成することもできる。また、第１、第２層間絶縁膜２２２、２２８上で相互にジグザグにずれて位置する配列構造を有するように形成することもできる。
【００４６】
この場合、バッファ層２２４ａは相互に隣接した２つのバッファ層２２４ａ間の間隔ｂが０．７〜０．８μｍで、それぞれは０．４〜０．６μｍの幅ａを有するように形成され、第１乃至第３層間絶縁膜２２２、２２８、２３４と区別される異種の物質、例えばＡｌ合金、Ｃｕ合金、ポリシリコンで形成される。
【００４７】
図７は図６に示す多層パッドが具備された半導体素子を上から見た平面図である。
図７を参照して説明すると、パッド窓領域２４０は矩形に形成され、パッド窓領域２４０下部には第３導電性パッド２３６と任意個のバッファ層２２４ａと形成されていることがわかる。この場合も、第１、第２ビアホール２３２、２２６はエッジアレイ構造及びバー形態とすることが可能である。
【００４８】
ここで、図６は図７のＩ−Ｉ部分を切断した断面構造を示したもので、符号２２０ａはパッド形成部を示し、符号２００ｂはセルとパッド形成部との間の連結部を示す。
【００４９】
そして、前記構造の多層パッドを具備した半導体素子は次の３段階を経て製造される。これを図１８乃至図２０に示した工程別断面図を参照して説明する。ここでは一例として第１層間絶縁膜２２２上のみにバッファ層が形成されるという前提で工程を説明する。
【００５０】
第１段階として、図１８に示したように、フィールド酸化膜、トランジスタ、及びキャパシタが具備された半導体基板２２０上に９０００〜１２０００オングストロームの厚さの第１層間絶縁膜２２２を形成し平坦化した後、その上にパッド窓領域２４０の一面側外郭部に沿って長手方向に延長された形状の第１導電性パッド２２４と任意個のバッファ層２２４ａとを形成する。このとき、バッファ層２２４ａと第１導電性パッド２２４とは上述したデザインルールに基づき形成される。第１導電性パッド２２４と同様な材質でバッファ層２２４ａを形成しようとする場合は、第１導電性パッド２２４と同時に形成するのが良く、第１層間絶縁膜２２２と区別される材質、例えばポリシリコンのような導電性物質で形成しようとする場合は、別途の膜蒸着工程と光食刻工程とを経て形成するのが良い。ついで、第１導電性パッド２２４を包含した第１層間絶縁膜２２２上に導電性パッド２２４表面の所定部分が露出されるように第１ビアホール２２６が具備された第２層間絶縁膜２２８を１５０００〜１７０００オングストロームの厚さに形成し、第１ビアホール２２６内にＷ、Ａｌ合金、Ｃｕ合金材質の第１導電性プラグ２２７を形成する。このとき、第１導電性プラグ２２７がＷで形成される場合は膜質蒸着特性を向上させるために第１ビアコンタクトホール１２６内にＴｉ／ＴｉＮ積層膜構造の障壁金属膜（図示せず）をさらに形成するのが良い。
【００５１】
第２段階として、図１９に示すように、第１導電性プラグ２２７と連結されるように、第２層間絶縁膜２２８上の所定部分に前記第１段階で示した工程と同様な方法によりパッド窓領域２４０の一面側外郭部に沿って長手方向に延長された形状の第２導電性パッド２３０を形成する。ついで、第２導電性パッド２３０を包含した第２層間絶縁膜２２８上に第２導電性パッド２３０表面の所定部分が露出されるように第２ビアホール２３２が具備された第３層間絶縁膜２３４を１４０００〜１６０００オングストロームの厚さに形成し、第２ビアホール２３２内にＷ、Ａｌ合金、Ｃｕ合金材質の第２導電性プラグ２３３を形成する。この場合も導電性プラグ２３３がＷで形成されたとき膜質蒸着特性を向上させるために第２ビアコンタクトホール２３２内にＴｉ／ＴｉＮ積層膜構造の障壁金属膜（図示せず）をさらに形成するのが良い。
【００５２】
第３段階として、図２０に示すように、第２導電性プラグ２３３に連結されるように第３層間絶縁膜２３４上の所定部分に第３導電性パッド２３６を形成し、導電性パッド２３６表面の所定部分が露出されるように第３導電性パッド２３６の所定部分と第３層間絶縁膜２３４との上に保護膜２３８を形成して、半導体素子の多層パッド２００の製造を終了する。
【００５３】
このような構造を有するように工程を進行する場合、外部から加えられるストレスをバッファ層２２４ａで分散させることができるから、クラック発生を減らすことが出来る。これは層間絶縁膜とバッファ層とが相互に媒質の異なる物質であってストレスの吸収程度が異なり、これがストレスを緩和させる役割を行うからである。
【００５４】
（III ）第３の実施形態
以下、図８に示した断面図を参照して第３の実施形態を説明する。
本実施形態はパッド形成部（以下、第１領域という）３００ａとセル形成部（以下、第３領域という）（図示せず）と連結する連結部（以下、第２領域という）３００ｂ上に多層パッドを形成するという点で第１、第２の実施形態と差別化される技術である。このように連結部に多層パッドを形成するのは、ボンディングパッドをなす導電性パッドと層間絶縁膜とをワイヤボンディング時又は電気的な特性の評価時に外部ストレスから開放するためである。
【００５５】
図８によると、本発明の第３の実施形態の多層パッドを具備した半導体素子は大きく次のように構成される。
フィールド酸化膜、トランジスタ、及びキャパシタが具備された半導体基板３２０上の第１乃至第３領域に第１層間絶縁膜３２２が形成され、第１層間絶縁膜３２２上の第２領域３００ｂには第１導電性パッド３２４が形成される。第１導電性パッド３２４を包含した第１層間絶縁膜３２２上に導電性パッド３２４表面の所定部分が露出されるように第１ビアホール３２６が具備された第２層間絶縁膜３２８が形成され、第１ビアホール３２６内に第１導電性プラグ３２７が形成される。第２層間絶縁膜３２８上の第２領域３００ｂには第１導電性プラグ３２７と電気的に連結されるように第２導電性パッド３３０が形成される。第２導電性パッド３３０を包含した第２層間絶縁膜３２８上に第２導電性パッド３３０表面の所定部分が露出されるように第２ビアホール３３２が具備された第３層間絶縁膜３３４が形成される。第３層間絶縁膜３３４上の第１、第２領域にわたって、第２導電性プラグ３３３と電気的に連結される第３導電性パッド３３６が形成され、第３導電性パッド３３６を包含した第３層間絶縁膜３３４上に第３導電性パッド３３６表面の所定部分が露出されるように保護膜３３８が形成される。ここで、第３導電性パッド３３６表面の露出部は以後のパッケージ製造時に、導電性パッドとリードとがワイヤボンディングされるパッド窓領域３４０を示す。
【００５６】
図９は、図８の多層パッドが具備された半導体素子を上から見た平面図である。
即ち、半導体基板上の第１領域３００ａにはパッド窓領域３４０が正方向に形成され、半導体基板上の第２領域３００ｂで導電性プラグにより第１、第２導電性パッド３２４、３３０が電気的に連結されていることがわかる。
【００５７】
このとき、第１、第２ビアホール３２６、３３２は、図９からわかるようにバー形態を有するように製作されるが、このようにビアコンタクトホールをバー形態に製作するのはビアコンタクトホールのコンタクト面積を増加させてコンタクト抵抗を減少させるためである。
【００５８】
そして、前記平面図では、第１、第２ビアコンタクトホール３２６、３３２が第２層間絶縁膜３２８と第３層間絶縁膜３３４内でジグザグ方向に相互にずれて形成されているが、場合によっては第２、第３層間絶縁膜３２８、３３４内で第１、第２ビアホール３２６、３３２が相互に一直線上に位置するように形成しても構わない。
【００５９】
ここで、図８は図９のＩ−Ｉ部分を切断した断面構造を示し、符号３００ａは第１領域のパッド形成部、符号３００ｂは第２領域のセルとパッド形成部との間の連結部を示す。
そして、前記構造の多層パッドを具備した半導体素子は次の３段階を経て製造される。これを図２１乃至図２３に示した工程別断面図を参照して説明する。
【００６０】
第１段階として、図２１に示すように、フィールド酸化膜、トランジスタ、及びキャパシタが具備された半導体基板３２０上の第１乃至第３領域上に９０００〜１２０００オングストロームの厚さの第１層間絶縁膜３２２を形成し平坦化した後、その全面にＡｌ合金又はＣｕ合金材質の導電性膜を５５００〜６５００オングストロームの厚さに形成する。そして、この導電性膜上にＴｉＮ又はＴｉ/ ＴｉＮ積層構造の反射防止膜（図示せず）を２００〜３５０オングストロームの厚さに形成する。ついで、第１領域（パッド形成部）３００ａの第１層間絶縁膜３２２表面が露出されるように導電性膜を選択食刻する。その結果、第１層間絶縁膜３２２上の第２領域のみに第１導電性パッド３２４が形成される。ついで、第１導電性パッド３２４を包含した第１層間絶縁膜３２２上に酸化膜材質の第２層間絶縁膜３２８を１５０００〜１７０００オングストロームの厚さに形成し平坦化した後、光食刻工程を施して前記第１導電性パッド３２４表面の所定部分が露出されるように第２層間絶縁膜３２８を選択食刻して絶縁膜３２８内に第１ビアホール３２６を形成する。以後、第１ビアホール３２６を包含した第２層間絶縁膜３２８上にＷ、Ａｌ合金、Ｃｕ合金などの導電性物質をＣＶＤ法により形成し、これをＣＭＰ工程を施して平坦化させて、第１ビアホール３２６内に第１導電性プラグ３２７を形成する。このとき、前記導電性プラグ３２７がＷで形成された場合、膜質蒸着特性を向上させるため前記第１ビアコンタクトホール３２６内にＴｉ／ＴｉＮ積層膜構造の障壁金属膜（図示せず）をさらに形成するのが良い。
【００６１】
第２段階として、図２２に示すように、第１導電性プラグ３２７と電気的に連結されるように第２層間絶縁膜３２８上の第２領域３００ｂに第１段階で示された工程と同様な方法により第２導電性パッド３３０を形成する。ついで、第２導電性パッド３３０を包含した第２層間絶縁膜３２８上に酸化膜材質の第３層間絶縁膜３３４を１４０００〜１６０００オングストロームの厚さに形成し平坦化した後、光食刻工程を施して第２導電性パッド３３０表面の所定部分が露出されるように第３層間絶縁膜３３４を選択食刻して絶縁膜３３４内に第２ビアホール３３２を形成し、この第２ビアホール３３２内にＷ、Ａｌ合金、Ｃｕ合金材質の第２導電性プラグ３３３を形成する。この場合も導電性プラグ３３３がＷで形成される時は膜質蒸着特性を向上させるため、第２ビアコンタクトホール332 内にＴｉ／ＴｉＮ積層膜構造の障壁金属膜（図示せず）をさらに形成するのが良い。
【００６２】
第３段階として、図２３に示すように、第２導電性プラグ３３３と電気的に連結されるように、第３層間絶縁膜３３４上の第１乃至第３領域にＡｌ合金又はＣｕ合金材質の導電性膜を５５００〜６５００オングストロームの厚さに形成し、その上にＴｉＮ又はＴｉ／ＴｉＮ積層構造の反射防止膜（図示せず）を２００〜３５０オングストロームの厚さに形成する。ついで、第１領域３００ａの第３層間絶縁膜３３４と第２領域３００ｂの第３層間絶縁膜３３４表面の所定部分とが露出されるように反射防止膜と導電性膜とを選択食刻する。その結果、第３層間絶縁膜３３４上の第１、第２領域３００ａ、３００ｂの所定部分にわたって導電性膜材質の第３導電性パッド３３６が形成される。その後、第３導電性パッド３３６表面の所定部分が露出されるように第３導電性パッド３３６を包含した第３層間絶縁膜３３４上に保護膜３３８を形成して、多層配線を有する半導体素子の多層パッド３００の製造を終了する。
【００６３】
このような工程を有するように進行する場合、ワイヤボンディング時又は製品の特性評価のためのプロービング時、パッド形成部が外部ストレスから開放されてクラック発生を最小化出来、しかも、第１、第２ビアコンタクトホール３２６、３３２のコンタクト面積が大きくなってコンタクト抵抗を減少し得るという利点がある。
【００６４】
（IV）第４の実施形態
以下、図１０に示した断面図を参照して第４の実施形態を説明する。
即ち、図示されたように、本発明の第４の実施形態の多層パッドを具備した半導体素子は大きく次のように構成される。
【００６５】
フィールド酸化膜、トランジスタ、及びキャパシタが具備された半導体基板４２０上に第１層間絶縁膜４２２が形成され、この第１層間絶縁膜４２２上のパッド形成部には中央部に複数個の貫通ホールｈが具備された第１導電性パッド４２４が形成される。この第１導電性パッド４２４を包含した第１層間絶縁膜４２２上にパッド窓領域４４０外郭の第１導電性パッド４２４表面の所定部分が露出されるように第１ビアホール４２６が具備された第２層間絶縁膜４２８が形成され、第１ビアホール４２６内に第１導電性プラグ４２７が形成される。
【００６６】
第２層間絶縁膜４２８上には中央部にワイド貫通ホールの形成された閉曲線形の第２導電性パッド４３０が第１導電性プラグ４２７と連結されるように形成され、第２導電性パッド４３０を包含した第２層間絶縁膜４２８上に第２導電性パッド４３０表面の所定部分が露出されるように第２ビアホール４３２が具備された第３層間絶縁膜４３４が形成される。第２ビアホール４３２内には第２導電性プラグ４３３が形成される。第３層間絶縁膜４３４上の所定部分には第２導電性プラグ４３３と電気的に連結される第３導電性パッド４３６が形成され、第３導電性パッド４３６を包含した第３層間絶縁膜４３４上に第３導電性パッド４３６表面の所定部分が露出されるように保護膜４３８が形成される。ここで、第３導電性パッド４３６の表面露出部はパッド窓領域４４０を示す。
【００６７】
このとき、第１導電性パッド４２４内に形成された貫通ホールｈは相互隣接した二つの貫通ホールｈ間の導電性膜４２４ａ間隔ｃが１〜２μｍで、それぞれは２〜６μｍの幅ｄを有するように形成され、第１導電性プラグ４２７と連結された部分の第１導電性パッド４２４は２〜５μｍの幅ｗを有するように形成される。
【００６８】
図１１、図１２は、図１０の多層パッドが具備された半導体素子を上から見た平面図である。ここで、図１１は第１導電性パッド４２４と第２層間絶縁膜４２８の形成工程が終了した状態での半導体素子構造を示した平面図で、図１２は第２導電性パッド４３０と第３層間絶縁膜４３４の形成工程が終了された状態での半導体素子構造を示した平面図である。
【００６９】
前記平面図を参照して説明すると、ワイヤボンディング領域４４０は矩形に形成され、前記パッド窓領域４４０下部に第３導電性パッド４３６と第１導電性パッド４２４ａとが形成される。この場合も第１、第２ビアホール４２６、４３２はエッジアレイ構造及びバー形態の全てが適用可能である。
【００７０】
このようにパッド窓領域４４０下部に符号４２４ａで表示された導電性パッドが置かれるように第１導電性パッド４２４を形成するのは、層間絶縁膜の平坦化工程の進行時に金属デンシティ（metal density ）が高い部分とそうでない部分とで発生される段差問題に起因して導電性パッドの間で惹起される層間絶縁膜のディーシング（dishing ）現象を防止するためである。
そして、前記平面図では第１、第２ビアホール４２６、４３２が第２層間絶縁膜４２８と第３層間絶縁膜４３４内でジグザグに相互にずれて形成されているが、場合によっては第２、第３層間絶縁膜４２８、４３４内で第１、第２ビアホール４２６、４３２が相互に一直線上に位置するように形成しても構わない。
【００７１】
ここで、図８は図１１及び図１２のＩ−Ｉ部分を切断した断面構造を示したもので、符号４００ａはパッド形成部を示し、符号４００ｂはセルとパッド形成部との間の連結部を示す。
【００７２】
そして、前記構造の多層パッドを具備した半導体素子は次の第３段階を経て製造される。これを図２４乃至図２６に示した工程別断面図を参照して説明する。
【００７３】
第１段階として、図２４に示すように、フィールド酸化膜、トランジスタ、及びキャパシタが具備された半導体基板４２０上に９０００〜１２０００オングストロームの厚さの第１層間絶縁膜４２２を形成し平坦化した後、その全面にＡｌ合金又はＣｕ合金材質の導電性膜を５５００〜６５００オングストロームの厚さに形成する。次いで、この導電性膜上にＴｉＮ又はＴｉ／ＴｉＮ積層膜構造の反射防止膜（図示せず）を２００〜３５０オングストロームの厚さに形成し、光食刻工程を施して反射防止膜と導電性膜とを所定部分選択食刻して導電性膜の中央部に複数個の貫通ホールｈを形成する。その結果、中央部に複数個の貫通ホールｈが形成された構造の第１導電性パッド４２４が形成される。次いで、第１導電性パッド４２４を包含した第１層間絶縁膜４２２上に酸化膜材質の第２層間絶縁膜４２８を１５０００〜１７０００オングストロームの厚さに形成し、第１導電性パッド４２４のエッジ部（パッド窓領域４４０の外郭部）表面の所定部分が露出されるように第２層間絶縁膜４２８を選択食刻して絶縁膜４２８内に第１ビアホール４２６を形成する。以後、第１ビアホール４２６を包含した第２層間絶縁膜４２８上にＷ、Ａｌ合金、Ｃｕ合金などの導電性物質をＣＶＤ法により形成した後、これをＣＭＰ工程により平坦化させて第１ビアホール４２６内に第１導電性プラグ４２７を形成する。このとき、導電性プラグ４２７がＷで形成された場合には膜質蒸着特性を向上させるため、第１ビアコンタクトホール４２６内にＴｉ／ＴｉＮ積層膜構造の障壁金属膜（図示せず）をさらに形成するのが良い。
【００７４】
第２段階として、図２５に示すように、第２層間絶縁膜４２８上の所定部分に中央部にワイド貫通ホールが具備された閉曲線形の第２導電性パッド４３０を第１導電性プラグ４２７と連結されるように形成する。ついで第２導電性パッド４３０を包含した第２層間絶縁膜４２８上に第３層間絶縁膜４３４を１４０００〜１６０００オングストロームの厚さに形成し平坦化した後、第２導電性パッド４３０表面の所定部分が露出されるように第３層間絶縁膜４３４を選択食刻して絶縁膜４３４内に第２ビアホール４３２を形成し、前述した工程と同様な方法により第２ビアホール４３２内に第２導電性プラグ４３３を形成する。 第３段階として、図２６に示すように、第３層間絶縁膜４３４上の所定部分に第２導電性プラグ４３２と連結されるようにＡｌ合金又はＣｕ合金材質の第３導電性パッド４３６を形成し、第３導電性パッド４３６表面の所定部分が露出されるように第３導電性パッド４３６を包含した第３層間絶縁膜４３４上に保護膜４３８を形成して、多層配線を有する半導体素子の多層パッド４００の製造を終了する。
【００７５】
このような構造を有するように工程を進行する場合も、ワイヤボンディング時又は製品の特性を評価するためのプロービング時、外部から加えられるストレスを分散させることができて、クラック発生を顕著に減らし得るようになる。
【００７６】
（Ｖ）第５の実施形態
以下、図１３に示した断面図を参照して第５の実施形態を説明する。
図１３によると、本発明の第５の実施形態の多層パッドを具備した半導体素子は大きく次の構成を有する。
【００７７】
フィールド酸化膜、トランジスタ、及びキャパシタが具備された半導体基板５２０上に第１層間絶縁膜５２２が形成され、この第１層間絶縁膜５２２上のパッド形成部に第１導電性パッド５２４が形成され、この第１導電性パッド５２４を包含した第１層間絶縁膜５２２上に導電性パッド５２４表面の所定部分が露出されるようにビアホール５２６が具備された第２層間絶縁膜５２８が形成され、ビアホール５２６内に導電性プラグ５２７が形成される。ついで、第２層間絶縁膜５２８上の所定部分に導電性プラグ５２７と連結されるように第２導電性パッド５３０が形成され、この第２導電性パッド５３０を包含した第２層間絶縁膜５２８上に第２導電性パッド５３０表面の所定部分が露出されるようにワイドビアホール５３２が形成された第３層間絶縁膜５３４が形成される。ワイドビアホール５３２を包含した第３層間絶縁膜５３４上の所定部分には第３導電性パッド５３６が形成され、第３導電性パッド５３６を包含した第３層間絶縁膜５３４上に第３導電性パッド５３６表面の所定部分が露出されるように保護膜５３８が形成される。ここで、第３導電性パッド５３６の表面露出部は以後パッケージ製造時に導電性パッドとリードとがワイヤボンディングされるパッド窓領域５４０を示す。
【００７８】
図１４は、図１３の多層パッドが具備された半導体素子の平面図である。
即ち、図１４に示すように、パッド窓領域５４０は第３導電性パッド５３６の中央部に正方向に形成され、その下部には第１乃至第３導電性パッド５２４、５３０、５３６が形成される。
【００７９】
このとき、第１、第２導電性パッド５２４、５３０を電気的に連結させるビアホール５２６、５３２の表面上のレイアウト配置はいろんな形態に適用可能であるが、図１４に示すようにエッジアレイ構造を有するように形成することもでき、図示されていないがバー形態を有するように形成することもできる。
【００８０】
ここで、図１３は図１４のＩ−Ｉ部分を切断した断面図で、符号５００ａはパッド形成部、符号５００ｂはセルとパッド形成部との間の連結部を示す。
【００８１】
そして、前記構造の多層パッドを具備した半導体素子は次の第３段階を経て製造される。これを図２７乃至図２９に示した工程別断面図を参照して説明する。
【００８２】
第１段階として、図２７に示すように、フィールド酸化膜、トランジスタ、及びキャパシタが具備された半導体基板５２０上に９０００〜１１０００オングストロームの厚さの第１層間絶縁膜５２２を形成し平坦化した後、その全面にＡｌ合金又はＣｕ合金材質の導電性膜を５５００〜６５００オングストロームの厚さに形成する。ついで、導電性膜上にＴｉＮ又はＴｉ／ＴｉＮ積層膜構造の反射防止膜（図示せず）を２００〜３５０オングストロームの厚さに形成し、光食刻工程により第１層間絶縁膜５２２表面の所定部分が露出されるように反射防止膜と導電性膜とを食刻して第１導電性パッド５２４を形成する。次いで、第１導電性パッド５２４を包含した第１層間絶縁膜５２２上に酸化膜材質の第２層間絶縁膜５２８を１５０００〜１７０００オングストロームの厚さに形成し平坦化した後、光食刻工程により第１導電性パッド５２４のエッジ部（パッド窓領域５４０の外郭部）表面の所定部分が露出されるように第２層間絶縁膜５２８を選択食刻して第２層間絶縁膜内にビアホール５２６を形成する。
【００８３】
ついで、ビアホール５２６を包含した第２層間絶縁膜５２８上にＣＶＤ法によりＷ、Ａｌ合金、Ｃｕ合金などの導電性物質を形成し、これをＣＭＰ工程を施して平坦化させてビアホール５２６内に導電性プラグ５２７を形成する。このとき、導電性プラグ５２７がＷで形成された場合には膜質蒸着特性を向上させるためビアホール５２６内にＴｉ／ＴｉＮ積層膜構造の障壁金属膜（図示せず）をさらに形成するのが良い。
【００８４】
第２段階として、図２８に示すように、第２層間絶縁膜５２８上の所定部分に導電性プラグ５２７と連結されるようにＡｌ合金又はＣｕ合金材質の第２導電性パッド５３０を形成し、その全面に酸化膜材質の第３層間絶縁膜５３４を１４０００〜１６０００オングストロームの厚さに形成し平坦化した後、第２導電性パッド５３０の中央部が所定部分露出されるように第３層間絶縁膜５３４を食刻して絶縁膜５３４内にワイドビアホール５３２を形成する。このとき、第２導電性パッド５３０は第１導電性パッド５２４と同様なサイズに形成される。なお、他の工程条件は第１段階と同様である。
【００８５】
第３段階として、図２９に示すように、ワイドビアホール５３２を包含した第３層間絶縁膜５３４上の所定部分に第１段階と同様な工程条件にＡｌ合金又はＣｕ合金材質の第３導電性パッド５３６を形成し、導電性パッド５３６の中央部表面の所定部分が露出されるようにその全面に保護膜５３８を形成して、多層配線を有する半導体素子の多層パッド５００の製造を終了する。
【００８６】
このような構造を有するように工程を進行する場合、第３導電性パッド５３６下部に形成された第２導電性パッド５３０に起因して、ワイヤボンディングがなされる部分のパッド厚さを充分に厚くさせ得る効果が得られて、製品の特性評価のためのプロービング時又はワイヤボンディング時にパッドにストレスが加えられてもパッドの変形及び層間絶縁膜にクラックが発生することを最小化し、第１乃至第４の実施形態の場合よりも工程進行が容易で費用が節減されるという効果がある。
【００８７】
このとき、本発明の第１乃至第５の実施形態で示された半導体素子の多層パッド構造は既に説明した３層配線構造を有する半導体素子の外に４層及び５層配線構造を要する半導体素子の製造時にも同様に適用可能である。
【００８８】
そして、第１乃至第５の実施形態の一変形例として、本発明で示した多層パッドはそれぞれの実施形態において、第３導電性パッドを包含した第３層間絶縁膜上に導電性パッドの表面が所定部分露出されるようにワイドビアホールが具備された第４層間絶縁膜と、ワイドビアホールを通じて第３導電性パッドと連結される第４導電性パッドと、がさらに形成された構造を有するように製造することもできる。
【００８９】
この場合、保護膜形成工程の以前に実施されるワイドビアホールが具備された第４層間絶縁膜形成工程及び第４導電性パッド形成工程は上述の工程（例えば、第５の実施形態の第２、第３段階工程）と同様に進行されるから、その説明は省略する。
【００９０】
以上、実施の形態に基づいて本発明を具体的に説明したが、本発明はこれに限定されず、本発明の技術的思想内で当分野の通常の知識によりその変形及び改良が可能であることは勿論である。
【００９１】
【発明の効果】
以上説明したように本発明では、第１、第２ビアコンタクトホールがワイヤボンディング領域の一面側外郭部のみに形成されるので、ワイヤボンディングのときゴールドボールがボンディング領域の中央地点に正確に整列されずに一方に片寄る状態にボンディングされても絶縁層でのクラック発生の頻度を既存よりも１／４ほど減らすことができる。
【００９２】
また、セル形成部とパッド形成部との連結ラインにビアコンタクトホールが形成されるから、外部ストレスからボンディングパッドが開放されてクラック発生を最小化し得ると共に、バー形態のビアホールによりコンタクト抵抗減少の効果が得られる。
【００９３】
また、ワイヤボンディング時又は製品の特性を評価するためのプロービング時に外部からパッドに加えられるストレスを分散させることが可能になって絶縁膜のクラック発生を顕著に減らすことができる。
【００９４】
また、第２、第３導電性パッドの積層効能により工程進行上の困難を伴うことなくワイヤボンディング領域のファイナルパッド（final pad ）の厚さを充分に厚くさせる効果を得ることができ、しかも、層間絶縁膜のクラック発生の最小化及び費用節減効果を同時に得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による多層パッドを具備した半導体素子の構造を示す断面図である。
【図２】第１の実施形態に適用可能な図１の平面図である。
【図３】第１の実施形態に適用可能な図１の平面図である。
【図４】第１の実施形態に適用可能な図１の平面図である。
【図５】第１の実施形態に適用可能な図１の平面図である。
【図６】本発明の第２の実施形態による多層パッドを具備した半導体素子を示す断面図である。
【図７】図３の断面図である。
【図８】本発明の第３の実施形態による多層パッドを具備した半導体素子の構造を示す断面図である。
【図９】図５の平面図である。
【図１０】本発明の第４の実施形態による多層パッドを具備した半導体素子の構造を示す断面図である。
【図１１】図７の平面図である。
【図１２】図７の平面図である。
【図１３】本発明の第５の実施形態による多層パッドを具備した半導体素子の構造を示す断面図である。
【図１４】図９の平面図である。
【図１５】本発明の第１の実施形態による多層パッドを具備した半導体素子の製造方法を示す図である。
【図１６】本発明の第１の実施形態による多層パッドを具備した半導体素子の製造方法を示す図である。
【図１７】本発明の第１の実施形態による多層パッドを具備した半導体素子の製造方法を示す図である。
【図１８】本発明の第２の実施形態による多層パッドを具備した半導体素子の製造方法を示す図である。
【図１９】本発明の第２の実施形態による多層パッドを具備した半導体素子の製造方法を示す図である。
【図２０】本発明の第２の実施形態による多層パッドを具備した半導体素子の製造方法を示す図である。
【図２１】本発明の第３の実施形態による多層パッドを具備した半導体素子の製造方法を示す図である。
【図２２】本発明の第３の実施形態による多層パッドを具備した半導体素子の製造方法を示す図である。
【図２３】本発明の第３の実施形態による多層パッドを具備した半導体素子の製造方法を示す図である。
【図２４】本発明の第４の実施形態による多層パッドを具備した半導体素子の製造方法を示す図である。
【図２５】本発明の第４の実施形態による多層パッドを具備した半導体素子の製造方法を示す図である。
【図２６】本発明の第４の実施形態による多層パッドを具備した半導体素子の製造方法を示す図である。
【図２７】本発明の第５の実施形態による多層パッドを具備した半導体素子の製造方法を示す図である。
【図２８】本発明の第５の実施形態による多層パッドを具備した半導体素子の製造方法を示す図である。
【図２９】本発明の第５の実施形態による多層パッドを具備した半導体素子の製造方法を示す図である。
【図３０】従来の多層パッドを具備した半導体素子の構造を示す断面図である。
【図３１】図３０の平面図である。
【符号の説明】
１２０，２２１，３２０，４２０，５２０ 半導体基板
１２２，２２２，３２２，４２２，５２２ 第１層間絶縁膜
１２４，２２４，３２４，４２４，５２４ 第１導電性パッド
１２６，２２６，３２６，４２６，５２６ 第１ビアホール
１２７，２２７，３２７，４２７，５２７ 第１導電性プラグ
１２８，２２８，３２８，４２８，５２８ 第２層間絶縁膜
１３０，２３０，３３０，４３０，５３０ 第２導電性パッド
１３２，２３２，３３２，４３２，５３２ 第２ビアホール
１３３，２３３，３３３，４３３，５３３ 第２導電性プラグ
１３４，２３４，３３４，４３４，５３４ 第３層間絶縁膜
１３６，２３６，３３６，４３６，５３６ 第３導電性パッド
１３８，２３８，３３８，４３８，５３８ 保護膜
１４０，２４０，３４０，４４０，５４０ パッド窓領域

Claims (45)

  1. 半導体基板上に形成された第１層間絶縁膜と、
    この第１層間絶縁膜上の所定部分に形成され、パッド窓領域の一面側外郭部に沿って長く延長された形状の第１導電性パッドと、
    この第１導電性パッドを包含した前記第１層間絶縁膜上に形成され、前記第１導電性パッド表面の所定部分が露出されるように第１ビアホールが具備された第２層間絶縁膜と、
    前記第１ビアホール内に形成された第１導電性プラグと、
    この第１導電性プラグと連結されるように前記第２層間絶縁膜上の所定部分に形成され、パッド窓領域の一面側外郭部に沿って長く延長された形状の第２導電性パッドと、
    この第２導電性パッドを包含した前記第２層間絶縁膜上に形成され、前記第２導電性パッド表面の所定部分が露出されるように第２ビアホールが具備された第３層間絶縁膜と、
    前記第２ビアホール内に形成された第２導電性プラグと、
    この第２導電性プラグと連結されるように前記第３層間絶縁膜上の所定部分に形成された第３導電性パッドと、を備え、
    前記パッド窓領域下部の前記第１、第２層間絶縁膜の中で少なくとも何れか一つの膜上にモザイク配列を有する任意個のバッファ層をさらに形成することを特徴とする多層パッドを具備した半導体素子。
  2. 前記第１乃至第３導電性パッドは、アルミニウム合金又は銅合金からなることを特徴とする請求項１に記載の多層パッドを具備した半導体素子。
  3. 前記第１、第２ビアホールは、エッジアレイ構造を有するか、又はバー形態を有することを特徴とする請求項１又は２のいずれかに記載の多層パッドを具備した半導体素子。
  4. 前記第１、第２導電性プラグは、タングステン、アルミニウム合金又は銅合金の中で選択された何れか一つからなることを特徴とする請求項１乃至３のいずれかに記載の多層パッドを具備した半導体素子。
  5. 前記第１、第２導電性プラグをタングステンで形成する場合、前記第１、第２ビアホール内に第１、第２障壁金属膜をさらに形成することを特徴とする請求項４に記載の多層パッドを具備した半導体素子。
  6. 前記第１、第２障壁金属膜は、チタン／窒化チタン積層構造を有することを特徴とする請求項５に記載の多層パッドを具備した半導体素子。
  7. 前記第１乃至第３導電性パッド上に、窒化チタン又はチタン／窒化チタン積層構造の反射防止膜をさらに形成することを特徴とする請求項１乃至６のいずれかに記載の多層パッドを具備した半導体素子。
  8. 前記第１、第２導電性パッドは、２〜５μｍの幅を有することを特徴とする請求項１乃至７のいずれかに記載の多層パッドを具備した半導体素子。
  9. 前記多層パッドを具備した半導体素子は、前記第３導電性パッドの表面が前記パッド窓領域より広く露出されるようにワイドビアホールが具備された第４層間絶縁膜と第４導電性パッドとをさらに包含し、
    前記ワイドビアホールが具備された前記第４層間絶縁膜は、前記第３導電性パッドを包含した前記第３層間絶縁膜上に形成され、
    前記第４導電性パッドは、前記ワイドビアホールを介して前記第３導電性パッドに接続されるように、前記ワイドビアホールを包含した前記第４層間絶縁膜上の所定部分に形成されることを特徴とする請求項１乃至８のいずれかに記載の多層パッドを具備した半導体素子。
  10. 前記バッファ層は、前記第１、第２層間絶縁膜上で相互同様なモザイク配列構造を有するか、又はジグザグ方式にずれて位置する配列構造を有するように形成されることを特徴とする請求項１乃至９のいずれかに記載の多層パッドを具備した半導体素子。
  11. 前記バッファ層は、相互隣接した二つのバッファ層間の間隔が０．７〜０．８μｍで、それぞれは０．４〜０．６μｍの幅を有することを特徴とする請求項１乃至１０のいずれかに記載の多層パッドを具備した半導体素子。
  12. 前記バッファ層は、前記第１乃至第３層間絶縁膜と異種の物質からなることを特徴とする請求項１乃至１１のいずれかに記載の多層パッドを具備した半導体素子。
  13. 前記異種の物質は、アルミニウム合金、銅合金、ポリシリコンの中で選択された何れか一つであることを特徴とする請求項１２に記載の多層パッドを具備した半導体素子。
  14. 半導体基板上に形成された第１層間絶縁膜と、
    この第１層間絶縁膜上に形成され、パッド窓領域に対応する中央部に複数個の貫通ホールが具備された第１導電性パッドと、
    この第１導電性パッドを包含した前記第１層間絶縁膜上に形成され、前記パッド窓領域外郭の前記第１導電性パッド表面の所定部分が露出されるように第１ビアホールが具備された第２層間絶縁膜と、
    前記第１ビアホール内に形成された第１導電性プラグと、
    この第１導電性プラグと連結されるように前記第２層間絶縁膜上に形成され、前記パッド窓領域より広いワイド貫通ホールが中央部に形成された閉曲線形の第２導電性パッドと、
    この第２導電性パッドを包含した前記第２層間絶縁膜上に形成され、前記第２導電性パッド表面の所定部分が露出されるように第２ビアホールが具備された第３層間絶縁膜と、
    前記第２ビアホール内に形成された第２導電性プラグと、
    この第２導電性プラグと連結されるように前記第３層間絶縁膜上の所定部分に形成された第３導電性パッドと、
    を備えたことを特徴とする多層パッドを具備した半導体素子。
  15. 前記第１乃至第３導電性パッドは、アルミニウム合金又は銅合金からなることを特徴とする請求項１４に記載の多層パッドを具備した半導体素子。
  16. 前記第１、第２導電性プラグは、タングステン、アルミニウム合金又は銅合金の中で選択された何れか一つからなることを特徴とする請求項１４又は１５のいずれかに記載の多層パッドを具備した半導体素子。
  17. 前記第１、第２導電性プラグをタングステンで形成する場合、前記第１、第２ビアホール内に第１、第２障壁金属膜をさらに形成することを特徴とする請求項１６に記載の多層パッドを具備した半導体素子。
  18. 前記第１、第２障壁金属膜は、チタン／窒化チタン積層構造を有することを特徴とする請求項１７に記載の多層パッドを具備した半導体素子。
  19. 前記第１乃至第３導電性パッド上に、窒化チタン又はチタン／窒化チタン積層構造の反射防止膜をさらに形成することを特徴とする請求項１４乃至１８のいずれかに記載の多層パッドを具備した半導体素子。
  20. 前記第１導電性パッドに具備された前記貫通ホールは、相互隣接した二つの貫通ホール間の第１導電性パッド間隔が１〜２μｍで、それぞれは２〜６μｍの幅を有することを特徴とする請求項１４乃至１９のいずれかに記載の半導体素子。
  21. 前記第１導電性プラグと連結された部分の前記第１導電性パッドは、２〜５μｍの幅を有することを特徴とする請求項１４乃至２０のいずれかに記載の多層パッドを具備した半導体素子。
  22. 前記多層パッドを具備した半導体素子は、前記第３導電性パッド表面が前記パッド窓領域より広く露出されるようにワイドビアホールが具備された第４層間絶縁膜と第４導電性パッドとをさらに包含し、
    前記ワイドビアホールの具備された前記第４層間絶縁膜は、前記第３導電性パッドを包含した前記第３層間絶縁膜上に形成され、
    前記第４導電性パッドは、前記ワイドビアホールを介して前記第３導電性パッドに接続されるように、前記ワイドビアホールを包含した前記第４層間絶縁膜上の所定部分に形成されることを特徴とする請求項１４乃至２１のいずれかに記載の多層パッドを具備した半導体素子。
  23. 半導体基板上に第１層間絶縁膜を形成する工程と、
    この第１層間絶縁膜上の所定部分にパッド窓領域の一面側外郭部に沿って長く延長された形状の第１導電性パッドを形成する工程と、
    この第１導電性パッドを包含した前記第１層間絶縁膜上に第１ビアホールが具備された第２層間絶縁膜を形成する工程と、
    前記第１ビアホール内に第１導電性プラグを形成する工程と、
    この第１導電性プラグと連結されるように前記第２層間絶縁膜上の所定部分にパッド窓領域の一面側外郭部に沿って長く延長された形状の第２導電性パッドを形成する工程と、
    この第２導電性パッドを包含した前記第２層間絶縁膜上に第２ビアホールが具備された第３層間絶縁膜を形成する工程と、
    前記第２ビアホール内に第２導電性プラグを形成する工程と、
    この第２導電性プラグと連結されるように前記第３層間絶縁膜上の所定部分に第３導電性パッドを形成する工程と、を含み、
    前記パッド窓領域下部の前記第１、第２層間絶縁膜の中で少なくとも何れか一つの膜上にモザイク配列を有する任意個のバッファ層をさらに形成することを特徴とする多層パッドを具備した半導体素子の製造方法。
  24. 前記第１乃至第３導電性パッドは、アルミニウム合金又は銅合金で形成することを特徴とする請求項２３に記載の多層パッドを具備した半導体素子の製造方法。
  25. 前記第１、第２ビアホールは、エッジアレイ構造又はバー形態に形成することを特徴とする請求項２３又は２４のいずれかに記載の多層パッドを具備した半導体素子の製造方法。
  26. 前記第１、第２導電性プラグは、タングステン、アルミニウム合金又は銅合金の中で選択された何れか一つで形成することを特徴とする請求項２３乃至２５のいずれかに記載の多層パッドを具備した半導体素子の製造方法。
  27. 前記第１、第２導電性プラグをタングステンで形成する場合、前記第１、第２ビアホール内に第１、第２障壁金属膜を形成する工程をさらに包含することを特徴とする請求項２６に記載の多層パッドを具備した半導体素子の製造方法。
  28. 前記第１、第２障壁金属膜は、チタン／窒化チタン積層構造に形成することを特徴とする請求項２７に記載の多層パッドを具備した半導体素子の製造方法。
  29. 前記第１乃至第３導電性パッドの形成の前、前記それぞれの第１乃至第３導電性パッド上に窒化チタン又はチタン／窒化チタン積層構造の反射防止膜を形成する工程をさらに包含することを特徴とする請求項２３乃至２８のいずれかに記載の多層パッドを具備した半導体素子の製造方法。
  30. 前記第１、第２導電性パッドは、２〜５μｍの幅に形成することを特徴とする請求項２３乃至２９のいずれかに記載の多層パッドを具備した半導体素子の製造方法。
  31. 前記第３導電性パッドを形成する工程の以後、前記第３導電性パッドを包含した前記第３層間絶縁膜上に、前記パッド窓領域より広いワイドビアホールが具備された第４層間絶縁膜を形成する工程と、
    前記ワイドビアホールを介して前記第３導電性パッドと連結されるように前記ワイドビルホールを包含した前記第４層間絶縁膜上の所定部分に第４導電性パッドを形成する工程と、
    をさらに包含することを特徴とする請求項２３乃至３０のいずれかに記載の多層パッドを具備した半導体素子の製造方法。
  32. 前記バッファ層は、前記第１、第２層間絶縁膜上で同様なモザイク配列構造を有するか又はジグザグ方式にずれて位置するモザイク配列構造を有するように形成することを特徴とする請求項２３乃至３１のいずれかに記載の多層パッドを具備した半導体素子の製造方法。
  33. 前記バッファ層は、相互隣接した二つのバッファ層間の間隔が０．７〜０．８μｍで、それぞれは０．４〜０．６μｍの幅を有するように形成することを特徴とする請求項２３乃至３２のいずれかに記載の多層パッドを具備した半導体素子の製造方法。
  34. 前記バッファ層は、前記第１乃至第３層間絶縁膜と異種の物質で形成することを特徴とする請求項２３乃至３３のいずれかに記載の多層パッドを具備した半導体素子の製造方法。
  35. 前記異種の物質は、アルミニウム合金、銅合金、ポリシリコンの中で選択された何れか一つであることを特徴とする請求項３４に記載の多層パッドを具備した半導体素子の製造方法。
  36. 前記第１導電性プラグは、前記第１ビアホールを包含した前記第２層間絶縁膜の全面に導電性膜を形成する工程と、ＣＭＰ工程を施して前記導電性膜を平坦化する工程と、を経て形成することを特徴とする請求項２３乃至３５のいずれかに記載の多層パッドを具備した半導体素子の製造方法。
  37. 半導体基板上に第１層間絶縁膜を形成する工程と、
    この第１層間絶縁膜上の所定部分に、パッド窓領域に対応する中央部に複数個の貫通ホールが具備された第１導電性パッドを形成する工程と、
    この第１導電性パッドを包含した前記第１層間絶縁膜上に、前記パッド窓領域外郭で第１ビアホールが具備された第２層間絶縁膜を形成する工程と、
    この第１ビアホール内に第１導電性プラグを形成する工程と、
    前記パッド窓領域より広いワイド貫通ホールが中央部に形成された閉曲線形の第２導電性パッドを、前記第１導電性プラグと連結されるように前記第２層間絶縁膜上に形成する工程と、
    この第２導電性パッドを包含した前記第２層間絶縁膜上に第２ビアホールが具備された第３層間絶縁膜を形成する工程と、
    前記第２ビアホール内に第２導電性プラグを形成する工程と、
    この第２導電性プラグと連結されるように前記第３層間絶縁膜上の所定部分に第３導電性パッドを形成する工程と、
    を含むことを特徴とする多層パッドを具備した半導体素子の製造方法。
  38. 前記第１乃至第３導電性パッドを、アルミニウム合金又は銅合金で形成することを特徴とする請求項３７に記載の多層パッドを具備した半導体素子の製造方法。
  39. 前記第１、第２導電性プラグを、タングステン、アルミニウム合金と銅合金の中で選択された何れか一つで形成することを特徴とする請求項３７又は３８のいずれかに記載の多層パッドを具備した半導体素子の製造方法。
  40. 前記第１、第２導電性プラグをタングステンで形成する場合、前記第１、第２ビアホール内に第１、第２障壁金属膜を形成する工程をさらに包含することを特徴とする請求項３９に記載の多層パッドを具備した半導体素子の製造方法。
  41. 前記第１、第２障壁金属膜は、チタン／窒化チタン積層構造に形成することを特徴とする請求項４０に記載の多層パッドを具備した半導体素子の製造方法。
  42. 前記第１乃至第３導電性パッド形成の前、前記それぞれの第１乃至第３導電性パッド上に窒化チタン又はチタン／窒化チタン積層構造の反射防止膜を形成する工程をさらに包含することを特徴とする請求項３７乃至４１のいずれかに記載の多層パッドを具備した半導体素子の製造方法。
  43. 前記第１導電性パッドに具備される前記貫通ホールを、相互隣接された二つの貫通ホール間の第１導電性パッド間隔が１〜２μｍで、それぞれが２〜６μｍの幅を有するように形成することを特徴とする請求項３７乃至４２のいずれかに記載の多層パッドを具備した半導体素子の製造方法。
  44. 前記第１導電性プラグと連結された部分の前記第１導電性パッドを、２〜５μｍの幅を有するように形成することを特徴とする請求項３７乃至４３のいずれかに記載の多層パッドを具備した半導体素子の製造方法。
  45. 前記第３導電性パッドを形成する工程の後、前記第３導電性パッドを包含した前記第３層間絶縁膜上に、前記パッド窓領域より広いワイドビアホールが具備された第４層間絶縁膜を形成する工程と、
    前記ワイドビアホールを介して前記第３導電性パッドと連結されるように前記ワイドビアホールを包含した前記第４層間絶縁膜上の所定部分に第４導電性パッドを形成する工程と、
    をさらに包含することを特徴とする請求項３７乃至４４のいずれかに記載の多層パッドを具備した半導体素子の製造方法。
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