KR19990048276A - 다층 패드를 구비한 반도체 소자 및 그 제조방법 - Google Patents

Abstract

본 발명에 의한 다층 패드를 구비한 반도체 소자 및 그 제조방법은, 제 1 내지 제 4 도전성 패드가 서로 평행하게 배치되고, 각 도전성 패드 사이에는 비어 홀이 구비된 층간 절연막이 형성되어 있어, 상기 비어 홀 내에 충진된 도전성 플러그에 의해 제 1 내지 제 4 도전성 패드가 서로 전기적으로 접속되는 구조를 갖는 반도체 소자의 다층 패드에 있어서, 파이널 도전성 패드와 바로 이전에 형성된 도전성 패드가 그 사이의 층간 절연막에 구비된 와이드 비어 홀에 내에서 직접적으로 콘택되도록 이루어져, 와이어 본딩시나 제품의 특성 테스트를 위한 프로빙시 미케니컬 스트레스(mechanicalstress)에 의해 야기되는 층간 절연막의 크랙 발생을 최소화할 수 있게 되므로, 소자 단품의 품질 향상을 기할 수 있게 된다.

Description

다층 패드를 구비한 반도체 소자 및 그 제조방법

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 패드 구조의 최적화를 통해, 크랙 발생을 최소화할 수 있도록 한 다층 패드를 구비한 반도체 소자 및 그 제조방법에 관한 것이다.

딥 서브마이크론(deep submicron) 시대로 접어들면서 반도체 소자 제조시 W-플러그, Al-플로우 및, CMP(chemical mechanical polishing) 공정을 조합한 다층 배선 공정의 적용이 필연적으로 요구되고 있다.

다층 배선 공정에 W-플러그 공정을 적용할 경우, W CMP 공정의 적용을 위해 반도체 소자 제조시 콘택 홀과 비아 홀의 사이즈를 일원화시켜 주어야 하므로, 최근에는 기존에 일반적으로 사용되어 왔던 본딩 패드와는 상이한 구조를 가지도록 본딩 패드를 형성해 주고 있다.

도 1 내지 도 4에는 이 W-플러그 공정 적용과 관련된 종래의 다층 패드를 구비한 반도체 소자 제조방법을 나타낸 공정수순도가 도시되어 있다. 상기 공정수순도를 참조하여 그 제조공정을 구체적으로 살펴보면 다음과 같다. 여기서는 편의상, 상기 공정을 제 4 단계로 구분하여 살펴본다.

제 1 단계로서, 도 1에 도시된 바와 같이 절연막(미 도시)이 구비된 반도체 기판(10) 상의 패드 형성부에, Al 합금이나 Cu 합금 재질의 제 1 도전성 패드(12)를 형성하고, 제 1 도전성 패드(12)를 포함한 기판(10) 상에 산화막 재질의 제 1 층간 절연막(14)을 형성한다. 이어, 제 1 도전성 패드(12)의 표면이 소정 부분 노출되도록 제 1 층간 절연막(14)을 선택식각하여 상기 절연막(14) 내에 복수개의 제 1 비아 홀(h1)을 형성하고, 후속 공정인 W 재질의 도전성막 증착 공정이 원활하게 이루어지도록 하기 위하여, 제 1 비아 홀(h1) 내에만 선택적으로 Ti/TiN 적층 구조의 제 1 장벽 금속막(미 도시)을 형성한다.

제 2 단계로서, 도 2에 도시된 바와 같이 상기 제 1 비아 홀(h1)을 포함한 제 1 층간 절연막(14) 상에 CVD 공정을 이용하여 W 재질의 도전성막을 증착하고, CMP 공정으로 상기 도전성막을 평탄화시켜, 상기 제 1 비아 홀(h1) 내에 제 1 W-플러그(18a)를 형성한다.

제 3 단계로서, 도 3에 도시된 바와 같이 상기 제 1 W-플러그(18a)를 포함한 제 1 층간 절연막(14) 상의 소정 부분에 Al 합금 재질이나 Cu 합금 재질의 제 2 도전성 패드(20)를 형성하고, 제 1 단계에서 제시된 공정과 동일한 방법으로 제 2 도전성 패드(20)를 포함한 제 1 층간 절연막(14) 상에 제 2 비아 홀(h2)이 구비된 제 2 층간 절연막(22)을 형성한 다음, 제 2 단계에서 제시된 공정과 동일한 방법으로 제 2 비아 홀(h2) 내에 제 2 W-플러그(18b)를 형성한다. 이어, 상기 제 2 W-플러그(18b)를 포함한 제 2 층간 절연막(22) 상의 소정 부분에 Al 합금 재질이나 Cu 합금 재질의 제 3 도전성 패드(24)를 형성하고, 제 1 단계에서 제시된 공정과 동일한 방법으로 제 3 도전성 패드(24)를 포함한 제 2 층간 절연막(22) 상에 제 3 비아 홀(h3)이 구비된 제 3 층간 절연막(26)을 형성한 다음, 제 2 단계에서 제시된 공정과 동일한 방법으로 제 3 비아 홀(h3) 내에 제 3 W-플러그(18c)를 형성한다.

제 4 단계로서, 도 4에 도시된 바와 같이 상기 제 3 W-플러그(18c)를 포함한 제 3 층간 절연막(26) 상의 소정 부분에 Al 합금 재질이나 Cu 합금 재질의 제 4 도전성 패드(28)를 형성하고, 패드 창(와이어 본딩시 Au 볼이나 Au 범프가 형성될 부분)으로 사용될 부분의 제 4 도전성 패드(28) 표면이 노출되도록, 제 4 도전성 패드(28)를 포함한 제 3 층간 절연막(26) 상에 보호막(30)을 형성해 주므로써, 반도체 소자의 다층 패드 제조를 완료한다.

그 결과, 다수의 도전성 패드들(12),(20),(24) 사이에는 복수의 비어 홀들(h1),(h2),(h3)이 구비된 층간 절연막(14),(22),(26)이 형성되고, 이 비어 홀 내에 충진된 도전성 플러그(18a),(18b),(18c)에 의해 그 각각이 서로 전기적으로 접속되는 구조를 갖는 다층 패드가 구비된 반도체 소자가 완성된다.

그러나, 상기 공정을 이용하여 도 4의 단면 구조를 가지도록 다층 패드를 구비한 반도체 소자를 형성할 경우에는 다음과 같은 문제가 발생하게 된다.

최종적으로 만들어진 반도체 제품의 전기적 특성(예컨대, EDS:electric die sorting) 평가시 프로빙(probing)에 의해 도전성 패드가 스트레스(stress)를 받게 되므로, 층간 절연막의 크랙(32)이 발생하게 된다. 이러한 현상은 패드 창에서 제 3 도전성 패드와 리드를 와이어 본딩해 줄 때에도 동일하게 발생된다.

이것은, 단단한 층간 절연막 사이 사이에 상대적으로 연성이 좋은 Al 합금 재질의 도전성 패드가 끼어있음으로해서, 도 4의 화살표 방향으로 스트레스가 가해질 경우, 일차적으로 도전성 패드에 변형(distortion)이 생기게 되고, 이로 인하여 도전성 패드 및 층간 절연막 깨짐(32)이 발생되는 것으로, 이는 마치 두 개의 방석 사이에 유리를 놓고 밟았을 때 유리가 깨어지는 것과 동일한 이치라 할 수 있다.

이와 같이, 층간 절연막에 크랙(32)이 발생될 경우 와이어 본딩 불량 및 반도체 패키지의 어셈블리 특성 저하 등과 같은 심각한 질 저하 문제가 야기되므로, 이에 대한 개선책이 시급하게 요구되고 있다.

이에 본 발명의 목적은, 다층 배선을 갖는 반도체 소자의 패드 구조 변경을 통하여, 와이어 본딩시나 또는 제품의 전기적 특성 평가시 프로빙에 의해 야기되는 크랙 발생을 최소화할 수 있도록 하므로써, 소자 단품의 품질 향상을 기할 수 있도록 한 다층 패드를 구비한 반도체 소자 및 그 제조방법을 제공함에 있다.

도 1 내지 도 4는 종래의 다층 패드를 구비한 반도체 소자 제조방법을 도시한 공정수순도,

도 5 내지 도 8은 본 발명에 의한 다층 패드를 구비한 반도체 소자 제조방법을 도시한 공정수순도이다.

상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상의 소정 부분에 형성된 제 1 도전성 패드와, 상기 제 1 도전성 패드를 포함한 상기 기판 상에 형성되며, 내부에 제 1 도전성 플러그가 충진된 복수의 제 1 비어 홀이 형성되어 있는 제 1 층간 절연막과, 상기 제 1 도전성 플러그와 접속되도록, 상기 제 1 층간 절연막 상의 소정 부분에 형성된 제 2 도전성 패드와, 상기 제 2 도전성 패드를 포함한 상기 제 1 층간 절연막 상에 형성되며, 내부에 제 2 도전성 플러그가 충진된 복수의 제 2 비어 홀이 형성되어 있는 제 2 층간 절연막과, 상기 제 2 도전성 플러그와 접속되도록, 상기 제 2 층간 절연막 상의 소정 부분에 형성된 제 3 도전성 패드와, 상기 제 3 도전성 패드를 포함한 상기 제 2 층간 절연막 상에 형성되며, 상기 제 3 도전성 패드의 중앙부 표면이 소정 부분 노출되도록 와이드한 제 3 비어 홀이 형성되어 있는 제 3 층간 절연막과, 상기 제 3 비아 홀 내에 형성된 도전성막 및, 상기 제 3 비아 홀 내의 도전성막을 포함한 상기 제 3 층간 절연막 상의 소정 부분에 걸쳐 형성된 제 4 도전성 패드로 이루어진 다층 패드를 구비한 반도체 소자가 제공된다.

상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상의 소정 부분에 제 1 도전성 패드를 형성하는 단계와, 상기 제 1 도전성 패드를 포함한 상기 기판 상에, 복수의 제 1 비어 홀이 구비된 제 1 층간 절연막을 형성하는 단계와, 상기 제 1 비어 홀 내에 제 1 도전성 플러그를 형성하는 단계와, 상기 제 1 층간 절연막 상의 소정 부분에, 상기 제 1 도전성 플러그와 접속되도록 제 2 도전성 패드를 형성하는 단계와, 상기 제 2 도전성 패드를 포함한 상기 제 1 층간 절연막 상에, 복수의 제 2 비어 홀이 구비된 제 2 층간 절연막을 형성하는 단계와, 상기 제 2 비어 홀 내에 제 2 도전성 플러그를 형성하는 단계와, 상기 제 2 층간 절연막 상의 소정 부분에, 상기 제 2 도전성 플러그와 접속되도록 제 3 도전성 패드를 형성하는 단계와, 상기 제 3 도전성 패드를 포함한 상기 제 2 층간 절연막 상에, 와이드한 제 3 비어 홀이 구비된 제 3 층간 절연막을 형성하는 단계와, 상기 제 3 비어 홀 내에 도전성막을 형성하는 단계 및, 상기 제 3 비어 홀 내의 도전성막을 포함한 상기 제 3 층간 절연막 상의 소정 부분에 제 4 도전성 패드를 형성하는 단계로 이루어진 다층 패드를 구비한 반도체 소자 제조방법이 제공된다.

상기 구조를 가지도록 다층 패드를 구비한 반도체 소자를 제조한 결과, 별도의 공정(예컨대, 광식각 공정) 추가없이도, 제 4 도전성 패드 하부에 형성된 도전성막으로 인해 제 4 도전성 패드 자체의 두께가 도전성막의 두께 만큼 더 두꺼워진 효과를 얻을 수 있게 되므로, 웨이퍼 프로빙시 또는 와이어 본딩시에 도전성 패드에 스트레스가 가해지더라도 패드의 변형이나 층간 절연막에 크랙이 발생하는 것을 최소화할 수 있게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

도 5 내지 도 8은 본 발명에 의한 다층 패드를 구비한 반도체 소자 제조방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조 공정을 구체적으로 살펴보면 다음과 같다. 여기서는 편의상, 상기 공정을 크게 제 4 단계로 구분하여 설명한다.

제 1 단계로서, 도 5에 도시된 바와 같이 절연막(미 도시)이 형성된 반도체 기판(100) 상에 Al 합금(예컨대, Al-0.8%Si-0.5%Cu, Al-0.8%Si-0.2%Cu, Al-1.0%Cu)이나 Cu 합금 재질의 도전성막을 5500 ~ 6500Å의 두께로 형성한 후, 그 위에 TiN이나 Ti/TiN 적층막 구조의 반사 방지막(미 도시)을 200 ~ 350Å의 두께로 형성하고, 기판(100) 표면이 소정 부분 노출되도록 상기 반사 방지막과 도전성막을 선택식각하여 기판(100) 상에 제 1 도전성 패드(102)를 형성한다. 이어, 제 1 도전성 패드(102)를 포함한 기판(100) 상에 산화막 재질의 제 1 층간 절연막(104)을 형성하고, 광식각 공정을 이용하여 상기 제 1 도전성 패드(102)의 표면이 소정 부분 노출되도록, 제 1 층간 절연막(104)을 식각하여 상기 절연막(104) 내에 제 1 비어 홀(h1)을 형성한다.

제 2 단계로서, 도 6에 도시된 바와 같이 제 1 비어 홀(h1)을 포함한 제 1 층간 절연막(104) 상에 W, Al 합금, Cu 합금 재질의 도전성막을 CVD법으로 형성하고, 이를 CMP 공정으로 평탄화시켜, 제 1 비어 홀(h1) 내에 제 1 도전성 플러그(108a)를 형성한다.

이때, 상기 제 1 도전성 플러그(108a)가 W으로 형성되었을 경우에는 막질 증착 특성을 향상시켜 주기 위하여, 상기 제 1 비어 홀(h1) 내부에 Ti/TiN 적층막 구조의 장벽 금속막(미 도시)을 더 형성해 주어야 한다.

제 3 단계로서, 도 7에 도시된 바와 같이 제 1 층간 절연막(104) 상의 소정 부분에, 반사 방지막이 구비된 제 2 도전성 패드(110)를 제 1 도전성 플러그(108a)와 접속되도록 형성하고, 그 전면에 산화막 재질의 제 2 층간 절연막(112)을 형성한 다음, 상기 제 2 층간 절연막(112) 내에 제 1 단계의 공정과 동일한 방법으로 복수의 제 2 비어 홀(h2)을 형성한다. 이어, 제 2 단계의 공정과 동일한 방법으로 상기 제 2 비어 홀(h2) 내에 W, Al 합금, Cu 합금 재질의 제 2 도전성 플러그(108b)를 형성한 후, 제 2 층간 절연막(112) 상의 소정 부분에 반사 방지막이 구비된 제 3 도전성 패드(114)를 제 2 도전성 플러그(108b)와 접속되도록 형성하고, 그 전면에 제 3 층간 절연막(116)을 형성한 다음, 제 3 도전성 패드(114)의 중앙부가 소정 부분 노출되도록 제 3 층간 절연막(116)을 식각하여, 상기 절연막(116) 내에 후 공정에서 형성될 패드 창보다 큰, 와이드한 제 3 비아 홀(h3)을 형성한다.

이때, 상기 제 1 내지 제 3 도전성 패드는 서로 동일한 사이즈로 형성되며, 기타 다른 공정 조건은 제 1 및 제 2 단계에서와 동일하게 적용된다.

제 4 단계로서, 도 8에 도시된 바와 같이 제 3 비어 홀(h3) 내에 W, Al 합금, Cu 합금 등의 재질로 이루어진 도전성막(108c)을 3800 ~ 4200Å의 두께로 형성하고, 상기 제 3 비어 홀(h3) 내의 도전성막(108c)을 포함한 제 3 층간 절연막(116) 상의 소정 부분에 제 4 도전성 패드(118)를 형성한 다음, 상기 제 4 도전성 패드(118)의 표면이 소정 부분 노출되도록 그 전면에 보호막(120)을 형성해 주므로써, 다층 배선을 갖는 반도체 소자의 다층 패드 제조를 완료한다. 여기서, 제 4 도전성 패드(118)의 표면 노출부가 와이어 본딩이 이루어지는 패드 창으로 사용된다.

이 경우 역시, 상기 제 4 도전성 패드(118)는 제 1 도전성 패드(102)와 동일한 사이즈로 형성되며, 기타 다른 공정 조건은 제 1 및 제 2 단계에서와 동일하게 적용된다.

따라서, 본 발명에서 제시된 다층 패드를 구비한 반도체 소자는, 다음과 같은 단면 구조를 가지게 된다.

절연막이 구비된 반도체 기판(100) 상의 소정 부분에는 제 1 도전성 패드(102)가 형성되어 있고, 제 1 도전성 패드(102)를 포함한 기판(100) 상에는 상기 도전성 패드(102)의 표면이 소정 부분 노출되도록, 제 1 비어 홀(h1)이 구비된 제 1 층간 절연막(104)이 형성되어 있으며, 상기 제 1 도전성 패드(102)를 포함한 기판(100) 상에는 복수의 제 1 비어 홀(h1)이 구비된 제 1 층간 절연막(104)이 형성되어 있고, 상기 제 1 비어 홀(h1) 내에는 제 1 도전성 플러그(108a)가 형성되어 있다.

제 1 층간 절연막(104) 상의 소정 부분에는 상기 제 1 도전성 플러그(108a)와 접속되도록 제 2 도전성 패드(110)가 형성되어 있고, 제 2 도전성 패드(102)를 포함한 제 1 층간 절연막(104) 상에는 복수의 제 2 비어 홀(h2)이 구비된 제 2 층간 절연막(112)이 형성되어 있고, 상기 제 2 비어 홀(h2) 내에는 제 2 도전성 플러그(108b)가 형성되어 있다.

그리고, 제 2 층간 절연막(112) 상의 소정 부분에는 상기 제 2 도전성 플러그(108b)와 접속되도록 제 3 도전성 패드(114)가 형성되어 있고, 제 3 도전성 패드(114)를 포함한 제 2 층간 절연막(112) 상에는 제 3 도전성 패드(114)의 중앙부 표면이 소정 부분 노출되도록, 와이드한 제 3 비어 홀(h3)이 구비되어 있는 제 3 층간 절연막(116)이 형성되어 있으며, 제 3 비어 홀(h3) 내부의 제 3 도전성 패드(114) 상에는 소정 두께의 도전성막(108c)이 형성되어 있고, 제 3 비어 홀(h3) 내부의 도전성막(108c)을 포함한 제 3 층간 절연막(116) 상의 소정 부분에는 제 4 도전성 패드(118)가 형성되어 있으며, 제 4 도전성 패드(118)를 포함한 제 3 층간 절연막(116) 상에는 제 4 도전성 패드(118)의 중앙부 표면이 소정 부분 노출되도록 보호막(120)이 형성되어 있다.

이때, 상기 제 4 도전성 패드(118)의 표면 노출부는 상기 제 3 비어 홀(h3)보다 작은 사이즈로 형성되는데, 이 표면 노출부가 바로 와이어 본딩 작업시 패드 창으로 사용되는 부분이다.

이러한 구조를 가지도록 다층 패드를 구비한 반도체 소자를 제조할 경우, 제 4 도전성 패드(118) 하부에 형성된 소정 두께의 도전성막(108c)으로 인해, 와이어 본딩이 이루어지는 부분의 패드 두께를 충분히 두껍게 가져간 효과를 얻을 수 있게 되므로, 제품의 특성 평가를 위한 프로빙시나 또는 와이어 본딩시에 패드에 스트레스가 가해지더라도 패드의 변형이나 층간 절연막에 크랙이 발생하는 것을 최소화할 수 있게 된다. 게다가, 별도의 공정 추가가 없으면서도 기존의 경우보다 공정 진행이 용이하다는 부가적인 효과 또한 얻을 수 있게 된다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 1) 제 4 도전성 패드 하부에 형성된 도전성막으로 인해, 패드 창에서 제 4 도전성 패드 자체의 두께가 도전성막의 두께 만큼 더 두꺼워진 효과를 얻을 수 있게 되므로, 웨이퍼 프로빙시나 또는 와이어 본딩시에 도전성 패드에 스트레스가 가해지더라도 패드의 변형이나 층간 절연막에 크랙이 발생하는 것을 최소화할 수 있게 되고, 2) 기존의 경우보다 공정 진행이 용이하다는 효과를 얻을 수 있게 된다.

Claims (24)

1. 반도체 기판 상의 소정 부분에 형성된 제 1 도전성 패드와,

   상기 제 1 도전성 패드를 포함한 상기 기판 상에 형성되며, 내부에 제 1 도전성 플러그가 충진된 복수의 제 1 비어 홀이 형성되어 있는 제 1 층간 절연막과, 상기 제 1 도전성 플러그와 접속되도록, 상기 제 1 층간 절연막 상의 소정 부분에 형성된 제 2 도전성 패드와,

   상기 제 2 도전성 패드를 포함한 상기 제 1 층간 절연막 상에 형성되며, 내부에 제 2 도전성 플러그가 충진된 복수의 제 2 비어 홀이 형성되어 있는 제 2 층간 절연막과,

   상기 제 2 도전성 플러그와 접속되도록, 상기 제 2 층간 절연막 상의 소정 부분에 형성된 제 3 도전성 패드와,

   상기 제 3 도전성 패드를 포함한 상기 제 2 층간 절연막 상에 형성되며, 상기 제 3 도전성 패드의 중앙부 표면이 소정 부분 노출되도록 단수의 제 3 비어 홀이 형성되어 있는 제 3 층간 절연막과,

   상기 제 3 비아 홀 내에 형성된 도전성막 및,

   상기 제 3 비아 홀 내의 도전성막을 포함한 상기 제 3 층간 절연막 상의 소정 부분에 걸쳐 형성된 제 4 도전성 패드로 이루어진 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
2. 제 1항에 있어서, 상기 제 1 내지 제 4 도전성 패드는 Al 합금이나 Cu 합금으로 이루어진 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
3. 제 2항에 있어서, 상기 Al 합금은 Al-0.8%Si-0.5%Cu, Al-0.8%Si-0.2%Cu, Al-1.0%Cu 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
4. 제 1항에 있어서, 상기 제 1 내지 제 4 도전성 패드는 5500 ~ 6500Å의 두께를 갖는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
5. 제 1항에 있어서, 상기 제 1 및 제 2 도전성 플러그와 상기 도전성막은 W, Al 합금, Cu 합금 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
6. 제 5항에 있어서, 상기 제 1 및 제 2 도전성 플러그와, 상기 도전성막이 W으로 이루어진 경우, 상기 제 1 내지 제 3 비어 홀 내에 제 1 내지 제 3 장벽 금속막이 더 형성된 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
7. 제 6항에 있어서, 상기 제 1 내지 제 3 장벽 금속막은 Ti/TiN 적층 구조를 갖는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
8. 제 1항에 있어서, 상기 도전성막은 3800 ~ 4200Å의 두께를 갖는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
9. 제 1항에 있어서, 상기 제 1 내지 제 4 도전성 패드 표면에 반사 방지막이 더 형성된 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
10. 제 1항에 있어서, 상기 반사 방지막은 TiN 혹은 Ti/TiN 적층 구조를 갖는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
11. 제 10항에 있어서, 상기 반사 방지막은 200 ~ 350Å의 두께를 갖는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
12. 반도체 기판 상의 소정 부분에 제 1 도전성 패드를 형성하는 단계와,

    상기 제 1 도전성 패드를 포함한 상기 기판 상에, 복수의 제 1 비어 홀이 구비된 제 1 층간 절연막을 형성하는 단계와,

    상기 제 1 비어 홀 내에 제 1 도전성 플러그를 형성하는 단계와,

    상기 제 1 층간 절연막 상의 소정 부분에, 상기 제 1 도전성 플러그와 접속되도록 제 2 도전성 패드를 형성하는 단계와,

    상기 제 2 도전성 패드를 포함한 상기 제 1 층간 절연막 상에, 복수의 제 2 비어 홀이 구비된 제 2 층간 절연막을 형성하는 단계와,

    상기 제 2 비어 홀 내에 제 2 도전성 플러그를 형성하는 단계와,

    상기 제 2 층간 절연막 상의 소정 부분에, 상기 제 2 도전성 플러그와 접속되도록 제 3 도전성 패드를 형성하는 단계와,

    상기 제 3 도전성 패드를 포함한 상기 제 2 층간 절연막 상에, 와이드한 제 3 비어 홀이 구비된 제 3 층간 절연막을 형성하는 단계와,

    상기 제 3 비어 홀 내에 도전성막을 형성하는 단계 및,

    상기 제 3 비어 홀 내의 도전성막을 포함한 상기 제 3 층간 절연막 상의 소정 부분에 제 4 도전성 패드를 형성하는 단계로 이루어진 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
13. 제 12항에 있어서, 상기 제 1 내지 제 4 도전성 패드는 Al 합금이나 Cu 합금으로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
14. 제 13항에 있어서, 상기 Al 합금은 Al-0.8%Si-0.5%Cu, Al-0.8%Si-0.2%Cu, Al-1.0%Cu 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
15. 제 12항에 있어서, 상기 제 1 내지 제 4 도전성 패드는 5500 ~ 6500Å의 두께로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
16. 제 12항에 있어서, 상기 제 1 및 제 2 도전성 플러그와 상기 도전성막은 W, Al 합금, Cu 합금 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
17. 제 16항에 있어서, 상기 제 1 및 제 2 도전성 플러그와, 상기 도전성막을 W으로 형성할 경우, 상기 제 1 내지 제 3 층간 절연막 형성후 상기 제 1 내지 제 3 비어 홀 내에 제 1 내지 제 3 장벽 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
18. 제 17항에 있어서, 상기 제 1 내지 제 3 장벽 금속막은 Ti/TiN 적층 구조로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
19. 제 12항에 있어서, 상기 도전성막은 3800 ~ 4200Å의 두께로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
20. 제 12항에 있어서, 상기 제 1 내지 제 4 도전성 패드 형성전, 상기 각 도전성 패드 상에 반사 방지막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
21. 제 12항에 있어서, 상기 반사 방지막은 TiN이나 Ti/TiN 적층 구조로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
22. 제 21항에 있어서, 상기 반사 방지막은 200 ~ 350Å의 두께로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
23. 제 12항에 있어서, 상기 제 1 도전성 플러그는 상기 제 1 비어 홀을 포함한 상기 제 1 층간 절연막 상에 도전성막을 형성하는 단계 및, 상기 도전성막을 CMP 처리하는 단계를 거쳐 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
24. 제 12항에 있어서, 상기 제 2 도전성 플러그는 상기 제 2 비어 홀을 포함한 상기 제 2 층간 절연막 상에 도전성막을 형성하는 단계 및, 상기 도전성막을 CMP 처리하는 단계를 거쳐 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.