KR100741910B1 - 구조적 강도가 향상된 칩 패드 구조를 가지는 반도체 칩 - Google Patents

구조적 강도가 향상된 칩 패드 구조를 가지는 반도체 칩 Download PDF

Info

Publication number
KR100741910B1
KR100741910B1 KR1020060068719A KR20060068719A KR100741910B1 KR 100741910 B1 KR100741910 B1 KR 100741910B1 KR 1020060068719 A KR1020060068719 A KR 1020060068719A KR 20060068719 A KR20060068719 A KR 20060068719A KR 100741910 B1 KR100741910 B1 KR 100741910B1
Authority
KR
South Korea
Prior art keywords
pad
metal wiring
semiconductor
conductive pad
semiconductor chip
Prior art date
Application number
KR1020060068719A
Other languages
English (en)
Inventor
김진한
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060068719A priority Critical patent/KR100741910B1/ko
Priority to US11/778,431 priority patent/US20080017991A1/en
Priority to DE102007033234A priority patent/DE102007033234A1/de
Priority to CNB2007101373095A priority patent/CN100536120C/zh
Priority to JP2007190889A priority patent/JP2008028400A/ja
Application granted granted Critical
Publication of KR100741910B1 publication Critical patent/KR100741910B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05095—Disposition of the additional element of a plurality of vias at the periphery of the internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12043—Photo diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명에 따른 반도체 칩의 도전성 패드는 패드 중앙부 및 패드 주변부로 정의되고, 상기 도전성 패드 아래에 형성된 복수의 금속 배선층 중 적어도 하나는 상기 패드 중앙부를 제외한 나머지 패드 주변부 영역에 형성되고, 상기 패드 주변부에 형성된 상기 금속 배선층의 상부 및 하부에 형성된 2층의 층간 절연막은 상기 패드 중앙부를 통하여 서로 연속되게 형성된 것을 특징으로 한다. 특히, 패드 주변부에 형성되는 금속 배선층은 복수의 금속 배선층 중에서 최상층에 배치된다.
반도체 칩, 칩 패드

Description

구조적 강도가 향상된 칩 패드 구조를 가지는 반도체 칩{SEMICONDUCTOR CHIP INCLUDING AN ENHANCED STRUCTURAL STRENGTH OF CHIP PAD STRUCTURE}
도 1은 종래 반도체 칩 상면에 형성된 칩 패드에 와이어 본딩을 형성하는 상태를 도시한 사시도이다.
도 2a는 종래의 칩 패드 구조를 도시한 상면도로서, 칩 패드 하부에 형성된 복수의 컨택 플러그의 배열 상태를 나타낸다.
도 2b는 종래의 칩 패드 구조를 도시한 단면도로서, 칩 패드 하부에서의 반도체 칩의 단면을 나타낸다.
도 3a는 본 발명에 따른 칩 패드 구조에서 칩 패드 하부에 형성된 복수의 컨택 플러그의 배열 상태를 나타낸 상면도이고, 도 3b는 본 발명의 일 실시예에 따른 칩 패드 하부 구조를 나타낸 단면도이고, 도 3c는 본 발명의 다른 실시예에 따른 칩 패드 하부 구조를 나타낸 단면도이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 자세하게는 복수의 반도체 소자가 형성된 반도체 칩의 칩 패드 구조에 관한 것이다.
일반적으로, 반도체 칩 내에 형성된 복수의 반도체 소자는 칩 상부에 형성된 도전성 패드에 의해 외부 회로와 전기적으로 연결된다. 즉, 도 1에서 보듯이, 반도체 칩(100)은 그 상면에 복수의 도전성 패드(200)를 포함하고, 이 패드(200)에 본딩 와이어(300)를 형성하여 리드 프레임 등과 연결된다.
반도체 기판에는 MOS 트랜지스터 등과 같은 복수의 단위 반도체 회로 소자들이 형성되고, 이들 단위 회로 소자들을 상호 연결하기 위하여 복수의 금속 배선층이 형성되며, 또한 단위 회로 소자들 및 금속 배선층들을 상호 절연하기 위한 복수의 층간 절연막이 형성된다. 그리고, 각각의 단위 회로 소자들과 금속 배선층들은 층간 절연막을 관통하여 형성되는 복수의 컨택 플러그를 통해 전기적으로 연결된다. 반도체 칩의 상면에서 외부 회로와 전기적으로 연결되는 칩 패드 또한 최상층의 층간 절연막을 관통하여 형성된 컨택 플러그를 통해 최상층의 금속 배선층과 전기적으로 연결되며, 그리하여 반도체 기판 위에 형성된 복수의 반도체 소자는 컨택 플러그, 금속 배선층 및 칩 패드를 통해 외부 회로와 연결될 수 있다.
도 2a 및 도 2b를 통하여 종래의 칩 패드 구조를 살펴보면, 칩 패드(200) 아래에는 복수의 금속 배선층 및 복수의 층간 절연막이 적층되어 있으며, 도 2a에는 최상층의 금속 배선층과 전기적으로 연결되기 위한 복수의 컨택 플러그들의 배열 상태를 나타내었고, 도 2b에는 반도체 기판(Sub)에 형성된 반도체 소자들을 포함한 전체 반도체 칩의 단면을 칩 패드 영역에서 개략적으로 나타내었다.
먼저, 도 2a를 참조하면, 칩 패드(200) 바로 아래에 배열된 복수의 컨택 플러그들(C3)이 전체적으로 마름모 또는 정사각형 형태로 배치됨을 볼 수 있다. 그 리고 도 2b를 참조하면, 컨택 플러그(C3)는 다시 최상층의 금속 배선층(M2)에 연결되고, 금속 배선층(M2)는 다시 컨택 플러그(C2)를 통해 최하층의 금속 배선층(M1)과 연결된다. 칩 패드(200), 금속 배선층(M1, M2)은 모두 층간 절연막(D1, D2)에 의해 절연된다. 그리고, 금속 배선층(M1)은 PMD(Polysilicon-Metal Dielectric)에 의해 반도체 소자와 절연되면서, 컨택 플러그(C1)에 의해 트랜지스터를 구성하는 게이트 전극(202) 또는 소스/드레인 확산 영역(204)와 선택적으로 접속된다. 여기서, 도 2a는 설명의 편의상 각 구성 요소를 개략적으로 도시한 것이며, 실제 구성요소의 치수를 반영하는 것은 아니다.
상술한 구조의 종래의 반도체 칩에서는 그 상면에 형성된 칩 패드(200)를 통하여 제품의 상태를 테스트하거나 최종 제품을 위한 패키지 형성 전에 리드 프레임 등과 연결하기 위하여 와이어 본딩을 형성하게 된다. 이때, 테스트용 프로브(Prove) 또는 본딩 와이어에 의해 칩 패드에 상당한 하중이 가해지게 된다. 일반적으로 반도체 칩에 형성된 반도체 소자 및 금속 배선층들 사이의 절연층은 산화막을 이용하고 있는데, 산화물은 균열(Crack)에 매우 취약한 재질이다. 따라서, 와이어 본딩 또는 테스트 프로빙(Probing) 작업시 무리한 하중에 의해 층간 절연막에 균열이 발생할 수 있으며, 궁극적으로는 소자의 동작 불량을 야기하게 된다. 칩 패드에 무리한 하중이 가해지면, 칩 패드 바로 아래의 최상층의 층간 절연막에 직접적으로 균열의 발생이 야기되지만, 발생된 균열에 의한 스트레스가 그 하부에 적층된 층간 절연막에도 전가되어 모든 층간 절연막에 균열이 발생하게 된다.
본 발명은 상술한 문제를 해결하기 위하여 창안된 것으로서, 반도체 칩 상부의 칩 패드를 통해 가해지는 외부 하중에 대한 층간 절연막의 구조적 강도가 현저히 향상된 반도체 칩을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 칩의 도전성 패드는 패드 중앙부 및 패드 주변부로 정의되고, 상기 도전성 패드 아래에 형성된 복수의 금속 배선층 중 적어도 하나는 상기 패드 중앙부를 제외한 나머지 패드 주변부 영역에 형성되고, 상기 패드 주변부에 형성된 상기 금속 배선층의 상부 및 하부에 형성된 2층의 층간 절연막은 상기 패드 중앙부를 통하여 서로 연속되게 형성된 것을 특징으로 한다. 특히, 패드 주변부에 형성되는 금속 배선층은 복수의 금속 배선층 중에서 최상층에 배치된다. 나아가, 도전성 패드 아래에 적층된 복수의 금속 배선층 모두를 패드 중앙부를 제외한 나머지 패드 주변부 영역에 형성하고, 도전성 패드 아래에 적층된 복수의 층간 절연막 모두를 패드 중앙부를 통하여 서로 연속되게 형성하는 것이 더욱 바람직하다.
여기서, 패드 중앙부는 도전성 패드 전체 면적의 25% ~ 50%의 면적을 차지하는 것이 바람직하다. 또한, 본 발명에 따른 반도체 칩은, 반도체 소자, 복수의 금속 배선층 및 도전성 패드를 전기적으로 연결하는 복수의 컨택 플러그를 더 포함하고, 도전성 패드과 최상층의 금속 배선층의 사이, 복수의 금속 배선층들의 사이, 그리고 최하층의 금속 배선층과 반도체 소자의 사이에 형성된 각층의 컨택 플러그들은, 컨택 플러그들의 중심선이 각층별로 교차되어 형성된 것이 바람직하다. 특 히, 본 발명에 따른 칩 패드 구조는 씨모스 이미지 센서용 반도체 칩에 적용될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 칩의 칩 패드 구조를 상세히 설명한다. 첨부한 도면들은 모두 설명의 편의상 일부 구성 요소를 과장하거나 생략하여 도시한 것이며, 도면상의 치수가 실제 제품의 치수를 반영하는 것은 아니다.
먼저, 본 발명에 따른 반도체 칩은, 반도체 기판에 형성된 복수의 반도체 소자와, 반도체 소자들을 전기적으로 연결하는 복수의 금속 배선층들과, 반도체 소자와 상기 금속 배선층의 사이 및 상기 복수의 금속 배선층들의 사이에 개재된 복수의 층간 절연막들과, 최상층의 층간 절연막 위에 형성되어 외부 회로와 전기적으로 연결되는 도전성 패드를 포함한다. 여기서, 반도체 소자는 MOS 트랜지스터 및/또는 씨모스 이미지 소자의 경우 포토다이오드를 포함할 수 있다. 복수의 반도체 소자들을 형성한 후 그 위에 예컨대 PMD 층간 절연막을 형성하고, 다층상호접속 공정을 통해 복수의 금속 배선층들 및 층간 절연막들이 순차적으로 적층된다. 단위 반도체 소자들을 형성하기 위한 공정, 다층상호접속 공정 등은 일반적인 반도체 제조 공정에 따라 진행될 수 있음을 당업자라면 용이하게 이해할 수 있을 것이다.
반도체 칩의 상면에는 외부 회로와의 전기적 접속을 위한 도전성 패드가 형성되는데, 도 3a에서 보듯이, 본 발명에 따른 도전성 칩 패드(200)는 패드 중앙부(220) 및 패드 주변부(240)로 정의된다. 여기서, 패드 중앙부(220)는 패드의 중앙 영역을 가리키며, 패드 주변부(240)는 패드 중앙부(220)를 둘러싸는 주변 영역 을 가리킨다. 특히, 패드(200) 바로 아래에 형성되는 최상층의 금속 배선층(M2)은, 도 3b에서 보듯이, 패드 중앙부(220)를 제외한 나머지 영역, 즉 패드 주변부(240)에만 형성되는 것이 바람직하다. 최상층의 금속 배선층(M2)과 도전성 패드(200)의 접속은 최상층의 층간 절연막을 관통하여 형성되는 복수의 컨택 플러그(C3)를 통해 이루어지는데, 도 3a에서 보듯이, 컨택 플러그(C3)들은 모두 패드 주변부(240)에 형성된다.
도 3b를 참조하면, 본 발명에 따른 반도체 칩에서는, 도전성 패드(200) 아래에 형성된 복수의 금속 배선층(M1, M2) 중 적어도 하나(M2)가 패드 중앙부(220)를 제외한 나머지 패드 주변부 영역(240)에 형성되고, 패드 주변부(240)에만 형성된 금속 배선층(M2)의 상부 및 하부에 형성된 층간 절연막(D12)은 패드 중앙부(220) 아래의 영역을 통하여 서로 연속되게 형성된다. 와이어 본딩 또는 테스트 작업시 주로 패드 중앙부(220)에 하중이 집중될 수 있는데, 도 3b에서 보듯이, 패드 중앙부(220) 아래에 형성된 층간 절연막(D12)은 종래에 비하여 보다 두껍게 형성될 수 있어서, 외부 하중에 대한 구조적 강도가 현저히 향상될 수 있다. 즉, 본 발명의 칩 패드 구조에서는, 적어도 일층의 금속 배선층이 패드 주변부 아래의 영역에만 형성되고, 그 상부 및 하부의 층간 절연막이 패드 중앙부(220)를 통해 연속되어 형성되기 때문에, 패드 중앙부(220) 아래의 층간 절연막(D12)은 종래의 구조와 비교할 때 약 2.5배 이상의 두께로 형성될 수 있다. 따라서, 외부 하중에 대한 구조적 강도가 향상되므로, 층간 절연막 내의 균열 발생이 현저히 감소된다.
도 3b에서는 최상층의 층간 절연막(D12)이 패드 주변부(240)에만 형성된 금 속 배선층(M2)을 개재하여 패드 중앙부(220)를 통해 연속되게 형성된 상태를 나타내었으나, 도 3c에서 보듯이, 도전성 패드(200) 아래에 적층된 복수의 금속 배선층(M1, M2) 모두를 패드 중앙부(220)를 제외한 나머지 패드 주변부(240) 아래의 영역에만 형성하고, 아울러 도전성 패드(200) 아래에 적층된 복수의 층간 절연막 모두를 패드 중앙부(220)에서 서로 연속되게 형성하는 것이 더욱 바람직하다. 즉, 패드 중앙부(220) 아래의 영역에서 연속되는 층간 절연막(D4)을 통해서 도전성 패드(200)에 가해지는 외부 하중에 대한 구조적 강도를 극대화할 수 있다.
한편, 도 3b 및 도 3c의 층간 절연막(D12, D4)의 구조는 도전성 패드(200)에 가해지는 외부 하중에 대한 완충 역할을 수행할 수 있도록 구성되어 있으며, 완충 효과를 극대화하기 위해서, 패드 중앙부(220)가 차지하는 면적을 도전성 패드(200)의 전체 면적에 대해 25% ~ 50%(패드 중앙부의 일변 길이로는 50% ~ 70%)로 유지하는 것이 바람직하다. 패드 중앙부(220)의 면적이 전체 패드 면적의 25% 미만인 경우에는 완충 효과가 떨어지고, 반대로 50% 초과의 경우는 도전성 패드(200)를 형성하기 전 최상층의 층간 절연막의 CMP(Chemical Mechanical Polishing) 공정시 디싱(Dishing) 현상이 발생할 수 있다.
또한, 패드 주변부(240)에서는 여전히 종래의 구조와 같이 금속 배선층 및 층간 절연막이 반복 적층된 구조로 되어 있기 때문에, 균열에 대한 구조적 강도는 여전히 취약할 수 있다. 그러나, 도전성 패드(200)에 가해지는 하중은 주로 패드 중앙부(220)에 집중되기 때문에, 패드 주변부(240)가 종래와 유사한 구조이더라도 균열 발생율은 현저히 저하될 수 있다. 다만, 패드 주변부(240)의 구조적 강도를 더욱 보강하기 위하여, 각층의 층간 절연막에 형성되는 컨택 플러그(C2, C3)의 중심선(L2, L3)이 각층별로 서로 교차되게 형성하는 것이 바람직하다. 더욱 자세히 설명하면, 도 3b에서 보듯이, 패드(200)과 금속 배선층(M2)를 접속하는 컨택 플러그(C3)의 중심선을 L3라 하고, 금속 배선층(M2) 및 금속 배선층(M1)을 접속하는 컨택 플러그(C2)의 중심선을 L2라 할 때, L2 및 L3이 일직선을 이루지 않고 교차되게 배치된다. 따라서, 컨택 플러그의 형성으로 인한 층간 절연막의 결손 영역이 서로 중첩되지 않고 교차될 수 있으므로, 균열에 대한 구조적 강도가 더욱 향상될 수 있다. 여기서, "컨택 플러그들의 중심선이 각층별로 교차"된다는 것는, 도 3b에서 보듯이, 각층에 형성된 컨택 플러그들의 중심선이 일직선을 이루지 않도록 어긋나게 배치된다는 것을 의미한다.
본 발명에 따르면, 도전성 패드 아래의 컨택 플러그 및 금속 배선층이 패드의 주변부 아래에 형성될 수 있도록 하고, 복수층의 층간 절연막이 패드 중앙부를 통해 서로 연속되게 형성될 수 있도록 함으로써, 도전성 패드에 가해지는 외부 하중에 대한 층간 절연막의 구조적 강도를 증대시킬 수 있다. 따라서, 도전성 패드 아래의 적층 구조에서 층간 절연막 내에 균열이 발생하는 것을 효과적으로 방지할 수 있다.
또한, 본 발명에서는, 완충 효과를 극대화하기 위하여 모든 층간 절연막이 패드 중앙부를 통하여 연속되게 형성한다. 이와 같은 구조는 다층 구조의 모든 반도체 칩에 적용될 수 있으며, 특히 금속 배선층이 2 내지 3층 정도로 형성되는 씨 모스 이미지 소자의 경우에 적용하면, 층간 절연막의 균열 방지에 더욱 효과적이다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (6)

  1. 반도체 기판에 형성된 반도체 소자, 상기 반도체 소자를 전기적으로 연결하는 복수의 금속 배선층, 상기 반도체 소자와 상기 금속 배선층의 사이 및 상기 복수의 금속 배선층의 사이에 개재된 복수의 층간 절연막, 및 최상층의 층간 절연막 위에 형성되어 외부 회로와 전기적으로 연결되는 도전성 패드를 포함하는 반도체 칩에 있어서,
    상기 도전성 패드는 패드 중앙부 및 패드 주변부로 정의되고,
    상기 도전성 패드 아래에 형성된 복수의 금속 배선층 중 적어도 하나는 상기 패드 중앙부를 제외한 상기 패드 주변부 하부에 중첩되게 형성되고, 상기 패드 주변부 하부에 형성된 상기 금속 배선층의 상부 및 하부에 형성된 2층의 층간 절연막은 상기 패드 중앙부 하부 영역을 통하여 서로 연속되게 형성된 것을 특징으로 하는 반도체 칩.
  2. 제1항에서,
    상기 패드 주변부에 형성된 상기 금속 배선층은 상기 복수의 금속 배선층 중에서 최상층에 배치된 것을 특징으로 하는 반도체 칩.
  3. 제1항에서,
    상기 도전성 패드 아래에 적층된 상기 복수의 금속 배선층 모두는 상기 패드 중앙부를 제외한 상기 패드 주변부 하부에 중첩되게 형성되고, 상기 도전성 패드 아래에 적층된 상기 복수의 층간 절연막 모두는 상기 패드 중앙부 하부 영역을 통하여 서로 연속되게 형성된 것을 특징으로 하는 반도체 칩.
  4. 제1항에서,
    상기 패드 중앙부는 상기 도전성 패드의 전체 면적의 25% ~ 50%의 면적을 차지하는 것을 특징으로 하는 반도체 칩.
  5. 제1항에서,
    상기 반도체 칩은, 상기 반도체 소자, 상기 복수의 금속 배선층 및 상기 도전성 패드를 전기적으로 연결하는 복수의 컨택 플러그를 더 포함하고,
    상기 도전성 패드과 최상층의 금속 배선층의 사이, 상기 복수의 금속 배선층들의 사이, 및 최하층의 금속 배선층과 상기 반도체 소자의 사이에 형성된 상기 컨택 플러그들은, 상기 컨택 플러그들의 중심선이 각층별로 교차되어 형성된 것을 특징으로 하는 반도체 칩.
  6. 제1항에서,
    상기 반도체 소자는 씨모스 이미지 센서인 것을 특징으로 하는 반도체 칩.
KR1020060068719A 2006-07-21 2006-07-21 구조적 강도가 향상된 칩 패드 구조를 가지는 반도체 칩 KR100741910B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020060068719A KR100741910B1 (ko) 2006-07-21 2006-07-21 구조적 강도가 향상된 칩 패드 구조를 가지는 반도체 칩
US11/778,431 US20080017991A1 (en) 2006-07-21 2007-07-16 Semiconductor chip
DE102007033234A DE102007033234A1 (de) 2006-07-21 2007-07-17 Halbleiterchip und Verfahren zur Ausbildung desselben
CNB2007101373095A CN100536120C (zh) 2006-07-21 2007-07-20 半导体芯片及其制造方法
JP2007190889A JP2008028400A (ja) 2006-07-21 2007-07-23 半導体チップ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060068719A KR100741910B1 (ko) 2006-07-21 2006-07-21 구조적 강도가 향상된 칩 패드 구조를 가지는 반도체 칩

Publications (1)

Publication Number Publication Date
KR100741910B1 true KR100741910B1 (ko) 2007-07-24

Family

ID=38499351

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060068719A KR100741910B1 (ko) 2006-07-21 2006-07-21 구조적 강도가 향상된 칩 패드 구조를 가지는 반도체 칩

Country Status (5)

Country Link
US (1) US20080017991A1 (ko)
JP (1) JP2008028400A (ko)
KR (1) KR100741910B1 (ko)
CN (1) CN100536120C (ko)
DE (1) DE102007033234A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100070633A (ko) * 2008-12-18 2010-06-28 삼성전자주식회사 반도체 소자의 본딩 패드 구조 및 그의 제조방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100902584B1 (ko) * 2007-12-03 2009-06-11 주식회사 동부하이텍 반도체 소자 및 그의 제조 방법
JP2021072341A (ja) 2019-10-30 2021-05-06 キオクシア株式会社 半導体装置
CN114127914B (zh) 2021-05-11 2023-05-26 英诺赛科(苏州)半导体有限公司 集成半导体器件及其制造方法
CN116995061A (zh) * 2022-04-25 2023-11-03 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62237737A (ja) 1986-04-08 1987-10-17 Nec Corp 半導体集積回路装置
KR19990052264A (ko) * 1997-12-22 1999-07-05 윤종용 다층 패드를 구비한 반도체 소자 및 그 제조방법
KR20000009043A (ko) * 1998-07-21 2000-02-15 윤종용 다층 패드를 구비한 반도체 소자 및 그 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6893906B2 (en) * 1990-11-26 2005-05-17 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and driving method for the same
KR100267105B1 (ko) * 1997-12-09 2000-11-01 윤종용 다층패드를구비한반도체소자및그제조방법
JP2002222811A (ja) * 2001-01-24 2002-08-09 Seiko Epson Corp 半導体装置およびその製造方法
US6909196B2 (en) * 2002-06-21 2005-06-21 Micron Technology, Inc. Method and structures for reduced parasitic capacitance in integrated circuit metallizations
JP3961399B2 (ja) * 2002-10-30 2007-08-22 富士通株式会社 半導体装置の製造方法
US7057296B2 (en) * 2003-10-29 2006-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding pad structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62237737A (ja) 1986-04-08 1987-10-17 Nec Corp 半導体集積回路装置
KR19990052264A (ko) * 1997-12-22 1999-07-05 윤종용 다층 패드를 구비한 반도체 소자 및 그 제조방법
KR20000009043A (ko) * 1998-07-21 2000-02-15 윤종용 다층 패드를 구비한 반도체 소자 및 그 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100070633A (ko) * 2008-12-18 2010-06-28 삼성전자주식회사 반도체 소자의 본딩 패드 구조 및 그의 제조방법
US7888802B2 (en) 2008-12-18 2011-02-15 Samsung Electronics Co., Ltd. Bonding pad structure and manufacturing method thereof
KR101589690B1 (ko) 2008-12-18 2016-01-29 삼성전자주식회사 반도체 소자의 본딩 패드 및 그의 제조방법

Also Published As

Publication number Publication date
CN100536120C (zh) 2009-09-02
US20080017991A1 (en) 2008-01-24
JP2008028400A (ja) 2008-02-07
CN101110402A (zh) 2008-01-23
DE102007033234A1 (de) 2008-01-31

Similar Documents

Publication Publication Date Title
US7646087B2 (en) Multiple-dies semiconductor device with redistributed layer pads
US7692274B2 (en) Reinforced semiconductor structures
JP4671814B2 (ja) 半導体装置
US7795615B2 (en) Capacitor integrated in a structure surrounding a die
US7741724B2 (en) Semiconductor device
US7023090B2 (en) Bonding pad and via structure design
JP5710892B2 (ja) 半導体装置
US7915744B2 (en) Bond pad structures and semiconductor devices using the same
TW201351585A (zh) 半導體元件及其製造方法
JP4938983B2 (ja) 半導体集積回路
US20080210935A1 (en) Semiconductor wafer, semiconductor device, and semiconductor device manufacturing method
US7741716B1 (en) Integrated circuit bond pad structures
KR100741910B1 (ko) 구조적 강도가 향상된 칩 패드 구조를 가지는 반도체 칩
US20080122100A1 (en) Novel bond pad design to minimize dielectric cracking
US20080003820A1 (en) Bonding pad structure and method for making the same
US7531903B2 (en) Interconnection structure used in a pad region of a semiconductor substrate
JP2006108329A (ja) 半導体装置
US7026547B1 (en) Semiconductor device and a method for fabricating a semiconductor device
US8183663B2 (en) Crack resistant circuit under pad structure and method of manufacturing the same
JP2012039001A (ja) 半導体装置
WO2006046302A1 (ja) 半導体装置及びその製造方法
JP2011091130A (ja) 半導体装置
JP5485132B2 (ja) 半導体装置
US8247903B2 (en) Semiconductor device
JP5113509B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120619

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee