JP5710892B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、とくに、基板上にボンディングパッド等のパッドが設けられた半導体装置に関する。
近年、多層配線構造の層間絶縁膜として、たとえば比誘電率（ｋ値）が２．７以下のいわゆる低誘電率絶縁膜（ｌｏｗ−ｋ膜）が用いられるようになっている。しかし、低誘電率膜は一般的に機械的強度が弱い。そのため、ボンディングパッドへのワイヤボンディングやプロービングによりボンディングパッドに荷重がかかった場合に、層間絶縁膜のクラックや剥離等が生じ、最終製品の歩留りが劣化するという問題があった。
特許文献１（ＷＯ２００５／０９６３６４号公報）には、膜強度及び密着性が低い低誘電率層間絶縁膜を用いた半導体装置において、上下配線層中に形成された補強配線パターンが重なり合う領域に、回路とは電気的に接続されていない多数の補強ビアパターンを形成し、補強配線パターンを相互に接続した構成が記載されている。これにより、構造的な強度を高めることによって、プロセス時やパッケージング時に発生する膜剥がれや膜破壊を抑制できるとされている。
特許文献２（特開２００４−２３５４１６号公報）には、半導体基板上にボンディングパッドを有し、ボンディングパッドの下に形成され、回路配線が形成される層よりも銅面積率が大きい上部銅配線層と上部銅配線層と電気的に絶縁され、上部銅配線層よりも半導体基板側に形成された下部銅配線層とを含む半導体装置が記載されている。
ＷＯ２００５／０９６３６４号公報 特開２００４−２３５４１６号公報
特許文献２に記載されたように、ボンディングパッド下に銅面積率が大きい上部銅配線層を設けることにより、プロービングおよびワイヤボンディング時の低誘電率膜等の絶縁膜への荷重を軽減することができ、ボンディングパッドへの衝撃に対する耐性が向上すると考えられる。しかし、近年、ＬＳＩの世代が進んでパッドピッチが狭くなっており、ボンディングワイヤのワイヤ径が小さくなっている。これに伴い、ボンディング時の単位面積あたりの荷重が大きくなる傾向にある。そのため、とくに低誘電率膜の構成比率を高めた場合、ボンディングパッド下の銅面積率が大きい上部銅配線層だけではボンディングパッドへの衝撃を吸収しきれないことがある。その場合、下層において、層間絶縁膜の膜剥がれ等が生じて層構造が変形し、ボンディングパッドの剥離の発生率が高くなるおそれがある。
本発明によれば、
基板と、
前記基板上に形成され、低誘電率膜により構成された層間絶縁膜を少なくとも一部の層に含む多層配線構造と、
前記基板上の前記多層配線構造上に形成されたパッドと、を含み、
前記多層配線構造が、
前記パッドと平面視で重なる領域に形成された配線を含む配線用層間絶縁膜と、前記パッドと平面視で重なる領域に形成されたビアを含むビア用層間絶縁膜とが積層された下部多層配線構造と、
前記下部多層配線構造上に、前記パッドと平面視で重なる領域に形成された配線を含む配線用層間絶縁膜と、前記パッドと平面視で重なる領域に形成されたビアを含むビア用層間絶縁膜とが積層された上部多層配線構造と、
前記下部多層配線構造と上部多層配線構造との間に形成された中間絶縁膜と、
を含み、
前記パッドと平面視で重なる領域において、前記上部多層配線構造の前記配線および前記ビアは、前記パッドと接続して形成され、
前記パッドと平面視で重なる領域において、前記中間絶縁膜には、前記上部多層配線構造の前記配線または前記ビアと、前記下部多層配線構造の前記配線または前記ビアとを接続する導電材料が形成されず、
前記パッドと平面視で重なる領域において、前記下部多層配線構造に含まれる前記ビア用層間絶縁膜中の前記ビアが占める面積率が、前記上部多層配線構造に含まれる前記ビア用層間絶縁膜中の前記ビアが占める面積率よりも小さい半導体装置が提供される。
本発明者等は、鋭意検討し、ボンディングパッドにワイヤボンディングやプロービングを行う際に、ボンディングパッドにかかる荷重が、下層に行くにつれて、徐々に層間絶縁膜に吸収される構成とすることにより、層間絶縁膜の膜剥がれ等による層構造の変形を防ぎ、ボンディングパッドの剥離の発生率を低くすることができることを見出した。このような構成とするために、本発明では、多層配線構造の上部と下部とを中間絶縁膜で分けて、各部でビアが占める面積率を異ならせるようにしている。
特許文献１には、補強ビアパターンを設ける構成が記載されているが、本発明の構成のように、多層配線構造の上部と下部とを分けて、各部でビアが占める面積率を異ならせることは考慮されていない。また、特許文献２でも、配線の面積率が規定されているが、ビアについては考慮されていない。そのため、従来、層間絶縁膜の膜剥がれ等による層構造の変形を防ぎ、ボンディングパッドの剥離の発生率を低くするという点で依然として問題があった。
本発明の構成によれば、上部多層配線構造において、パッドと平面視で重なる領域内でパッドと接続された配線やビアが設けられている。これにより、上部多層配線構造の強度を高めることができ、プロービングおよびワイヤボンディング時にパッドに荷重がかかっても、層間絶縁膜のクラックの発生等を防ぐことができる。さらに、上部多層配線構造の下方には、導電材料が形成されていない中間絶縁膜が設けられている。そのため、パッドへの衝撃を中間絶縁膜で緩和することができ、衝撃に対する耐性をある程度向上することができる。さらに、中間絶縁膜の下方に形成された下部多層配線構造においては、ビアの面積率が低く設定されているので、上部多層配線構造および中間絶縁膜で吸収できなかったパッドへの衝撃が、下部多層配線構造の下層に行くにつれて、徐々に層間絶縁膜に吸収され、緩和される構成とすることができる。これにより、層間絶縁膜の膜剥がれやパッドの剥離の発生率を低くすることができ、最終製品の歩留りを向上させることができる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、パッドが形成された半導体装置において、パッドに荷重がかかった場合でも、層間絶縁膜の膜剥がれやパッドの剥離の発生率を低くすることができ、最終製品の歩留りを向上させることができる。
本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態における半導体装置の構成の一例を示す平面図である。 図１に示した半導体装置の断面図である。 半導体装置のボンディングパッドにボンディングワイヤをボンディングする手順を示す断面図である。 本発明の実施の形態における半導体装置の効果を示す図である。 本発明の実施の形態における半導体装置の効果を示す図である。 本発明の実施の形態における半導体装置の構成の他の例を模式的に示す断面図である。 本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。 本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。 本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。
図１は、本実施の形態における半導体装置の構成を示す断面図である。図２は、本実施の形態における半導体装置の平面図である。
半導体装置１００は、基板１と、基板上に形成された多層配線構造と、当該多層配線構造の上に形成されたボンディングパッド７２（パッド）とを含む。本実施の形態における半導体装置１００は、平面視でボンディングパッド７２と重なるボンディングパッド７２下の領域（以下、パッド配置領域９４という。）の構造に特徴があるため、ここでは、ボンディングパッド７２が形成された領域のみを示している。
基板１上には、たとえばトランジスタ等を埋め込む層間絶縁膜２が形成されている。多層配線構造は、層間絶縁膜２の上に形成される。ここで、層間絶縁膜２は、たとえばシリコン酸化膜等、比較的機械的強度が高い材料により構成することができる。ここでは図示していないが、層間絶縁膜２には複数のコンタクトが形成されており、当該コンタクトを介して基板１の拡散層が上層の配線等と電気的に接続される。
本実施の形態において、基板１上の層間絶縁膜２上に形成された多層配線構造は、基板１に近い側の下部に形成された下部多層配線構造９０と、下部多層配線構造９０の上のボンディングパッド７２に近い側の上部に形成された上部多層配線構造９２とを含む。また、下部多層配線構造９０と上部多層配線構造９２との間には、中間ビア用層間絶縁膜４８（中間絶縁膜）が設けられている。
基板１は、たとえばシリコン基板等の半導体基板とすることができる。ここで、図示していないが、基板１上にはトランジスタ、抵抗およびキャパシタ等の半導体素子やこれらの半導体素子を接続するための回路配線を有する内部回路が設けられている。回路配線は、多層配線構造中のいずれかの層に形成された配線、基板１に形成された拡散層、および基板１上に形成され、不純物拡散されたポリシリコン等の導電層により形成することができる。本実施の形態において、内部回路は、パッド配置領域９４外の領域に設けられてもよく、内部回路の一部がパッド配置領域９４内に形成されたCircuit-under Pad（ＣＵＰ）構造とすることもできる。Circuit-under Pad（ＣＵＰ）構造の場合、パッド配置領域９４内において、内部回路は、下部多層配線構造９０に設けられた構成とすることができる。
下部多層配線構造９０は、エッチング阻止膜１３、下部配線用層間絶縁膜１４、バリア絶縁膜１７、下部ビア用層間絶縁膜１８、下部配線用層間絶縁膜２４、バリア絶縁膜２７、下部ビア用層間絶縁膜２８、下部配線用層間絶縁膜３４、バリア絶縁膜３７、下部ビア用層間絶縁膜３８、下部配線用層間絶縁膜４４、およびバリア絶縁膜４７がこの順で積層された構成を有する。
下部配線用層間絶縁膜１４、下部配線用層間絶縁膜２４、下部配線用層間絶縁膜３４、および下部配線用層間絶縁膜４４には、それぞれ、下部配線１５、下部配線２５、下部配線３５、および下部配線４５が形成されている。下部配線１５、下部配線２５、下部配線３５、および下部配線４５は、それぞれ、銅を主成分として構成された金属膜と、各金属膜の下面および側面に、それぞれ形成された、バリアメタル膜１６、バリアメタル膜２６、バリアメタル膜３６、およびバリアメタル膜４６とにより構成される。バリアメタル膜１６、バリアメタル膜２６、バリアメタル膜３６、およびバリアメタル膜４６は、たとえばＴａやＲｕ等の高融点金属を含む材料により構成することができる。一例として、これらは、Ｔａを含む積層膜により構成することができる。
また、下部ビア用層間絶縁膜１８、下部ビア用層間絶縁膜２８、および下部ビア用層間絶縁膜３８には、それぞれ、下部ビア１９、下部ビア２９、および下部ビア３９が形成されている。下部ビア１９、下部ビア２９、および下部ビア３９も、配線と同様、それぞれ、銅を主成分として構成された金属膜と、各金属膜の下面および側面に、それぞれ形成された、バリアメタル膜２６、バリアメタル膜３６、およびバリアメタル膜４６とにより構成することができる。これらのバリアメタル膜も、バリアメタル膜１６と同様の構成とすることができる。なお、ここでは、下部ビア１９、下部ビア２９、および下部ビア３９は、それぞれ、下部配線２５、下部配線３５、下部配線４５と一体に形成されたデュアルダマシン構造としているが、これらはシングルダマシン構造とすることもできる。
上部多層配線構造９２は、上部配線用層間絶縁膜５４、バリア絶縁膜５７、上部ビア用層間絶縁膜５８、および上部配線用層間絶縁膜６４がこの順で積層された構成を有する。
上部配線用層間絶縁膜５４および上部配線用層間絶縁膜６４には、それぞれ、上部配線５５および上部配線６５が形成されている。上部配線５５および上部配線６５も、下部多層配線構造９０の配線と同様、それぞれ、銅を主成分として構成された金属膜と、各金属膜の下面および側面に、それぞれ形成された、バリアメタル膜５６およびバリアメタル膜６６とにより構成することができる。また、上部ビア用層間絶縁膜５８には、上部ビア５９が形成されている。上部ビア５９も、銅を主成分として構成された金属膜と、各金属膜の下面および側面に形成されたバリアメタル膜６６とにより構成されている。これらのバリアメタル膜も、バリアメタル膜１６と同様の構成とすることができる。なお、ここでは、上部ビア５９は上部配線６５と一体に形成されたデュアルダマシン構造としているが、これらはシングルダマシン構造とすることもできる。上部配線５５と上部配線６５とは、上部ビア５９を介して接続されている。
ここで、下部多層配線構造９０および上部多層配線構造９２に含まれる各配線およびビアのバリアメタル膜の膜厚は、たとえば３ｎｍから２０ｎｍ程度とすることができる。また、各配線は、バリアメタル膜と金属膜とを合わせた全体の膜厚が、たとえば３２ｎｍノードだと、８０ｎｍから１２０ｎｍ程度とすることができる。
下部配線用層間絶縁膜１４、下部配線用層間絶縁膜２４、下部配線用層間絶縁膜３４、および下部配線用層間絶縁膜４４は、たとえば、ポーラスシリカ、ポーラスＳｉＯＣ、ポーラスＳｉＯＣＨ、ポーラスでないＳｉＯＣやＳｉＯＣＨ、ＨＳＱ（Hydrogen Silsesquioxane）、ラダーオキサイド（Ｌｏｘ：Ladder Oxide）、アモルファスカーボン等の通常用いられる低誘電率膜により構成することができる。これらの膜厚は、たとえば５０ｎｍから１２０ｎｍ程度とすることができる。
上部配線用層間絶縁膜５４および上部配線用層間絶縁膜６４も、下部多層配線構造９０の下部配線用層間絶縁膜と同様の材料により構成することができる。上部配線用層間絶縁膜５４の膜厚は、たとえば５０ｎｍから１２０ｎｍ程度とすることができる。上部配線用層間絶縁膜６４の膜厚は、たとえば８００ｎｍ程度とすることができる。
下部ビア用層間絶縁膜１８、下部ビア用層間絶縁膜２８、下部ビア用層間絶縁膜３８、中間ビア用層間絶縁膜４８、および上部ビア用層間絶縁膜５８は、たとえば、ポーラスシリカ、ポーラスＳｉＯＣ、ポーラスＳｉＯＣＨ、ポーラスでないＳｉＯＣやＳｉＯＣＨ、ＨＳＱ（Hydrogen Silsesquioxane）、ラダーオキサイド（Ｌｏｘ：Ladder Oxide）、アモルファスカーボン等の低誘電率膜やＳｉＯ２等の絶縁膜等、通常用いられる絶縁膜材料により構成することができる。これらの膜厚は、たとえば３０ｎｍから１５０ｎｍ程度とすることができる。
バリア絶縁膜１７、バリア絶縁膜２７、バリア絶縁膜３７、バリア絶縁膜４７、バリア絶縁膜５７、およびバリア絶縁膜６７は、たとえば、ＳｉＣＮやＳｉＣ等により構成することができる。これらの膜厚は、たとえば１０ｎｍから５０ｎｍ程度とすることができる。
中間ビア用層間絶縁膜４８は、下部多層配線構造９０の下部ビア用層間絶縁膜と同様の材料により構成することができる。中間ビア用層間絶縁膜４８の膜厚は、たとえば３０ｎｍから８００ｎｍ程度とすることができる。
上部多層配線構造９２の上部配線用層間絶縁膜６４の上には、バリア絶縁膜６７、ビア用層間絶縁膜６８、保護絶縁膜７３、およびポリイミド膜７４がこの順で積層されている。保護絶縁膜７３およびポリイミド膜７４により、パッシベーション膜が構成される。保護絶縁膜７３は、たとえばＳｉＣＮ膜とすることができる。
なお、図２において、パッド配線７５上にはポリイミド膜７４が形成されているが、説明のためにポリイミド膜７４を透過した構成を示している。図２には、パッド配線７５のパッド内縁７５ａおよびパッド外縁７５ｂ、ポリイミド膜７４の内縁７４ａ、パッドビア６９の外縁６９ｂを示している。ボンディングパッド７２のパッドビア６９の外周部およびパッド配線７５は、ポリイミド膜７４が覆われており、ポリイミド膜７４の内縁７４ａで規定された領域内で、パッドビア６９が露出している。パッド配線７５のパッド内縁７５ａおよびパッド外縁７５ｂは、ポリイミド膜７４で覆われている。図２に示すように、本実施の形態において、パッド配置領域９４は、ボンディングパッド７２のパッド外縁７５ｂで囲まれた領域とすることができる。
ボンディングパッド７２は、パッドビア６９とパッド配線７５とにより構成される。パッドビア６９およびパッド配線７５は、たとえばアルミニウムを主成分とする金属材料により構成される。パッドビア６９の膜厚は、たとえば平坦部で０．８μｍから２μｍ程度とすることができる。ボンディングパッド７２は、その下層に形成されたバリアメタル膜７０を介して、上部配線６５に接触して形成されている。バリアメタル膜７０は、たとえばＴａ等の高融点金属を含む材料により構成することができる。一例として、バリアメタル膜７０は、ＴｉＮを含む材料を用いることができる。バリアメタル膜７０の膜厚は、たとえば平坦部で５０ｎｍから３００ｎｍ程度とすることができる。
本実施の形態において、上部多層配線構造９２に含まれる上部配線６５および上部配線５５は、平面視でボンディングパッド７２とほぼ同じ領域を占める。上部配線６５および上部配線５５は、パッド配置領域９４全体に一体に形成された構成とすることができる。本実施の形態において、上部配線６５および上部配線５５は、内部回路が形成される層よりも面積率が大きい構成とすることができる。本実施の形態において、上部多層配線構造９２に含まれる各上部配線用層間絶縁膜中の配線が占める面積率は、７０％以上とすることができる。これにより、耐衝撃性を向上させることができる。また、上部多層配線構造９２に含まれる各上部配線用層間絶縁膜中の配線が占める面積率は、９５％以下とすることができる。これにより、配線形成時の化学機械研磨処理（ＣＭＰ：Chemical Mechanical Polishing）時のディシングを防止することができる。ここで、面積率（データ率ともいう。）とは、平面視でパッド配置領域９４に存在する配線の面積の合計を、パッド配置領域９４の面積（図中パッド外縁７５ｂで囲まれた領域）で割った値とする。
また、上部配線６５と上部配線５５とは、パッド配置領域９４内で、上部ビア５９を介して接続されている。つまり、本実施の形態において、上部多層配線構造９２は、その中に形成された配線およびビアが、パッド配置領域９４内でボンディングパッド７２と電気的に接続された層のことである。なお、ボンディングパッド７２は、上部配線６５、上部ビア５９、および上部配線５５等を介して半導体装置１００の内部回路（不図示）と接続された構成とすることができる。
一方、本実施の形態において、パッド配置領域９４内では、下部多層配線構造９０の最上層の下部配線４５と上部多層配線構造９２の最下層の上部配線５５とを接続するビア等の導電材料は存在しない。本実施の形態において、下部多層配線構造９０と上部多層配線構造９２との間には、中間ビア用層間絶縁膜４８が設けられている。また、中間ビア用層間絶縁膜４８には、パッド配置領域９４において、下部多層配線構造９０の最上層の下部配線４５と、上部多層配線構造９２の最下層の上部配線５５とを接続する導電材料が形成されていない。つまり、本実施の形態において、下部多層配線構造９０は、その中に形成された配線およびビアが、パッド配置領域９４内でボンディングパッド７２と接続されていない層のことである。ただし、下部多層配線構造９０に含まれる配線およびビアも、パッド配置領域９４以外に形成されたビア等を介してボンディングパッド７２と電気的に接続された構成とすることもできる。
また、とくに制限されないが、下部多層配線構造９０に含まれる各下部配線用層間絶縁膜中の配線が占める面積率は、たとえば１５％以上とすることができる。これにより、耐衝撃性を向上させることができる。下部多層配線構造９０に含まれる各下部配線用層間絶縁膜中の配線が占める面積率は、９５％以下とすることができる。これにより、配線形成時の化学機械研磨処理時のディシングを防止することができる。
このような構成の半導体装置１００では、パッド配置領域９４において、下部多層配線構造９０に含まれる各ビア用層間絶縁膜中の下層ビアが占める面積率が、上部多層配線構造９２に含まれる上部ビア用層間絶縁膜５８中の上部ビア５９が占める面積率よりも小さい構成とすることができる。ここで、面積率（データ率ともいう。）とは、平面視でパッド配置領域９４に存在するマスク上のビアの占有面積の合計を、パッド配置領域９４の面積（図中パッド外縁７５ｂで囲まれた領域）で割った値とする。
図３（ａ）は、上部多層配線構造９２の上部ビア用層間絶縁膜５８と、その中に形成された上部ビア５９の構成の一例を示す平面図である。図３（ａ）は、図１のＡ−Ａ'断面図に該当する。図３（ｂ）は、下部多層配線構造９０の下部ビア用層間絶縁膜３８と、その中に形成された下部ビア３９の構成の一例を示す平面図である。図３（ｂ）は、図１のＢ−Ｂ'断面図である。ここでは、各層中でビアが占める面積率の違いを把握しやすいように、ビアを模式的に示す。
図３（ａ）に示すように、上部ビア用層間絶縁膜５８においては、上部ビア５９が、５列×５行の２５個形成されている。一方、図３（ｂ）に示すように、下部ビア用層間絶縁膜３８においては、下部ビア３９が、２列×２行の４個形成されている。また、図示していないが、下部ビア用層間絶縁膜２８および下部ビア用層間絶縁膜１８においても、下部ビア用層間絶縁膜３８と同様、上部ビア用層間絶縁膜５８よりも各層中でビアが占める面積率が小さい構成とすることができる。
図３では、上部ビア５９と下部ビア３９とが同じビア径を有する例を示している。ビア径が等しい場合、下部ビア用層間絶縁膜１８、下部ビア用層間絶縁膜２８、および下部ビア用層間絶縁膜３８において、上部ビア用層間絶縁膜５８よりもビアの個数が少ない構成とすることができる。
このような構成とすることにより、プロービングおよびワイヤボンディング時に、ボンディングパッド７２に衝撃が生じても、その衝撃を吸収することができ、層間絶縁膜の膜剥がれ等の発生率を低くすることができる。以下にそのメカニズムを説明する。
図４は、半導体装置１００のボンディングパッド７２にボンディングワイヤ７８をボンディングする手順を示す断面図である。ボンディングパッド７２にワイヤボンディングを行う際は、先端にボール７７が形成されたボンディングワイヤ７８のボール７７をボンディングパッド７２に当接して、所定の条件の荷重および超音波を印加しながらボール７７をボンディングパッド７２に接合する。このとき、ボンディングパッド７２には、荷重がかかるので、衝撃が生じる。
図５（ａ）は、本実施の形態において、ボンディングパッド７２に生じた衝撃が半導体装置１００の多層配線構造に広がる様子を模式的に示す断面図である。
本実施の形態において、上述したように、ボンディングパッド７２直下には、ボンディングパッド７２とほぼ同じ領域を占める上部配線６５が形成されている。また、上部配線６５の下方には、ボンディングパッド７２とほぼ同じ領域を占める上部配線５５が形成されており、上部配線６５と上部配線５５との間には、面積率の大きい上部ビア５９が存在している。そのため、上部配線５５、上部ビア５９および上部配線６５により、１つの分厚いボンディングパッドが存在するような構成となっている。この部分を図中、上部多層配線構造９２として示している。銅等の金属膜で構成された配線やビアは、外部から加えられた力を跳ね返そうとする性質である弾性が酸化膜等の層間絶縁膜より大きいため、ボンディングパッド７２下に、このような構成の配線およびビアを配置することにより、強度が確保でき、ボンディングワイヤ時の衝撃に対する耐性を向上することができる。これにより、半導体装置１００の上層における層間絶縁膜のクラック等を防ぐことができる。
また、上部多層配線構造９２の下方には、導電材料が形成されていない中間ビア用層間絶縁膜４８が設けられている。そのため、ボンディングパッド７２への衝撃を中間ビア用層間絶縁膜４８で緩和することができ、衝撃に対する耐性をある程度向上することができる。
しかし、ボンディングパッド７２にかかった衝撃のうち、上部多層配線構造９２および中間ビア用層間絶縁膜４８では吸収しきれなかった荷重が中間ビア用層間絶縁膜４８を介して下部多層配線構造９０にもかかることがある。そのため、下部多層配線構造９０において、膜剥がれ等が生じて、層構造に変形が生じることがある。
このような膜剥がれ等を防ぐためには、上部からの荷重を均一に分散させることが重要である。本実施の形態における半導体装置１００のように、下部多層配線構造９０の各ビア用層間絶縁膜中のビアが占める面積率を小さくすることにより、ワイヤボンディングおよびプロービング時の荷重を、下方に分散させる作用を効果的に働かせることができる。各ビア用層間絶縁膜中のビアが占める面積率を小さくすることにより、上層からの荷重が、下に行くに従って徐々に緩和され、衝撃を吸収することができる。これにより、膜剥がれを防ぐことができる。
一方、下部多層配線構造９０の各ビア用層間絶縁膜中のビアが占める面積率が大きい場合、下部多層配線構造９０にかかった荷重がそのまま下方に伝達され、各層での緩和の度合いが少なくなる。図５（ｂ）は、下部多層配線構造９０の各ビア用層間絶縁膜中のビアが占める面積率が大きい場合の構成を示す。このような構成においては、下部多層配線構造９０にかかった荷重がそのまま下層に伝達する。そして、最下層の下部配線１５および下部ビア１９層間（図中破線で囲んだ箇所）に荷重が集中する。ここで、基板１と第１層配線層である下部配線１５との間に形成された層間絶縁膜２は、通常、低誘電率膜ではなくシリコン酸化膜等の比較的硬い絶縁膜により構成される。また、基板１も硬度が高い。そのため、下部多層配線構造９０の下方に緩和層は存在せず、荷重が分散されない。このように荷重が分散されないと、荷重の集中した箇所で膜剥がれ等が発生し、層構造に変形が生じる。これにより、プロービングやワイヤボンディング時の層間絶縁膜へのクラック発生や、輸送時の横揺れや梱包材への衝突、または最終製品への組み込み工程における衝撃等により、ボンディングパッド７２の剥離等が生じやすくなる。
また、各下部ビア用層間絶縁膜では、ヤング率が大きい銅等により構成されたビアと、ヤング率が小さい層間絶縁膜の２種類の部分が存在する。このように、同じ層に、ヤング率の大きく異なる部分が存在すると、プロービングやワイヤボンディングの上方からの荷重による変形の仕方が、場所によって異なることになる。たとえば、ビア用層間絶縁膜としてポーラスＳｉＯＣを用いた場合、ヤング率は約４ＧＰａとなる。一方、銅のヤング率は１１０ＧＰａ程度である。そのため、下部ビア用層間絶縁膜において、変形の仕方に差が生じる。このように、ヤング率の大きく異なる２つの材料が混在する場合、一方の材料の比率を極端に大きくした方が、全体のヤング率を均一に近づけることができ、荷重に対する変形は少なくなる。
本実施の形態において、下部多層配線構造９０に含まれる下部ビア用層間絶縁膜１８、下部ビア用層間絶縁膜２８、および下部ビア用層間絶縁膜３８の各層中のビアが占める面積率は、４％未満とすることができる。これにより、各層において、絶縁膜の比率を大きくでき、層全体の弾性率を均一に近づけることができ、荷重に対する変形を小さくすることができる。これにより、プロービングやワイヤボンディング時の層間絶縁膜へのクラック発生や、絶縁膜やボンディングパッド７２の剥がれをより効果的に防ぐことができる。
図６は、図１に示した構成のパッド配置領域９４における下部多層配線構造９０の各下部配線用層間絶縁膜中のビアが占める面積率とワイヤシア試験不良率との関係を示す図である。
ここで、各ビア用層間絶縁膜としては、ポーラスＳｉＯＣ、各配線用層間絶縁膜としては、ポーラスシリカを用いた。また、上部多層配線構造９２の上部ビア用層間絶縁膜５８における上部ビア５９の面積率は２０％とした。また、下部多層配線構造９０に含まれる各下部配線用層間絶縁膜中の配線が占める面積率は、それぞれ２５％、上部多層配線構造９２に含まれる各上部配線用層間絶縁膜中の配線が占める面積率は、それぞれ８８．９％とした。
このような構成の半導体装置１００において、ボンディングワイヤ７８に針を引っ掛け、横方向に引っ張るBall-shear Testを行った。ボンディング時の荷重を最適化した１２ｇとしたとき、ビアが占める面積率を３．２％とした場合のワイヤシア試験不良率はほぼゼロであった。一方、ビアが占める面積率を４．５とした場合、ワイヤシア試験不良率が２％程度、ビアが占める面積率を７．３％とした場合、ワイヤシア試験不良率が８％程度に上昇した。また、ボンディング時の荷重が最適条件ではないが、たとえば１０ｇの場合でも、ビアが占める面積率を３．２％とした場合、ワイヤシア試験不良率をビアが占める面積率を７．３％とした場合の８０％程度に低減することができた。
また、本実施の形態において、上部多層配線構造９２に含まれる上部ビア用層間絶縁膜５８において、ビアが占める面積率は、４％以上、より好ましくは７％以上とすることができる。ビアが占める面積率を７％以上とすることにより、上部多層配線構造９２における強度を充分保つことができる。
以上のように、本実施の形態における半導体装置１００の構成によれば、上部多層配線構造９２において、パッド配置領域９４内にボンディングパッド７２と接続された配線やビアが設けられている。また、上部多層配線構造９２に含まれる層中のビアが占める面積率が高く設定されるため、上部多層配線構造９２の強度を高めることができ、プロービングおよびワイヤボンディング時にボンディングパッド７２に荷重がかかっても、層間絶縁膜のクラックの発生等を防ぐことができる。
さらに、上部多層配線構造９２の下方には、導電材料が形成されていない中間ビア用層間絶縁膜４８が設けられている。そのため、ボンディングパッド７２への衝撃を中間ビア用層間絶縁膜４８で緩和することができ、衝撃に対する耐性をある程度向上することができる。そのため、パッド配置領域９４での各層の変形を防ぐことができ、ボンディングパッド７２の剥がれを防ぐことができる。
さらに、中間ビア用層間絶縁膜４８の下方に形成された下部多層配線構造９０においては、ビアが占める面積率が低く設定されているので、上部多層配線構造９２および中間ビア用層間絶縁膜４８で吸収できなかったボンディングパッド７２への衝撃が、下部多層配線構造９０の下層に行くにつれて、徐々に層間絶縁膜に吸収され、緩和される構成とすることができる。これにより、層間絶縁膜の膜剥がれやパッドの剥離の発生率を低くすることができ、最終製品の歩留りを向上させることができる。
また、プロービングにより製品の出荷判断をする場合、プロービングの針がボンディングパッド７２に当たるが、その際の衝撃にも強く、ボンディングパッド７２下の層間絶縁膜にクラックが発生するのも防ぐことができる。
また、下部多層配線構造９０に含まれる下部ビア用層間絶縁膜中のビアが占める面積率が低いため、内部回路の一部がパッド配置領域９４内に形成されたCircuit-under Pad（ＣＵＰ）構造とした場合でも、内部回路の配線配置に影響を与えることなく、上記のような効果を得ることができる。
次に、本実施の形態における半導体装置１００の変形例を説明する。
図７は、図５（ａ）に示した半導体装置１００の変形例を示す模式図である。図５（ａ）に示した例では、下部多層配線構造９０の各下部ビア用層間絶縁膜中のビアが占める面積率が、互いに略等しい例を示したが、これらは、互いに異なる構成とすることができる。
図７に示した例では、下部多層配線構造９０の各下部ビア用層間絶縁膜中のビアが占める面積率は、最下層の下部ビア用層間絶縁膜１８（ビア１９が形成された層間絶縁膜）において最も高い構成となっている。図５（ｂ）を参照して上述したように、下部多層配線構造９０の下方には緩衝層が存在せず、下部多層配線構造９０の下方では荷重を緩和することができない。そのため、下部配線１５が下方に沈み込むと、収縮ができず、変形が生じる可能性がある。そのため、下部ビア用層間絶縁膜１８においては、ビアが占める面積率を高くして、強度を保つようにすることができる。このような構成としても、下部ビア用層間絶縁膜１８においても、ビアが占める面積率は、上述したのと同様に、下部多層配線構造９０の上部ビア用層間絶縁膜中のビアが占める面積率よりも低く設定されるので、下部多層配線構造９０により衝撃を吸収して緩和する効果を保つことができる。
図７（ａ）に示した構成においては、上層に行くほどビアが占める面積率が低くなる構成となっている。図８は、この構成に対応する半導体装置１００の構成の一例を示す図である。このような構成とすることにより、上部多層配線構造９２にかかった荷重を上層側から徐々に緩和するようにすることができる。
図７（ｂ）に示した構成においては、中間の下部ビア用層間絶縁膜２８（ビア２９が形成された層間絶縁膜）において、ビアが占める面積率が最も低くなる構成となっている。図９は、この構成に対応する半導体装置１００の構成の一例を示す図である。このような構成とすることにより、下部多層配線構造９０にかかった荷重および下部配線１５からの力を中間層で緩和することができる。
図１０は、本実施の形態における半導体装置１００がバンプ７９を介して配線基板８０とフリップチップ接続された構成を示す断面図である。
ここでは、半導体装置１００は、図１に示した構成のボンディングパッド７２に変えてパッド８２を有する。パッド８２は、ボンディングパッド７２と同様パッドビア６９とパッド配線７５とにより構成される。パッドビア６９およびパッド配線７５を構成する材料は、アルミニウムを主成分とする金属材料や銅を主成分とする金属材料等、一般的なフリップチップ用のパッド材料により構成することができる。また、バンプ７９は、金、金／ニッケル合金、半田等、一般的なフリップチップ用のバンプ材料により構成することができる。その他の構成は、図１に示した半導体装置１００と同様とすることができる。
このような構成においても、半導体装置１００のパッド８２と配線基板８０とをバンプ７９を介して接続する際、パッド８２には衝撃が生じる。本実施の形態における半導体装置１００において、上述したように、衝撃を緩和する構造を有しているため、バンプ時やその後の工程において、層間絶縁膜の剥離やバンプの剥離の発生率が少なくなり、最終製品の歩留りを向上することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、本実施の形態において、上部多層配線構造９２は２層の配線、下部多層配線構造９０は４層の配線を含み、ボンディングパッド７２のパッド配線を含めて合計７層の配線を例示しているが、各構造の配線の層数は、適宜変更可能とすることができる。
なお、配線やビアが形成された層間絶縁膜の上層には、化学的機械的研磨時の保護用としてキャップ絶縁膜が存在する場合もあるが、以上の実施の形態では記載を省略している。また、下部多層配線構造９０に含まれる層間絶縁膜の一部が低誘電率膜でなくてもよく、上部多層配線構造９２で用いられる層間絶縁膜の一部が低誘電率膜であってもよく、適宜組み合わせて用いることができる。
さらに、たとえば、下部多層配線構造９０に含まれる各下部ビア用層間絶縁膜中の下部ビアのピッチは、上部多層配線構造９２に含まれる上部ビア用層間絶縁膜中の上部ビアのピッチよりも広くすることもできる。
以下、参考形態の例を付記する。
１． 基板と、
前記基板上に形成され、低誘電率膜により構成された層間絶縁膜を少なくとも一部の層に含む多層配線構造と、
前記基板上の前記多層配線構造上に形成されたパッドと、を含み、
前記多層配線構造が、
前記パッドと平面視で重なる領域に形成された配線を含む配線用層間絶縁膜と、前記パッドと平面視で重なる領域に形成されたビアを含むビア用層間絶縁膜とが積層された下部多層配線構造と、
前記下部多層配線構造上に、前記パッドと平面視で重なる領域に形成された配線を含む配線用層間絶縁膜と、前記パッドと平面視で重なる領域に形成されたビアを含むビア用層間絶縁膜とが積層された上部多層配線構造と、
前記下部多層配線構造と前記上部多層配線構造との間に形成された中間絶縁膜と、
を含み、
前記パッドと平面視で重なる領域において、前記上部多層配線構造の前記配線および前記ビアは、前記パッドと接続して形成され、
前記パッドと平面視で重なる領域において、前記中間絶縁膜には、前記上部多層配線構造の前記配線または前記ビアと、前記下部多層配線構造の前記配線または前記ビアとを接続する導電材料が形成されず、
前記パッドと平面視で重なる領域において、前記下部多層配線構造に含まれる前記ビア用層間絶縁膜中の前記ビアが占める面積率が、前記上部多層配線構造に含まれる前記ビア用層間絶縁膜中の前記ビアが占める面積率よりも小さい半導体装置。
２． １に記載の半導体装置において、
前記下部多層配線構造に含まれる前記ビア用層間絶縁膜の少なくとも一層は、前記低誘電率膜により構成された半導体装置。
３． １または２に記載の半導体装置において、
前記低誘電率膜はポーラス膜である半導体装置。
４． １から３いずれかに記載の半導体装置において、
前記パッドと平面視で重なる領域において、前記下部多層配線構造に含まれる前記ビア用層間絶縁膜中の前記ビアが占める面積率が、４％未満である半導体装置。
５． １から４いずれかに記載の半導体装置において、
前記パッドと平面視で重なる領域において、前記上部多層配線構造に含まれる前記ビア用層間絶縁膜中の前記ビアが占める面積率が７％以上である半導体装置。
６． １から５いずれかに記載の半導体装置において、
前記パッドと平面視で重なる領域において、前記上部多層配線構造に含まれる前記配線用層間絶縁膜中の前記配線が占める面積率が、７０％以上である半導体装置。
７． １から６いずれかに記載の半導体装置において、
前記下部多層配線構造は、複数の前記ビア用層間絶縁膜を含み、
前記パッドと平面視で重なる領域において、前記下部多層配線構造の前記複数のビア用層間絶縁膜のうち、前記基板に最も近い前記ビア用層間絶縁膜の前記ビアが占める面積率が他の前記ビア用層間絶縁膜の前記ビアが占める面積率より高い半導体装置。
１ 基板
２ 層間絶縁膜
１３ エッチング阻止膜
１４、２４、３４、４４ 下部配線用層間絶縁膜
１５、２５、３５、４５ 下部配線
１６、２６、３６、４６ バリアメタル膜
１７、２７、３７、４７ バリア絶縁膜
１８、２８、３８ 下部ビア用層間絶縁膜
１９、２９、３９ 下部ビア
４８ 中間ビア用層間絶縁膜
５４、６４ 上部配線用層間絶縁膜
５５、６５ 上部配線
５６、６６ バリアメタル膜
５７、６７ バリア絶縁膜
５８ 上部ビア用層間絶縁膜
５９ 上部ビア
６８ ビア用層間絶縁膜
６９ パッドビア
６９ｂ 外縁
７０ バリアメタル膜
７２ ボンディングパッド
７３ 保護絶縁膜
７４ ポリイミド膜
７４ａ 内縁
７５ パッド配線
７５ａ パッド内縁
７５ｂ パッド外縁
７７ ボール
７８ ボンディングワイヤ
７９ バンプ
８０ 配線基板
８２ パッド
９０ 下部多層配線構造
９２ 上部多層配線構造
９４ パッド配置領域
１００ 半導体装置

Claims (7)

  1. 基板と、
    前記基板上に形成され、低誘電率膜により構成された層間絶縁膜を少なくとも一部の層に含む多層配線構造と、
    前記基板上の前記多層配線構造上に形成されたパッドと、を含み、
    前記多層配線構造が、
    前記パッドと平面視で重なる領域に形成された配線を含む配線用層間絶縁膜と、前記パッドと平面視で重なる領域に形成されたビアを含むビア用層間絶縁膜とのペアが複数積層された下部多層配線構造と、
    前記下部多層配線構造上に、前記パッドと平面視で重なる領域に形成された配線を含む配線用層間絶縁膜と、前記パッドと平面視で重なる領域に形成されたビアを含むビア用層間絶縁膜とが積層された上部多層配線構造と、
    前記下部多層配線構造と前記上部多層配線構造との間に形成された中間絶縁膜と、
    を含み、
    前記配線及び前記ビアは、前記配線用層間絶縁膜及び前記ビア用層間絶縁膜よりもヤング率が大きく、
    前記パッドと平面視で重なる領域において、前記上部多層配線構造の前記配線および前記ビアは、前記パッドと接続して形成され、
    前記パッドと平面視で重なる領域において、前記中間絶縁膜には、前記上部多層配線構造の前記配線または前記ビアと、前記下部多層配線構造の前記配線または前記ビアとを接続する導電材料が形成されず、
    前記パッドと平面視で重なる領域において、前記下部多層配線構造に含まれる前記ビア用層間絶縁膜中の前記ビアが占める面積率が、前記上部多層配線構造に含まれる前記ビア用層間絶縁膜中の前記ビアが占める面積率よりも小さく、
    前記パッドと平面視で重なる領域において、前記下部多層配線構造に含まれる前記ビア用層間絶縁膜中の前記ビアが占める面積率が、４％未満である半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記下部多層配線構造に含まれる前記ビア用層間絶縁膜の少なくとも一層は、前記低誘電率膜により構成された半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記低誘電率膜はポーラス膜である半導体装置。
  4. 請求項１から３いずれかに記載の半導体装置において、
    前記配線及び前記ビアは、金属で構成され、
    前記配線用層間絶縁膜及び前記ビア用層間絶縁膜は、ポーラスシリカ、ポーラスＳｉＯＣ、ポーラスＳｉＯＣＨ、ポーラスでないＳｉＯＣやＳｉＯＣＨ、ＨＳＱ（Hydrogen Silsesquioxane）、ラダーオキサイド、アモルファスカーボンの中の少なくとも1つで構成される半導体装置。
  5. 請求項１から４いずれかに記載の半導体装置において、
    前記パッドと平面視で重なる領域において、前記上部多層配線構造に含まれる前記ビア用層間絶縁膜中の前記ビアが占める面積率が７％以上である半導体装置。
  6. 請求項１から５いずれかに記載の半導体装置において、
    前記パッドと平面視で重なる領域において、前記上部多層配線構造に含まれる前記配線用層間絶縁膜中の前記配線が占める面積率が、７０％以上である半導体装置。
  7. 請求項１から６いずれかに記載の半導体装置において、
    前記下部多層配線構造は、複数の前記ビア用層間絶縁膜を含み、
    前記パッドと平面視で重なる領域において、前記下部多層配線構造の前記複数のビア用層間絶縁膜のうち、前記基板に最も近い前記ビア用層間絶縁膜の前記ビアが占める面積率が他の前記ビア用層間絶縁膜の前記ビアが占める面積率より高い半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5369394B2 (ja) * 2007-06-27 2013-12-18 富士通株式会社 半導体装置及びその製造方法
US8580672B2 (en) * 2011-10-25 2013-11-12 Globalfoundries Inc. Methods of forming bump structures that include a protection layer
US8476759B2 (en) * 2011-11-30 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection structure
JP5802534B2 (ja) * 2011-12-06 2015-10-28 株式会社東芝 半導体装置
US20130241058A1 (en) * 2012-03-16 2013-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Wire Bonding Structures for Integrated Circuits
US9041204B2 (en) 2012-03-30 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding pad structure with dense via array
CN104183563B (zh) * 2013-05-27 2017-05-17 华邦电子股份有限公司 半导体装置的接垫结构
KR102491069B1 (ko) 2015-12-03 2023-01-26 삼성전자주식회사 반도체 소자
DE102016109713A1 (de) * 2016-05-25 2017-11-30 Infineon Technologies Ag Verfahren zum Bilden eines Halbleiterbauelements und Halbleiterbauelement
CN108269776A (zh) * 2016-12-30 2018-07-10 应广科技股份有限公司 焊垫下电路结构及其制造方法
CN108666287B (zh) * 2017-04-01 2020-07-28 中芯国际集成电路制造(北京)有限公司 一种焊盘结构
US10431494B2 (en) * 2018-01-29 2019-10-01 International Business Machines Corporation BEOL self-aligned interconnect structure
CN110111952B (zh) * 2019-05-30 2021-08-31 王奉瑾 一种石墨烯导电材料的制备方法
JP2021072341A (ja) 2019-10-30 2021-05-06 キオクシア株式会社 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW430935B (en) * 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
US6559042B2 (en) * 2001-06-28 2003-05-06 International Business Machines Corporation Process for forming fusible links
JP4170103B2 (ja) * 2003-01-30 2008-10-22 Ｎｅｃエレクトロニクス株式会社 半導体装置、および半導体装置の製造方法
US6900541B1 (en) * 2004-02-10 2005-05-31 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
US7208837B2 (en) * 2004-02-10 2007-04-24 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
JP2005243907A (ja) * 2004-02-26 2005-09-08 Renesas Technology Corp 半導体装置
WO2005096364A1 (ja) 2004-03-31 2005-10-13 Nec Corporation 半導体装置及びその製造方法
JP4610008B2 (ja) * 2005-09-26 2011-01-12 ルネサスエレクトロニクス株式会社 半導体装置
CN1988146A (zh) * 2005-12-22 2007-06-27 中芯国际集成电路制造(上海)有限公司 哑元图案和机械增强低k介电材料的制造方法
US7253531B1 (en) * 2006-05-12 2007-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor bonding pad structure

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