JP2008028400A - 半導体チップ - Google Patents

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Abstract

【課題】実施例は、半導体チップ上部のチップパッドを通じて加えられる外部荷重に対する層間絶縁膜の構造的強度を改善する。
【解決手段】実施例による半導体チップは、半導体基板上に形成される半導体素子と、該半導体素子を電気的に連結するための複数の金属配線層と、前記半導体素子と金属配線層の間及び前記複数の金属配線層の間に形成される層間絶縁膜と、及び最上側に位置する層間絶縁膜上に形成されて外部回路と電気的に連結される導電性パッドと、が含まれて、少なくとも一つ以上の金属配線層は前記導電性パッドの下側で前記層間絶縁膜を間に置いて分離形成されることで前記導電性パッドの一部領域の下のみに形成されることを特徴とする。
【選択図】図３

Description

本実施例は、半導体素子に関するものである。
一般に、半導体チップ内に形成された複数の半導体素子はチップ上部に形成された導電性パッドによって外部回路と電気的に連結される。
すなわち、図１で見るように、半導体チップ１００は、その上面に複数の導電性パッド２００を含んで、このパッド２００にポンディングワイヤ３００を形成してリードフレームなどと連結される。
半導体基板にはＭＯＳトランジスターなどのような複数の単位半導体回路素子が形成されていて、これら単位回路素子を相互連結するために複数の金属配線層が形成される。
そして、単位回路素子及び金属配線層を相互絶縁するための複数の層間絶縁膜が形成される。そして、それぞれの単位回路素子と金属配線層は層間絶縁膜を貫通して形成される複数のコンタクトプラグを通じて電気的に連結される。
半導体チップの上面で外部回路と電気的に連結されるチップパッドも最上層の層間絶縁膜を貫通するコンタクトプラグを通じて最上層の金属配線層と電気的に連結される。よって、半導体基板の上に形成された複数の半導体素子はコンタクトプラグ、金属配線層及びチップパッドを通じて外部回路と連結されることができる。
図２（ａ）及び図２（ｂ）を通じてチップパッド構造を見ると、チップパッド２００下には複数の金属配線層及び複数の層間絶縁膜が積層されている。
図２（ａ）には最上層の金属配線層と電気的に連結されるための複数のコンタクトプラグの配列状態が示されていて、図２（ｂ）には半導体基板(substrate)に形成された半導体素子を含んだ全体半導体チップの断面が示されている。
先ず、図２（ａ）を参照すると、チップパッド２００真下に配列された複数のコンタクトプラグC３が全体的に菱形または正四角形形態で配置されることを見られる。
そして、図２（ｂ）を参照すると、コンタクトプラグC３は再び最上層の金属配線層M２に連結されて、金属配線層M２は再びコンタクトプラグC２を通じて最下層の第１金属配線層M１と連結される。チップパッド２００、金属配線層M１、M２はすべて層間絶縁膜D１、D２によって絶縁される。
そして、前記第１金属配線層M１は、ＰＭＤ(Polysilicon-Metal Dielectric)によって半導体素子と絶縁されながら、コンタクトプラグC１によってトランジスターを構成するゲート電極２０２またはソース/ドレーン拡散領域２０４と選択的に接続される。ここで、図２（ａ）は説明の便宜上各構成要素を概略的に示したものであり、実際構成要素の寸法を反映するものではない。
上述した構造の半導体チップでは、その上面に形成されたチップパッド２００を通じて製品の状態をテストするか、または最終製品のためのパッケージ形成の前にリードフレームなどと連結するためにワイヤポンディングを形成するようになる。
そして、テスト用プローブ(Prove)またはポンディングワイヤによってチップパッドに相当な荷重が加えられるようになる。一般に、半導体チップに形成された半導体素子及び金属配線層の間の絶縁層は酸化膜を利用しているが、酸化物は割れ目(Crack)に非常に脆弱な材質である。
したがって、ワイヤポンディングまたはテストプロービング(Probing)作業時に無理な荷重によって層間絶縁膜に割れ目が発生することがあるし、窮極的には素子の動作不良を引き起こすようになる。チップパッドに無理な荷重が加えられると、チップパッド真下の最上層の層間絶縁膜に直接的に割れ目の発生が惹起されるが、発生された割れ目によるストレスがその下部に積層された層間絶縁膜にも転嫁されてすべての層間絶縁膜に割れ目が発生するようになる。
実施例(embodiment)は、半導体チップ上部のチップパッドを通じて加えられる外部荷重に対する層間絶縁膜の構造的強度を改善するようにする。
実施例による半導体チップは、半導体基板上に形成される半導体素子と、該半導体素子を電気的に連結するための複数の金属配線層と、前記半導体素子と金属配線層との間及び前記複数の金属配線層の間に形成される層間絶縁膜と、及び最上側に位置する層間絶縁膜上に形成されて外部回路と電気的に連結される導電性パッドと、が含まれて、少なくとも一つ以上の金属配線層は前記導電性パッドの下側で前記層間絶縁膜を間に置いて分離形成されることで、前記導電性パッドの一部領域の下のみに形成されることを特徴とする。
以下、添付した図面を参照して実施例による半導体チップのチップパッド構造を詳しく説明する。添付した図面らはすべて説明の便宜上一部構成要素を誇張するか、または略して示したものであり、図面上の寸法が実際製品の寸法を反映するものではない。
先ず、本実施例による半導体チップは、半導体基板に形成された複数の半導体素子と、該半導体素子を電気的に連結する複数の金属配線層と、半導体素子と前記金属配線層の間及び前記複数の金属配線層の間に位置する複数の層間絶縁膜らと、最上層の層間絶縁膜の上に形成されて外部回路と電気的に連結される導電性パッドを含む。
ここで、半導体素子は、ＭＯＳトランジスター及び/またはＣＭＯＳイメージ素子の場合フォトダイオードを含むことができる。複数の半導体素子を形成した後その上に例えばＰＭＤ層間絶縁膜を形成して、多層相互接続工程を通じて複数の金属配線層及び層間絶縁膜らが順次に積層される。
単位半導体素子を形成するための工程、多層相互接続工程などは一般的な半導体製造工程によって進行できることを当業者なら容易に理解することができる。
半導体チップの上面には外部回路との電気的接続のための導電性パッドが形成されるが、図３（ａ）で見るように、実施例による導電性チップパッド２００はパッド中央部２２０及びパッド周辺部２４０で定義される。
ここで、パッド中央部２２０はパッドの中央領域を示して、パッド周辺部２４０はパッド中央部２２０を取り囲む周辺領域を示す。特に、パッド２００真下に形成される最上層の金属配線層M２は、図３（ｂ）に示されているように、パッド中央部２２０を除いた残りの領域、すなわちパッド周辺部２４０のみに形成されることが望ましい。
最上層の金属配線層M２と導電性パッド２００の接続は、最上層の層間絶縁膜を貫通して形成される複数のコンタクトプラグC３を通じて行われるが、図３（ａ）で見るように、コンタクトプラグC３らはすべてパッド周辺部２４０に形成される。
図３（ｂ）を参照すると、本実施例による半導体チップでは、導電性パッド２００下に形成された複数の金属配線層M１、M２のうち少なくとも一つM２がパッド中央部２２０を除いた残りパッド周辺部領域２４０に形成されて、パッド周辺部２４０のみに形成された第２金属配線層M２の上部及び下部に形成された層間絶縁膜D１２はパッド中央部２２０下の領域を通じてお互いに連続されるように形成される。
詳しく、提案される実施例の半導体チップには外部回路との電気接続のための導電性パッド２００が上部に形成される。そして、前記導電性パッド２００の下側には半導体素子の層間接続のために第３コンタクトプラグC３が形成されるが、前記第３コンタクトプラグC３は前記導電性パッド２００の下側領域すべてに形成されないで、前記導電性パッド２００の中央一部を除いた周辺領域に形成される。
すなわち、前記導電性パッド２００に接触する第３コンタクトプラグC３は前記導電性パッド２００の下側で前記層間絶縁膜D１２を間に置いて二つの領域で分けて形成されて、それぞれの第３コンタクトプラグC３は下には第２金属配線層M２が形成されて、前記第２金属配線層M２の下には第２コンタクトプラグC２が形成される。
ここで、前記第２金属配線層M２と第２コンタクトプラグC２も前記層間絶縁膜D１２を間に置いて二つの領域で分けて形成される。
したがって、前記第３コンタクトプラグC３、第２金属配線層M２及び第２コンタクトプラグC２は一つの層間絶縁膜M１２によって分離したまま前記導電性パッド２００の下部に形成される。
ワイヤポンディングまたはテスト作業時、主にパッド中央部２２０に荷重が集中されることがあるが、図３（ｂ）で見るように、パッド中央部２２０下に形成された層間絶縁膜D１２は従来に比べてより厚く形成されることができて、外部荷重に対する構造的強度が著しく向上することができる。
すなわち、実施例よるチップパッド構造では、少なくとも一つ以上の金属配線層がパッド周辺部の下の領域のみに形成されて、その上部及び下部の層間絶縁膜がパッド中央部２２０を通じて連続されて形成される。よって、前記パッド中央部２２０下の層間絶縁膜D１２は従来の構造と比べる時、約２．５倍以上の厚さで形成されることができる。よって、外部荷重に対する構造的強度が向上するので、層間絶縁膜内の割れ目発生が著しく減少される。
図３（ｂ）には前記パッド周辺部２４０に第２金属配線層M２だけが形成されるものとして示されて、前記層間絶縁膜D１２が前記第２金属配線層M２の間のパッド中央部２２０に形成されることが示されている。一方、前記第２金属配線層M２と共に第１金属配線層M１もパッド周辺部２４０領域に形成されることができるし、これは図３（ｃ）に示されている。
図３（ｃ）を参照すると、導電性パッド２００下に積層された複数の金属配線層M１、M２すべてをパッド周辺部２４０下の領域のみに形成して、前記導電性パッド２００下には積層された複数の層間絶縁膜すべてがパッド中央部２２０でお互いに連続されるように形成される。
すなわち、前記パッド中央部２２０下の領域で連続される層間絶縁膜D４を通じて前記導電性パッド２００に加えられる外部荷重に対する構造的強度を極大化することができる。
一方、図３（ｂ）及び図３（ｃ）の層間絶縁膜D１２、D４の構造は導電性パッド２００に加えられる外部荷重に対する緩衝役割を遂行するように構成されている。そして、緩衝效果を増加させるために前記パッド中央部２２０が占める面積を導電性パッド２００の全体面積に対して２５％〜５０％で維持しておくことができる。そして、前記パッド中央部２２０の一側の長さを前記導電性パッド２００一側長さの５０〜７０％でデザインしても良い。
前記パッド中央部２２０の面積が全体パッド面積の２５％未満の場合には緩衝效果が落ちて、反対に５０％超過の場合は導電性パッド２００を形成する前最上層の層間絶縁膜のＣＭＰ(Chemical Mechanical Polishing)工程ディッシング(Dishing)現象が発生することがある。
また、パッド周辺部２４０では相変らず従来の構造のように金属配線層及び層間絶縁膜が繰り返し積層された構造になっているから、割れ目に対する構造的強度は相変らず脆弱なことがある。
しかし、前記導電性パッド２００に加えられる荷重は主に、パッド中央部２２０に集中されるから、パッド周辺部２４０が従来と類似の構造であるとしても割れ目の発生率は著しく低下されることができる。但し、パッド周辺部２４０の構造的強度をさらに補強するために、各層の層間絶縁膜に形成されるコンタクトプラグC２、C３の中心線L２、L３が各層別にお互いに交差されるように形成することが望ましい。
さらに詳しく説明すると、図３（ｂ）で見るように、パッド２００と第２金属配線層M２を接続するコンタクトプラグC３の中心線をL３として、第２金属配線層M２及び第１金属配線層M１を接続するコンタクトプラグC２の中心線をL２とする時、L２及びL３が一直線をなさないで交差されるように配置される。
したがって、コンタクトプラグの形成による層間絶縁膜の欠損領域がお互いに重畳されないで交差されることができるので、割れ目に対する構造的強度が向上することができる。ここで、“コンタクトプラグの中心線が各層別で交差”されるということは、図３（ｂ）で見るように、各層に形成されたコンタクトプラグの中心線が一直線をなさないように行き違うように配置されるということを意味する。
以上では本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであると、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
半導体チップの上面に形成されたチップパッドにワイヤポンディングを形成する状態を示した斜視図である。 図２（ａ）は、チップパッド構造を示した上面図であり、チップパッド下部に形成された複数のコンタクトプラグの配列状態を示す図面である。図２（ｂ）は、チップパッド構造を示した断面図であり、チップパッド下部での半導体チップの断面を示す図面である。 図３（ａ）は、実施例によるチップパッド構造でチップパッド下部に形成された複数のコンタクトプラグの配列状態を示す上面図である。図３（ｂ）は、一実施例によるチップパッドの下部構造を示す断面図である。図３（ｃ）は、他の実施例によるチップパッド下部構造を示す断面図である。
符号の説明
２００ 導電性チップパッド
２２０ パッド中央部
２４０ パッド周辺部

Claims (7)

  1. 半導体基板上に形成される半導体素子と、
    前記半導体素子を電気的に連結するための複数の金属配線層と、
    前記半導体素子と金属配線層との間及び前記複数の金属配線層の間に形成される層間絶縁膜と、及び
    最上側に位置する層間絶縁膜上に形成されて外部回路と電気的に連結される導電性パッドと、が含まれて、
    少なくとも一つ以上の金属配線層は、前記導電性パッドの下側で前記層間絶縁膜を間に置いて分離形成されることで、前記導電性パッドの一部領域の下のみに形成されることを特徴とする半導体チップ。
  2. 前記導電性パッドはパッド中央部と、前記パッド中央部を囲むパッド周辺部で定義されて、
    前記導電性パッドの下に形成された複数の金属配線層のうちで少なくとも一つ以上の金属配線層は前記パッド中央部を除いた前記パッド周辺部下側に形成されることを特徴とする請求項１に記載の半導体チップ。
  3. 前記パッド周辺部下側には層間絶縁のための層間絶縁膜が前記金属配線層の上部と下部に形成されて、
    前記層間絶縁膜は前記パッド中央部下側の領域で連続されるように延長形成されることを特徴とする請求項２に記載の半導体チップ。
  4. 前記パッド周辺部に形成される前記金属配線層は前記複数の金属配線層のうちで最上層に位置することを特徴とする請求項２に記載の半導体チップ。
  5. 前記パッド中央部は前記導電性パッド面積の２５％ないし５０％範囲以内の面積であることを特徴とする請求項２に記載の半導体チップ。
  6. 前記半導体素子、複数の金属配線層及び導電性パッドを電気的に連結するための複数のコンタクトプラグが含まれて、
    前記コンタクトプラグのうちの一部は前記金属配線層を間に置いてそれらの中心線が相互一致しないように形成されることを特徴とする請求項１に記載の半導体チップ。
  7. 前記半導体素子はＣＭＯＳイメージセンサーであることを特徴とする請求項１に記載の半導体チップ。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100902584B1 (ko) * 2007-12-03 2009-06-11 주식회사 동부하이텍 반도체 소자 및 그의 제조 방법
KR101589690B1 (ko) 2008-12-18 2016-01-29 삼성전자주식회사 반도체 소자의 본딩 패드 및 그의 제조방법
JP2021072341A (ja) 2019-10-30 2021-05-06 キオクシア株式会社 半導体装置
WO2022236712A1 (en) 2021-05-11 2022-11-17 Innoscience (suzhou) Semiconductor Co., Ltd. Integrated semiconductor device and method for manufacturing the same
CN116995061A (zh) * 2022-04-25 2023-11-03 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186320A (ja) * 1997-12-09 1999-07-09 Samsung Electron Co Ltd 多層パッドを具備した半導体素子及びその製造方法
JP2002222811A (ja) * 2001-01-24 2002-08-09 Seiko Epson Corp 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62237737A (ja) 1986-04-08 1987-10-17 Nec Corp 半導体集積回路装置
US6893906B2 (en) * 1990-11-26 2005-05-17 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and driving method for the same
KR19990052264A (ko) * 1997-12-22 1999-07-05 윤종용 다층 패드를 구비한 반도체 소자 및 그 제조방법
KR20000009043A (ko) * 1998-07-21 2000-02-15 윤종용 다층 패드를 구비한 반도체 소자 및 그 제조방법
US6909196B2 (en) * 2002-06-21 2005-06-21 Micron Technology, Inc. Method and structures for reduced parasitic capacitance in integrated circuit metallizations
JP3961399B2 (ja) * 2002-10-30 2007-08-22 富士通株式会社 半導体装置の製造方法
US7057296B2 (en) * 2003-10-29 2006-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding pad structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186320A (ja) * 1997-12-09 1999-07-09 Samsung Electron Co Ltd 多層パッドを具備した半導体素子及びその製造方法
JP2002222811A (ja) * 2001-01-24 2002-08-09 Seiko Epson Corp 半導体装置およびその製造方法

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