TWI831615B - 功率晶片封裝結構 - Google Patents

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Abstract

本案提出一種功率晶片封裝結構，包含陶瓷基板；下金屬層，形成於陶瓷基板之下表面；第一上金屬層，形成於陶瓷基板之上表面；第二上金屬層，形成於陶瓷基板之上表面且與第一上金屬層相分隔；功率晶片，具有主動面與晶片背面，主動面具有接觸墊，晶片背面連接第一上金屬層；至少一第一銅層，形成於接觸墊上，第一銅層之上表面具有外緣區域以及被外緣區域環繞之配置區域；多個第二銅層，形成於第一銅層之配置區域且彼此相分隔；及多個導線，每一導線之一端連接其中一第二銅層，每一導線之另一端連接第二上金屬層。

Description

功率晶片封裝結構
本發明係關於一種功率晶片封裝結構。
傳統的功率晶片封裝結構係利用鋁線打線製程（Al wire bonding）將電流從功率晶片引導至外部線路。隨著應用環境所需的功率的進一步提升，傳統鋁線已無法適用而必須改用導電性與導熱性更好的金屬線，例如銅線。然而，將鋁線更換為銅線的過程並非僅僅是材料上的更換，原先適用於鋁線打線製程的經驗並無法簡單地適用於銅線打線製程。其中一個主要原因就在於銅的機械強度遠高於鋁（銅的抗張強度大約是鋁的四倍），因此與鋁線打線製程相比，銅線打線製程（Cu wire bonding）需要更高的打線能量，而更高的打線能量意謂著功率晶片在打線過程中將承受更高的損壞風險。
有鑑於此，發明人提出一種功率晶片封裝結構，包含：一陶瓷基板；一第一上金屬層，形成於該陶瓷基板之上表面；一第二上金屬層，形成於該陶瓷基板之上表面且與該第一上金屬層相分隔；一下金屬層，形成於該陶瓷基板之下表面；一功率晶片，具有一主動面與一晶片背面，該主動面具有一接觸墊，該晶片背面連接於該第一上金屬層；至少一第一銅層，形成於該接觸墊上，該第一銅層之上表面具有一外緣區域與一配置區域，該外緣區域環繞該配置區域，該外緣區域係定義為自該第一銅層之周緣朝內偏移0.025mm的區域；多個第二銅層，形成於該第一銅層之配置區域且彼此相分隔，其中該些第二銅層之厚度與該第一銅層之厚度的比值係在2至20之範圍間；及多個導線，每一該導線之一端連接於其中一該第二銅層，每一該導線之另一端連接於該第二上金屬層。
前述功率晶片封裝結構係在功率晶片之接觸墊的表面上依序形成至少一個第一銅層以及比第一銅層更厚的多個第二銅層。在進行打線製程時，導線（例如銅線）係打在第二銅層上，因而打線瞬間所施加的應力會被第二銅層與第一銅層所分散，進而確保功率晶片不會因此而受損。
圖1繪示出本發明之一例示功率晶片封裝結構10的剖面示意圖，圖2至圖7係本發明之晶片封裝結構之第一實施例至第六實施例的示意圖，其視角當於圖1之功率晶片封裝結構10的局部俯視圖，主要在於呈現出第一銅層15、第二銅層16與導線17彼此間的配置關係。所繪示的功率晶片封裝結構10包含一陶瓷基板11以及一功率晶片14。陶瓷基板11之上表面形成有一第一上金屬層12A與一第二上金屬層12B，其中第一上金屬層12A與一第二上金屬層12B彼此相隔一間距D1，其中間距D1大約在第一上金屬層12A（或第二上金屬層12B）之厚度的1.5倍至5倍的範圍間。陶瓷基板11之下表面形成有一下金屬層13。功率晶片14具有主動面141與晶片背面142，其中主動面141具有接觸墊143，晶片背面142通常是以軟焊的方式焊接於陶瓷基板11之第一上金屬層12A。功率晶片14之接觸墊143上形成有一第一銅層15，第一銅層15上則進一步形成一第二銅層16。導線17之二端係透過打線製程（wire bonding）而分別固接於第二銅層16與第二上金屬層12B。外部裝置可藉由電性連接於第二上金屬層12B而與功率晶片14電性連接。
如圖2所示，功率晶片14之接觸墊143的表面可透過電鍍或其他金屬沉積製程形成一第一銅層15。第一銅層15之上表面具有一外緣區域15A與一配置區域15B，其中外緣區域15A環繞配置區域15B。此處的外緣區域15A係定義為自第一銅層15之周緣朝內偏移一距離D2的區域，其中距離D2至少為0.025 mm（約1 mil）。需特別強調，圖2中的虛線僅僅是用來區隔外緣區域15A與配置區域15B，並非真實存在於第一銅層15上的實體線條。接著，同樣透過電鍍或其他金屬沉積製程將多個第二銅層16形成於第一銅層15之配置區域15B中，且各個第二銅層16在第一銅層15的表面上係呈島狀彼此相分隔。然後，透過打線製程將導線17之一端連接於其中一第二銅層16，並將導線17之另一端連接於第二上金屬層12B。在本實施例中，讓多個第二銅層16呈島狀般彼此相分隔的目的是為了減少第二銅層16施加於第一銅層15的內應力，進而提高第二銅層16與第一銅層15吸收打線應力的能力。
在本實施例中，相鄰之二個第二銅層16係相隔一固定的間距D3以確保電流平均分布，例如間距D3可為 0.1 mm （4 mil）。此外，用來直接承受打線應力的第二銅層16的厚度必須比第一銅層15厚方能更佳地將打線應力予以分散，避免功率晶片14受損。表(1)至表(3)列出了當第二銅層16與第一銅層15的配置關係如圖2所示且第二銅層16與第一銅層15的總厚度分別設定為200 μm、150 μm與100 μm時，第二銅層16與第一銅層15在不同厚度下之分散應力效果。實驗方式係在固定銅線打線製程參數下，藉由觀察打線後之功率晶片14是否存在崩角或裂痕以及接觸墊143是否存在變形等失敗模式來判斷打線應力是否被良好地分散。
表(1)
第二銅層厚度 (μm) 第一銅層厚度(μm) 分散應力 效果 總厚度 (μm) 比值
20 180 尚可 200 0.11
40 160 尚可 200 0.25
60 140 尚可 200 0.43
80 120 尚可 200 0.67
100 100 佳 200 1
120 80 佳 200 1.5
140 60 佳 200 2.33
160 40 佳 200 4
180 20 佳 200 9
190 10 佳 200 19
表(2)
第二銅層厚度 (μm) 第一銅層厚度(μm) 分散應力 效果 總厚度 (μm) 比值
10 140 不佳 150 0.07
20 130 不佳 150 0.15
30 120 不佳 150 0.25
40 110 不佳 150 0.36
50 100 不佳 150 0.5
60 90 不佳 150 0.67
70 80 不佳 150 0.875
80 70 尚可 150 1.14
90 60 尚可 150 1.5
100 50 佳 150 2
110 40 佳 150 2.75
120 30 佳 150 4
130 20 佳 150 6.5
140 10 佳 150 14
表(3)
第二銅層厚度 (μm) 第一銅層厚度(μm) 分散應力 效果 總厚度 (μm) 比值
10 90 不佳 100 0.11
20 80 不佳 100 0.25
30 70 不佳 100 0.43
40 60 不佳 100 0.67
50 50 不佳 100 1
60 40 尚可 100 1.5
70 30 尚可 100 2.33
75 25 佳 100 3
80 20 佳 100 4
90 10 佳 100 9
如表(1)所示，若第二銅層16與第一銅層15之總厚度為200 μm，當第二銅層16之厚度與第一銅層15之厚度的比值大於或等於1時，分散打線應力效果最佳，由實驗數據可判斷即使第二銅層16之厚度與第一銅層15之厚度的比值為20亦可具有良好的分散打線應力的效果。如表(2)所示，若第二銅層16與第一銅層15之總厚度為150 μm，當第二銅層16之厚度與第一銅層15之厚度的比值大於或等於2時，分散應力效果最佳。如表(3)所示，若第二銅層16與第一銅層15之總厚度為100 μm，當第二銅層16之厚度與第一銅層15之厚度的比值大於或等於3時，分散應力效果最佳。綜合上述實驗結果，在相同總厚度的情況下，若讓第二銅層16比第一銅層15厚將可獲得更佳的分散應力效果。初步推測是因為形成第一銅層15與第二銅層16時均會殘留內應力，而第一銅層15的面積較大且直接形成於接觸墊143的表面，若第一銅層15較厚，施加於功率晶片14的內應力會較大，導致功率晶片14容易在承受打線製程的衝擊時而受損。
承上，當第二銅層16與第一銅層15的配置關係如圖2所示，則第一銅層15之面積與接觸墊143之面積的比值在0.5至0.95之範圍間，且第二銅層16之面積與第一銅層15之面積的比值在0.05至0.5之範圍間時，分散打線應力的效果最佳。
圖3為本發明之晶片封裝結構之第二實施例的示意圖。本實施例相較於第一實施例的主要差異在於除了包含與導線17連接之第二銅層16外，還進一步包含多個未與導線17連接之第二銅層16。這是因為第二銅層16形成的時候會殘留內應力，由於第二銅層16的厚度比第一銅層15厚，若讓島狀的第二銅層16均勻地分布於第一銅層15上，可以提高功率晶片封裝結構10後續在進行溫度循環測試時的可靠度。
表(4)至表(6)列出了當第二銅層16與第一銅層15的配置關係如圖3所示，且第二銅層16與第一銅層15的總厚度分別設定為200 μm、150 μm與100 μm時，第二銅層16與第一銅層15在不同厚度下之分散應力效果。
表(4)
第二銅層厚度 (μm) 第一銅層厚度(μm) 分散應力 效果 總厚度 (μm) 比值
20 180 尚可 200 0.11
40 160 尚可 200 0.25
60 140 尚可 200 0.43
80 120 尚可 200 0.67
100 100 佳 200 1
120 80 佳 200 1.5
140 60 佳 200 2.33
160 40 佳 200 4
180 20 佳 200 9
190 10 佳 200 19
表(5)
第二銅層厚度 (μm) 第一銅層厚度(μm) 分散應力 效果 總厚度 (μm) 比值
10 140 不佳 150 0.07
20 130 不佳 150 0.15
30 120 不佳 150 0.25
40 110 不佳 150 0.36
50 100 不佳 150 0.5
60 90 不佳 150 0.67
70 80 不佳 150 0.875
80 70 尚可 150 1.14
90 60 尚可 150 1.5
100 50 佳 150 2
110 40 佳 150 2.75
120 30 佳 150 4
130 20 佳 150 6.5
140 10 佳 150 14
表(6)
第二銅層厚度 (μm) 第一銅層厚度(μm) 分散應力 效果 總厚度 (μm) 比值
10 90 不佳 100 0.11
20 80 不佳 100 0.25
30 70 不佳 100 0.43
40 60 不佳 100 0.67
50 50 不佳 100 1
60 40 尚可 100 1.5
70 30 尚可 100 2.33
75 25 佳 100 3
80 20 佳 100 4
90 10 佳 100 9
如表(4)所示，若第二銅層16與第一銅層15之總厚度為200 μm，則第二銅層16之厚度與第一銅層15之厚度的比值大於或等於1時，分散打線應力效果最佳。如表(5)所示，若第二銅層16與第一銅層15之總厚度為150 μm，則第二銅層16之厚度與第一銅層15之厚度的比值大於或等於2時，分散應力效果最佳。如表(6)所示，若第二銅層16與第一銅層15之總厚度為100 μm，則第二銅層16之厚度與第一銅層15之厚度的比值大於或等於3時，分散應力效果最佳。表(4)至表(6)的實驗結果與表(1)至表(3)的實驗結果一致，在相同總厚度的情況下，若讓第二銅層16比第一銅層15厚將可獲得更佳的分散應力效果。
承上，當第二銅層16與第一銅層15的配置關係如圖3所示時，則第一銅層15之面積與接觸墊143之面積的比值在0.5至0.95之範圍間，且第二銅層16之面積與第一銅層15之面積的比值在0.05至0.25之範圍間時，分散打線應力的效果最佳。
圖4為本發明之晶片封裝結構之第三實施例的示意圖。本實施例相較於第一實施例的主要差異在於第二銅層16與導線17之間並非一對一的對應關係，而是多個導線（例如2個）連接於單一個第二銅層16上。這是因為第二銅層16形成的時候會殘留內應力，由於第二銅層16的厚度比第一銅層15厚，若讓島狀的第二銅層16均勻地分布於第一銅層15上，可以提高功率晶片封裝結構10在進行溫度循環測試時的可靠度。
表(7)至表(9)列出了當第二銅層16與第一銅層15的配置關係如圖4所示，且第二銅層16與第一銅層15的總厚度分別設定為200 μm、150 μm與100 μm時，第二銅層16與第一銅層15在不同厚度下之分散應力效果。
表(7)
第二銅層厚度 (μm) 第一銅層厚度(μm) 分散應力 效果 總厚度 (μm) 比值
20 180 尚可 200 0.11
40 160 尚可 200 0.25
60 140 尚可 200 0.43
80 120 尚可 200 0.67
100 100 佳 200 1
120 80 佳 200 1.5
140 60 佳 200 2.33
160 40 佳 200 4
180 20 佳 200 9
190 10 佳 200 19
表(8)
第二銅層厚度 (μm) 第一銅層厚度(μm) 分散應力 效果 總厚度 (μm) 比值
10 140 不佳 150 0.07
20 130 不佳 150 0.15
30 120 不佳 150 0.25
40 110 不佳 150 0.36
50 100 不佳 150 0.5
60 90 不佳 150 0.67
70 80 尚可 150 0.875
80 70 尚可 150 1.14
90 60 佳 150 1.5
100 50 佳 150 2
110 40 佳 150 2.75
120 30 佳 150 4
130 20 佳 150 6.5
140 10 佳 150 14
表(9)
第二銅層厚度 (μm) 第一銅層厚度(μm) 分散應力 效果 總厚度 (μm) 比值
10 90 不佳 100 0.11
20 80 不佳 100 0.25
30 70 不佳 100 0.43
40 60 不佳 100 0.67
50 50 尚可 100 1
60 40 尚可 100 1.5
70 30 佳 100 2.33
75 25 佳 100 3
80 20 佳 100 4
90 10 佳 100 9
如表(7)所示，若第二銅層16與第一銅層15之總厚度為200 μm，則第二銅層16之厚度與第一銅層15之厚度的比值大於或等於1時，分散打線應力效果最佳。如表(8)所示，若第二銅層16與第一銅層15之總厚度為150 μm，則第二銅層16之厚度與第一銅層15之厚度的比值大於或等於1.5時，分散應力效果最佳。如表(9)所示，若第二銅層16與第一銅層15之總厚度為100 μm，則第二銅層16之厚度與第一銅層15之厚度的比值大於或等於2.33時，分散應力效果最佳。表(7)至表(9)的實驗結果與表(1)至表(6)的實驗結果一致，在相同總厚度的情況下，若讓第二銅層16比第一銅層15厚將可獲得更佳的分散應力效果。
承上，當第二銅層16與第一銅層15的配置關係如圖4所示，則第一銅層15之面積與接觸墊143之面積的比值在0.5至0.95之範圍間，且第二銅層16之面積與第一銅層15之面積的比值在0.05至0.5之範圍間時，分散打線應力的效果最佳。
圖5為本發明之晶片封裝結構之第四實施例的示意圖。本實施例相較於第一實施例的主要差異在於包含了多個島狀的第一銅層15，且第一銅層15、第二銅層16、導線17的數量相同。各個第一銅層15個別地對應於各個第二銅層16，各個第二銅層16個別地對應於各個導線17，且各第一銅層15的面積大於相對應之第二銅層16的面積。各導線17之一端連接於相對應之第二銅層16，各導線17之另一端連接於第二上金屬層12B。由於第一銅層15也予以島狀化，因此第一銅層15作用於接觸墊143的內應力可縮小，提升功率晶片封裝結構10後續在進行溫度循環測試時的可靠度。
表(10)至表(12)列出了當第二銅層16與第一銅層15的配置關係如圖5所示且第二銅層16與第一銅層15的總厚度分別設定為200 μm、150 μm與100 μm時，第二銅層16與第一銅層15在不同厚度下之分散應力效果。
表(10)
第二銅層厚度 (μm) 第一銅層厚度(μm) 分散應力 效果 總厚度 (μm) 比值
20 180 尚可 200 0.11
40 160 尚可 200 0.25
60 140 尚可 200 0.43
80 120 尚可 200 0.67
100 100 尚可 200 1
120 80 佳 200 1.5
140 60 佳 200 2.33
160 40 佳 200 4
180 20 佳 200 9
190 10 佳 200 19
表(11)
第二銅層厚度 (μm) 第一銅層厚度(μm) 分散應力 效果 總厚度 (μm) 比值
10 140 不佳 150 0.07
20 130 不佳 150 0.15
30 120 不佳 150 0.25
40 110 不佳 150 0.36
50 100 不佳 150 0.5
60 90 不佳 150 0.67
70 80 不佳 150 0.875
80 70 不佳 150 1.14
90 60 尚可 150 1.5
100 50 佳 150 2
110 40 佳 150 2.75
120 30 佳 150 4
130 20 佳 150 6.5
140 10 佳 150 14
表(12)
第二銅層厚度 (μm) 第一銅層厚度(μm) 分散應力 效果 總厚度 (μm) 比值
10 90 不佳 100 0.11
20 80 不佳 100 0.25
30 70 不佳 100 0.43
40 60 不佳 100 0.67
50 50 不佳 100 1
60 40 不佳 100 1.5
70 30 尚可 100 2.33
75 25 尚可 100 3
80 20 佳 100 4
90 10 佳 100 9
如表(10)所示，若第二銅層16與第一銅層15之總厚度為200 μm，則第二銅層16之厚度與第一銅層15之厚度的比值大於或等於1.5時，分散打線應力效果最佳。如表(11)所示，若第二銅層16與第一銅層15之總厚度為150 μm，則第二銅層16之厚度與第一銅層15之厚度的比值大於或等於2時，分散應力效果最佳。如表(12)所示，若第二銅層16與第一銅層15之總厚度為100 μm，則第二銅層16之厚度與第一銅層15之厚度的比值大於或等於4時，分散應力效果最佳。表(10)至表(12)的實驗結果與表(1)至表(9)的實驗結果一致，在相同總厚度的情況下，若讓第二銅層16比第一銅層15厚將可獲得更佳的分散應力效果。
承上，當第二銅層16與第一銅層15的配置關係如圖5所示，則第一銅層15之面積與接觸墊143之面積的比值在0.05至0.5之範圍間，且第二銅層16之面積與第一銅層15之面積的比值在0.5至0.95之範圍間時，分散打線應力的效果最佳。
圖6為本發明之晶片封裝結構之第五實施例的示意圖。本實施例相較於第一實施例的主要差異在於包含了多個島狀的第一銅層15（圖中繪示出2個），至少二個第二銅層16形成於每一第一銅層15上，且第二銅層16的數量與導線17的數量相同。各個第二銅層16個別地對應於各個導線17，各導線17之一端連接於相對應之第二銅層16，各導線17之另一端連接於第二上金屬層12B。
表(13)至表(15)列出了當第二銅層16與第一銅層15的配置關係如圖6所示且第二銅層16與第一銅層15的總厚度分別設定為200 μm、150 μm與100 μm時，第二銅層16與第一銅層15在不同厚度下之分散應力效果。
表(13)
第二銅層厚度 (μm) 第一銅層厚度(μm) 分散應力 效果 總厚度 (μm) 比值
20 180 尚可 200 0.11
40 160 尚可 200 0.25
60 140 尚可 200 0.43
80 120 尚可 200 0.67
100 100 佳 200 1
120 80 佳 200 1.5
140 60 佳 200 2.33
160 40 佳 200 4
180 20 佳 200 9
190 10 佳 200 19
表(14)
第二銅層厚度 (μm) 第一銅層厚度(μm) 分散應力 效果 總厚度 (μm) 比值
10 140 不佳 150 0.07
20 130 不佳 150 0.15
30 120 不佳 150 0.25
40 110 不佳 150 0.36
50 100 不佳 150 0.5
60 90 不佳 150 0.67
70 80 不佳 150 0.875
80 70 尚可 150 1.14
90 60 尚可 150 1.5
100 50 佳 150 2
110 40 佳 150 2.75
120 30 佳 150 4
130 20 佳 150 6.5
140 10 佳 150 14
表(15)
第二銅層厚度 (μm) 第一銅層厚度(μm) 分散應力 效果 總厚度 (μm) 比值
10 90 不佳 100 0.11
20 80 不佳 100 0.25
30 70 不佳 100 0.43
40 60 不佳 100 0.67
50 50 不佳 100 1
60 40 尚可 100 1.5
70 30 尚可 100 2.33
75 25 佳 100 3
80 20 佳 100 4
90 10 佳 100 9
如表(13)所示，若第二銅層16與第一銅層15之總厚度為200 μm，當第二銅層16之厚度與第一銅層15之厚度的比值大於或等於1時，分散打線應力效果最佳。如表(14)所示，若第二銅層16與第一銅層15之總厚度為150 μm，當第二銅層16之厚度與第一銅層15之厚度的比值大於或等於2時，分散應力效果最佳。如表(15)所示，若第二銅層16與第一銅層15之總厚度為100 μm，當第二銅層16之厚度與第一銅層15之厚度的比值大於或等於3時，分散應力效果最佳。表(13)至表(15)的實驗結果與表(1)至表(12)的實驗結果一致，在相同總厚度的情況下，若讓第二銅層16比第一銅層15厚將可獲得更佳的分散應力效果。
承上，若第二銅層16與第一銅層15的配置關係如圖6所示，則第一銅層15之面積與接觸墊143之面積的比值在0.2至0.5之範圍間，且第二銅層16之面積與第一銅層15之面積的比值在0.05至0.4之範圍間時，分散打線應力的效果最佳。
圖7為本發明之晶片封裝結構之第六實施例的示意圖。本實施例相較於第一實施例的主要差異在於包含了多個島狀的第一銅層15（圖中繪示出2個），其中第一銅層15的數量等於第二銅層16的數量，各第一銅層15個別地對應於各第二銅層16，且第二銅層16的數量小於導線17的數量。各第二銅層16對應於相同數量之多個導線17，至少二導線17之一端連接於相對應之同一個第二銅層16，各導線17之另一端連接於第二上金屬層12B。
表(16)至表(18)列出了當第二銅層16與第一銅層15的配置關係如圖4所示，且第二銅層16與第一銅層15的總厚度分別設定為200 μm、150 μm與100 μm時，第二銅層16與第一銅層15在不同厚度下之分散應力效果。
表(16)
第二銅層厚度 (μm) 第一銅層厚度(μm) 分散應力 效果 總厚度 (μm) 比值
20 180 尚可 200 0.11
40 160 尚可 200 0.25
60 140 尚可 200 0.43
80 120 尚可 200 0.67
100 100 佳 200 1
120 80 佳 200 1.5
140 60 佳 200 2.33
160 40 佳 200 4
180 20 佳 200 9
190 10 佳 200 19
表(17)
第二銅層厚度 (μm) 第一銅層厚度(μm) 分散應力 效果 總厚度 (μm) 比值
10 140 不佳 150 0.07
20 130 不佳 150 0.15
30 120 不佳 150 0.25
40 110 不佳 150 0.36
50 100 不佳 150 0.5
60 90 不佳 150 0.67
70 80 尚可 150 0.875
80 70 尚可 150 1.14
90 60 佳 150 1.5
100 50 佳 150 2
110 40 佳 150 2.75
120 30 佳 150 4
130 20 佳 150 6.5
140 10 佳 150 14
表(18)
第二銅層厚度 (μm) 第一銅層厚度(μm) 分散應力 效果 總厚度 (μm) 比值
10 90 不佳 100 0.11
20 80 不佳 100 0.25
30 70 不佳 100 0.43
40 60 不佳 100 0.67
50 50 尚可 100 1
60 40 尚可 100 1.5
70 30 佳 100 2.33
75 25 佳 100 3
80 20 佳 100 4
90 10 佳 100 9
如表(16)所示，若第二銅層16與第一銅層15之總厚度為200 μm，則第二銅層16之厚度與第一銅層15之厚度的比值大於或等於1時，分散打線應力效果最佳。如表(17)所示，若第二銅層16與第一銅層15之總厚度為150 μm，則第二銅層16之厚度與第一銅層15之厚度的比值大於或等於1.5時，分散應力效果最佳。如表(18)所示，若第二銅層16與第一銅層15之總厚度為100 μm，則第二銅層16之厚度與第一銅層15之厚度的比值大於或等於2.33時，分散應力效果最佳。表(16)至表(18)的實驗結果與表(1)至表(15)的實驗結果一致，在相同總厚度的情況下，若讓第二銅層16比第一銅層15厚將可獲得更佳的分散應力效果。
承上，當第二銅層16與第一銅層15的配置關係如圖7所示，則第一銅層15之面積與接觸墊143之面積的比值在0.2至0.5之範圍間，且第二銅層16之面積與第一銅層15之面積的比值在0.5至0.95之範圍間時，分散打線應力的效果最佳。
在上述實施例中，陶瓷基板11的第一上金屬層12A、第二上金屬層12B以及下金屬層13的材質為銅。在其他的實施例中，陶瓷基板11的第一上金屬層12A、第二上金屬層12B以及下金屬層13的材質亦可以為金、銀、鋁或其合金。
在上述實施例中，所謂「間距」係定義為相鄰兩物件之邊緣至邊緣的最近距離。
應了解，本揭露所記載之內容，當採用用語「上」或「下」僅是為了方便說明本揭露的實施例之技術內容或元件之相對關係，並非用於限制實施各元件在空間上的絕對位置關係。換言之，說明書及圖式所載的實施例是用以幫助本發明所屬技術領域中具有通常知識者能夠理解本發明，並非意圖限定本發明的申請專利範圍。
10:功率晶片封裝結構 11:陶瓷基板 12A:第一上金屬層 12B:第二上金屬層 13:下金屬層 14:功率晶片 141:主動面 142:晶片背面 143:接觸墊 15:第一銅層 15A:外緣區域 15B:配置區域 16:第二銅層 17:導線 D1:間距 D2:距離 D3:間距
圖1係本發明之一例示功率晶片封裝結構的剖面示意圖。 圖2係本發明之晶片封裝結構之第一實施例的示意圖。 圖3係本發明之晶片封裝結構之第二實施例的示意圖。 圖4係本發明之晶片封裝結構之第三實施例的示意圖。 圖5係本發明之晶片封裝結構之第四實施例的示意圖。 圖6係本發明之晶片封裝結構之第五實施例的示意圖。 圖7係本發明之晶片封裝結構之第六實施例的示意圖。
10:功率晶片封裝結構
11:陶瓷基板
12A:第一上金屬層
12B:第二上金屬層
13:下金屬層
14:功率晶片
141:主動面
142:晶片背面
143:接觸墊
15:第一銅層
16:第二銅層
17:導線
D1:間距

Claims (14)

  1. 一種功率晶片封裝結構，包含： 一陶瓷基板； 一第一上金屬層，形成於該陶瓷基板之上表面； 一第二上金屬層，形成於該陶瓷基板之上表面且與該第一上金屬層相分隔； 一下金屬層，形成於該陶瓷基板之下表面； 一功率晶片，具有一主動面與一晶片背面，該主動面具有一接觸墊，該晶片背面連接於該第一上金屬層； 至少一第一銅層，形成於該接觸墊上，該第一銅層之上表面具有一外緣區域與一配置區域，該外緣區域環繞該配置區域，該外緣區域係定義為自該第一銅層之周緣朝內偏移至少0.025 mm之距離的區域； 多個第二銅層，形成於該第一銅層之配置區域且彼此相分隔，其中該第二銅層之厚度與該第一銅層之厚度的比值係在2至20之範圍間；及 多個導線，每一該導線之一端連接於其中一該第二銅層，每一該導線之另一端連接於該第二上金屬層。
  2. 如請求項1所述之功率晶片封裝結構，其中該第一銅層的數量為1，該第二銅層的數量與該導線的數量相同，該些第二銅層個別地對應於該些導線，各該導線之一端連接於相對應之該第二銅層，各該導線之另一端連接於該第二上金屬層。
  3. 如請求項2所述之功率晶片封裝結構，其中該第一銅層之面積與該接觸墊之面積的比值係在0.5至0.95之範圍間，每個該第二銅層之面積與該第一銅層之面積的比值係在0.05至0.5之範圍間。
  4. 如請求項1所述之功率晶片封裝結構，其中該第一銅層的數量為1，該第二銅層的數量小於該導線的數量，各該導線個別地對應於其中一該第二銅層，各該導線之一端連接於相對應之該第二銅層，各該導線之另一端連接於該第二上金屬層。
  5. 如請求項4所述之功率晶片封裝結構，其中該第一銅層之面積與該接觸墊之面積的比值係在0.5至0.95之範圍間，每個該第二銅層之面積與該第一銅層之面積的比值係在0.05至0.25之範圍間。
  6. 如請求項1所述之功率晶片封裝結構，其中該第一銅層的數量為1，該第二銅層的數量小於該導線的數量，各該第二銅層對應於相同數量之該導線，至少二該導線之一端連接於相對應之該第二銅層，各該導線之另一端連接於該第二上金屬層。
  7. 如請求項6所述之功率晶片封裝結構，其中該第一銅層之面積與該接觸墊之面積的比值係在0.5至0.95之範圍間，每個該第二銅層之面積與該第一銅層之面積的比值係在0.05至0.5之範圍間。
  8. 如請求項1所述之功率晶片封裝結構，其中該第一銅層的數量大於1，該第一銅層的數量、該第二銅層的數量與該導線的數量相同，該些第一銅層個別地對應於該些第二銅層，該些第二銅層個別地對應於該些導線，各該第一銅層的面積大於相對應之該第二銅層的面積，各該導線之一端連接於相對應之該第二銅層，各該導線之另一端連接於該第二上金屬層。
  9. 如請求項6所述之功率晶片封裝結構，其中每個該第一銅層之面積與該接觸墊之面積的比值係在0.05至0.5之範圍間，該第二銅層之面積與該第一銅層之面積的比值係在0.5至0.95之範圍間。
  10. 如請求項1所述之功率晶片封裝結構，其中該第一銅層的數量大於1，至少二該第二銅層形成於每一該第一銅層上，該第二銅層的數量與該導線的數量相同，該些第二銅層個別地對應於該些導線，各該導線之一端連接於相對應之該第二銅層，各該導線之另一端連接於該第二上金屬層。
  11. 如請求項10所述之功率晶片封裝結構，其中每個該第一銅層之面積與該接觸墊之面積的比值係在0.2至0.5之範圍間，每個該第二銅層之面積與該第一銅層之面積的比值係在0.05至0.4之範圍間。
  12. 如請求項1所述之功率晶片封裝結構，其中該第一銅層的數量等於該第二銅層的數量，該些第一銅層個別地對應於該些第二銅層，該第二銅層的數量小於該導線的數量，每一該第二銅層對應於相同數量之多個該些導線，至少二該導線之一端連接於相對應之同一該第二銅層，各該導線之另一端連接於該第二上金屬層。
  13. 如請求項12所述之功率晶片封裝結構，其中每個該第一銅層之面積與該接觸墊之面積的比值係在0.2至0.5之範圍間，該第二銅層之面積與該第一銅層之面積的比值係在0.5至0.95之範圍間。
  14. 如請求項1至13任一項所述之功率晶片封裝結構，其中相鄰二該第二銅層的間距係大於或等於0.1 mm。
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