JP4032459B2 - 混成集積回路用基板及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、焼成工程を経て形成される多層配線基板の内層に、抵抗素子やインダクタ素子などの受動回路素子を厚膜ペースト材料により形成する構成の混成集積回路用基板及びその製造方法に関する。
【0002】
【従来の技術】
混成集積回路に用いられる配線基板上に厚膜抵抗素子を形成する場合、従来では、図12に示すように、無機系材料より成る絶縁基板1上に、対をなす抵抗素子用端子電極2a、2aを含む複数の導体パターン2を導体ペーストの印刷・焼成により形成した後に、上記端子電極2a、2a間に接続された状態の厚膜抵抗素子3を、抵抗体ペーストの印刷・焼成により形成し、さらに、この上に保護用のオーバーコートガラス(図示せず)を形成することが行われている。
【0003】
ところが、上記のような構成では、端子電極2a及び厚膜抵抗素子3が二次元状配置となっている関係上、図12中に斜線帯を施した領域が厚膜抵抗素子3にとってデッドスペースになるものであり、このため厚膜抵抗素子3の配置に必要な面積が大きくなって、基板全体の大面積化を来たすという問題点があった。このような基板全体の大面積化という問題点に対処するために、近年では、配線基板を多層化する基板技術が採用されている。このような基板技術の一例を説明するために、図14(a)〜(d)には、厚膜多層配線基板の内層に厚膜抵抗素子を形成する場合の一般的な工程例が示されている。
【0004】
即ち、まず、図14(a)に示すように、無機系材料より成る絶縁基板4上に、対をなす抵抗素子用端子電極5a、5aを含む複数の導体パターン5を導体ペーストの印刷・焼成により形成する。次いで、図14(b)に示すように、導体パターン5の端子電極5a、5a間に接続された状態の厚膜抵抗素子6を、抵抗体ペーストの印刷・焼成により形成する。
【0005】
この後には、図14(c)に示すように、絶縁基板4上に例えばガラス材料より成る絶縁層7を印刷・焼成により形成するものであり、このときには、当該絶縁層7に対し、前記端子電極5aに臨むビアホール7aを同時に形成する。そして、図14(d)に示すように、絶縁層7上に、ビアホール7a内に充填された状態の端子電極8及びこれに接続された状態の導体パターン9を導体ペーストの印刷・焼成により形成し、以て厚膜多層配線基板より成る混成集積回路用基板を完成させる。
【0006】
尚、図14の例は2層構造のものを製造する場合を示したが、3層以上の厚膜多層配線基板を製造する場合には、端子電極8及び導体パターン9を形成するための印刷・焼成工程の実行後に、同図14(b)〜(d)の各工程を反復して行うことになる。
【0007】
【発明が解決しようとする課題】
上記のように厚膜多層配線基板を構成する場合、絶縁層7のための焼成工程において全体が850〜900℃程度まで加熱されるのに対して、厚膜多層配線基板の常用温度域は比較的低い(例えば−40〜150℃)ため、厚膜抵抗素子6と絶縁層7との間には、それらの熱膨張係数の相違に起因した残留応力が発生することになる。
【0008】
この場合、従来構成では、要部のみを拡大して示した図13のように、厚膜抵抗素子6が、導体パターン5の端子電極5aとのオーバーラップ部分で大きく盛り上がった形状になる関係上、その盛り上がり部分Aに比較的大きな残留応力が集中することになり、これにより厚膜抵抗素子6に上記盛り上がり部分Aでクラックが発生する場合がある。また、絶縁層7における上記盛り上がり部分Aと対応した部分Bにも応力が集中し、しかも盛り上がり部分Aが比較的大きくなる関係上、上記応力集中部分Bにおいて絶縁層7の膜厚が薄くなり、しかも低抗体の盛り上がり形状に沿った形状となるため、この部位でクラックが発生することがあり、このクラックが厚膜抵抗素子6まで成長する場合がある。
【0009】
このため、従来構成の厚膜多層配線基板では、上記のように厚膜抵抗素子6にクラックが発生した場合には、その抵抗値が目標値から変動するなどして信頼性の低下を招くという新たな問題点が出てくる。また、このような問題点は、所謂グリーンシート積層法により多層配線基板を製造する場合においても同様に発生するという事情がある。また、絶縁基板4上での厚膜抵抗素子と端子電極とによる占有スペース自体は、図12に示した構成のものと実質的に変わらないという事情もある。
【0010】
本発明は上記のような事情に鑑みてなされたものであり、その目的は、全体の小面積化を図り得ると共に、焼成工程の実行に伴い基板内に発生する残留応力に起因したクラック発生を未然に防止して信頼性の向上を実現できるようにした混成集積回路用基板及びその製造方法を提供することにある。
【0011】
【課題を解決するための手段】
上記目的を達成するために、請求項1に記載した混成集積回路用基板のように、厚膜ペースト材料より成る受動回路素子用の端子電極を、多層配線基板に形成したビアホールを利用して設ける手段を採用することができる。この手段によれば、受動回路素子とその端子電極とが三次元状に配置されることになって、端子電極を受動回路素子上からはみ出さない形態で形成することが可能になるから、基板全体の小面積化を促進できるようになる。
【0012】
また、受動回路素子は、多層配線基板の内層に厚膜ペースト材料を直接的に印刷することにより形成されるものであるから、端子電極とのオーバーラップに起因して大きく盛り上がった形状を呈する虞がなくなる。このため、多層配線基板を形成するための焼成工程が行われた後において、その多層配線基板と受動回路素子との熱膨張係数の相違に起因した残留応力が発生する場合でも、従来構成のように残留応力が局部に集中しにくくなり、その残留応力に起因して受動回路素子にクラックが発生する事態を未然に防止できるようになる。
【0013】
上記のような効果を奏する混成集積回路用基板を製造するに当たっては、請求項4に記載したような方法を採用することができる。
この製造方法によれば、例えば絶縁基板上に厚膜絶縁体層を1層だけ形成した2層構造の混成集積回路用基板を製造する際には、絶縁基板上にペースト状の受動回路素子材料の印刷及び焼成により受動回路素子を形成する素子形成工程を行った後に、ペースト状の絶縁体層材料の印刷及び焼成により上記受動回路素子の端子相当部に臨むビアホールを備えた形態の厚膜絶縁体層を形成する絶縁層形成工程、ビアホール内にペースト状の導電体材料を充填した後に焼成することにより前記受動回路素子用の端子電極を形成する電極形成工程を順次行う。
【0014】
また、当該製造方法において、絶縁基板上に厚膜絶縁体層を複数層形成した3層構造以上の混成集積回路用基板を製造する際には、絶縁基板上或いは絶縁体層上にペースト状の受動回路素子材料の印刷及び焼成により受動回路素子を形成する素子形成工程、ペースト状の絶縁体層材料の印刷及び焼成により上記受動回路素子の端子相当部に臨むビアホールを備えた形態の厚膜絶縁体層を形成する絶縁層形成工程、ビアホール内にペースト状の導電体材料を充填した後に焼成することにより前記受動回路素子用の端子電極を形成する電極形成工程を、必要とする層数に応じた回数だけ交互に行うことになる。
【0015】
前述したような効果を奏する混成集積回路用基板を製造するに当たっては、請求項8に記載した方法のように、複数枚のグリーンシートとペースト状の受動回路素子材料及び端子電極材料とを利用することもできる。
【0016】
また、請求項9或いは10に記載の構成により、図10及び図11に示される混成集積回路用基板を得ることができる。
尚、請求項1に記載の受動回路素子の端子相当部まで延びるように形成されたビアホール、及び請求項4、8に記載の受動回路素子の端子相当部に臨むビアホールとは、例えば図1、図2、図3(a)、図4〜図7、図9、図11に示されるビアホールに相当する。即ち、これらのビアホールは、何れも多層配送基板の内層に形成された受動回路素子上に開口して形成されたものを示す。
【0017】
【発明の実施の形態】
(第1の実施形態)
図1ないし図3には本発明の第1実施例が示されており、以下これについて説明する。
図1及び図2には、完成状態の混成集積回路用基板の部分縦断面図及び部分平面図がそれぞれ示されている。これら図1及び図2において、厚膜多層配線基板10のベースとなる絶縁基板11は、例えばアルミナ、AlN、SiCのような無機系の基板材料より成るもので、その上面には、抵抗体ペースト(本発明でいう厚膜ペースト材料に相当)の印刷及び焼成により形成された厚膜抵抗素子12(本発明でいう受動回路素子に相当)と、導体ペーストの印刷及び焼成により形成された複数の内層導体パターン13とが設けられている。
【0018】
絶縁基板11上には、無機系材料(ガラス系、セラミック系、或いはガラスセラミック系の材料など)より成る厚膜絶縁体層14が印刷及び焼成工程を経ることにより積層されており、これにより、前記厚膜抵抗素子12は、厚膜多層配線基板10の内層に配置された状態となる。この場合、上記厚膜絶縁体層14には、前記厚膜抵抗素子12の両端部分(端子相当部)及び前記内層導体パターン13まで延びる複数のビアホール15が貫通状に形成されている。
【0019】
また、厚膜絶縁体層14上には、導体ペーストの印刷・焼成によって、厚膜抵抗素子12用の端子電極12a及び内層導体パターン13用の端子電極13aがビアホール15内に充填された状態で形成されると共に、表層導体パターン17が形成されている。この表層導体パターン17には、必要に応じて銅、ニッケル、金メッキなどが施される。
【0020】
尚、図示しないが、上記のような構成とされた厚膜多層配線基板10上には、ICチップやチップ部品が実装されるものであり、必要に応じて保護用のオーバーコートガラスが施される。
【0021】
図3(a)〜(f)には、上記厚膜多層配線基板10の製造工程例が摸式的に示されており、以下これについて説明する。
即ち、まず、図3(a)に示すように、前記絶縁基板11上に、前記厚膜抵抗素子12のための抵抗体ペースト並びに前記内層導体パターン13のための導体ペーストを順次印刷した後に焼成するという素子形成工程を行うことにより、厚膜抵抗素子12及び内層導体パターン13を形成する。尚、この例では、上記抵抗体ペースト及び導体ペーストの焼成を同時に行うことによって工程の簡素化を図るようにしたが、それらの焼成工程を別途に行う構成としても良い。
【0022】
次いで、図3(b)に示すように、ペースト状の絶縁体層材料(例えばガラス材料)を、絶縁基板11上に、前記厚膜抵抗素子12の両端部分(端子相当部)及び前記内層導体パターン13に臨む複数のビアホール15aを貫通状に備えた形態で印刷した後に焼成するという第1の絶縁層形成工程を行うことにより、前記厚膜絶縁体層14の下層部分14′を形成する。
【0023】
この後には、図3(c)に示すように、導電ペーストをビアホール15a内に充填するための印刷処理を行った後に焼成するという第1の電極形成工程を行うことにより、前記端子電極12a、13aの下層部分12a′、13a′を形成する。
【0024】
ここで、上記第1の絶縁層形成工程の実行後、或いは上記第1の電極形成工程の実行後には、厚膜抵抗素子12の抵抗値を調整するためのトリミング工程を行うものであり、図3(d)には、第1の電極形成工程の実行後に行うトリミング工程の例が示されている。このトリミング工程では、厚膜抵抗素子12の抵抗値を、対をなす端子電極12aの下層部分12a′に触針させた一対のプローブ16により測定しながら、当該厚膜抵抗素子12を例えばレーザトリミングするものである。尚、このトリミング工程では、厚膜絶縁体層14の下層部分14′も一部切除されることになる。また、厚膜抵抗素子12のトリミング方法としては、レーザトリミングに限らず、サンドブラストトリミングやパルストリミングを採用しても良く、特にパルストリミングを採用した場合には、厚膜抵抗素子12上に絶縁層を1層以上形成した状態でもトリミング可能になる利点がある。
【0025】
上記トリミング工程が終了した後には、図3(e)に示すように、厚膜絶縁体層14の下層部分14′上に、ペースト状の絶縁体層材料を、前記ビアホール15aに臨む複数のビアホール15bを貫通状に備えた形態で印刷した後に焼成するという第2の絶縁層形成工程を行うことにより、厚膜絶縁体層14の上層部分14″を形成する。
【0026】
尚、上述のように厚膜絶縁体層14の形成工程を2回(第1及び第2の絶縁層形成工程)に分けて行うのは、ペースト状の絶縁体層材料の印刷時に気泡などの欠陥が発生して絶縁信頼性が低下する事態に対処するためであり、従って、厚膜絶縁体層14の絶縁信頼性を高めるために、その形成工程をさらに多数回に分けて行う構成とすることもできる。
【0027】
この後には、図3(f)に示すように、前記表層導体パターン17のための導体ペーストを印刷すると同時に導電ペーストをビアホール15b内に充填する印刷処理を行った後に焼成するという第2の電極形成工程を行うことにより、前記端子電極12a、13aの上層層部分12a″、13a″を形成し、以て図1に示すような厚膜多層配線基板10を完成させる。
【0028】
尚、本実施例では、上記した各工程での焼成動作を所謂エア焼成により行うようにしており、これに伴い導電体ペーストとして貴金属系(Ag、Ag/Pd系など)の材料を使用すると共に、低抗体ペーストとしてルテニウム系の材料を使用する構成としている。
【0029】
上記した本実施例によれば、抵抗体ペーストを印刷及び焼成して形成される厚膜抵抗素子12用の端子電極12aを、厚膜多層配線基板10に形成したビアホール15に導体ペーストを充填した状態で印刷・焼成することにより形成する構成としている。この結果、厚膜抵抗素子12とその端子電極12aとが三次元状に配置されることになって、図2に示すように端子電極12aを厚膜抵抗素子12上からはみ出さない形態で形成できるようになるから、図12に示した従来構成に比べて基板全体の小面積化を促進できるようになる。
【0030】
また、厚膜抵抗素子12は、多層配線基板10の内層である絶縁基板11の上面に抵抗体ペーストを直接的に印刷することにより形成されるものであるから、図13に示した従来構成のように、当該厚膜抵抗素子12が端子電極12aとのオーバーラップに起因して大きく盛り上がった形状を呈する虞がなくなる。
【0031】
このため、多層配線基板10を形成するための焼成工程、特には厚膜絶縁層14のための第1及び第2の絶縁層形成工程における焼成工程が行われた後において、その厚膜絶縁層14と厚膜抵抗素子12との熱膨張係数の相違に起因した残留応力が発生する場合でも、従来構成のように残留応力が集中しにくくなり、その残留応力に起因して厚膜抵抗素子12にクラックが発生する事態を未然に防止できるようになる。
【0032】
さらに、上記実施例では、第1の絶縁層形成工程(図3(b)参照)において厚膜絶縁体層14の下層部分14′を形成し、且つ第1の電極形成工程(図3(c)参照)において端子電極12aの下層部分12a′を形成した段階、つまり厚膜絶縁体層14の厚さ寸法が比較的小さい段階で、厚膜抵抗素子12のトリミング工程(図3(d)参照)を行うようにしている関係上、そのトリミング工程を容易に行うことができる利点がある。
【0033】
尚、厚膜絶縁体層14の下層部分14′を形成した後に厚膜抵抗素子12のトリミング工程を行うのは、厚膜絶縁体層14を焼成により形成する際に、その絶縁体層材料の成分が厚膜抵抗素子12中に侵入、或いは相互反応して抵抗値を増大させるという現象に対処するためである。
【0034】
つまり、一般的に、厚膜抵抗体上に厚膜絶縁体層を複数回に渡って形成する場合における抵抗値変動は、その厚膜抵抗体と直接的に接する第1層目の絶縁体層の形成時に大きくなるが、第2層目の絶縁層の形成以降は極めて小さくなるという事情がある。従って、上記のように、厚膜絶縁体層14の下層部分14′を形成した後に厚膜抵抗素子12のトリミング工程を行う構成であれば、当該厚膜抵抗素子12の抵抗値が初期設定値から大きく変動する事態を確実に防止できるようになり、しかも、このように、厚膜絶縁体層14が比較的薄い段階でトリミングを行うことは、その容易性を考慮した場合に非常に望ましいものとなる。
【0035】
また、第1の絶縁層形成工程(図3(b)参照)において厚膜絶縁体層14の下層部分14′を形成した段階で上記トリミング工程を行う構成としても良く、この場合には、抵抗値測定用の一対のプローブ16を厚膜抵抗素子12の両端部分(端子相当部)に直接的に触針させることになる。
【0036】
(第2の実施の形態)
図4及び図5には本発明の第2実施例が示されており、以下これについて前記第1実施例と異なる部分のみ説明する。
即ち、この実施例では、絶縁基板11上に、スパイラル形状の厚膜抵抗素子18を抵抗体ペーストの印刷及び焼成により形成した点に特徴を有する。この場合、厚膜絶縁体層14には、厚膜抵抗素子18の両端部分(端子相当部)まで延びる一対のビアホール19が貫通状に形成される。また、厚膜絶縁体層14上には、導体ペーストの印刷・焼成によって、厚膜抵抗素子18用の端子電極18aがビアホール19内に充填された状態で形成されると共に、表層導体パターン20が形成されている。
【0037】
このような構成の本実施例によれば、厚膜抵抗素子18の耐サージ性の向上を実現できることになる。つまり、一般的に抵抗体に印加される電界強度Eは、その抵抗体長をl、印加電圧をVとした場合、E=V/lで得られるものであり、従って、本実施例のように厚膜抵抗素子18の抵抗体長を大きくすれば耐サージ性が向上するようになる。また、大きな抵抗値を必要とする場合にも比較的小さい占有面積で済むようになる。
【0038】
(第3の実施の形態)
図6には本発明の第3実施例が示されており、以下これについて前記第1実施例と異なる部分のみ説明する。
即ち、この第3実施例は、絶縁基板11上に2層の厚膜絶縁体層21及び22を積層した構造の厚膜多層配線基板10′を用いたことに特徴を有する。具体的には、図6の例では、絶縁基板11の上面に、導体ペーストの印刷及び焼成により形成された複数の内層導体パターン23を設けており(厚膜抵抗素子を形成することも可能)、この絶縁基板11上には、無機系材料より成る厚膜絶縁体層21が印刷及び焼成工程を経ることにより積層されている。
【0039】
上記厚膜絶縁体層21には、前記内層導体パターン23まで延びる複数のビアホール24が貫通状に形成されており、この厚膜絶縁体層21上には、抵抗体ペーストの印刷・焼成によって厚膜抵抗素子12が形成される。さらに、厚膜絶縁体層22には、導体ペーストの印刷・焼成によって、内層導体パターン23用の端子電極23aがビアホール24内に充填された状態で形成されると共に、内層導体パターン25が形成されている。
【0040】
上記厚膜絶縁層21上には、これと同じ無機系材料より成る厚膜絶縁体層22が印刷及び焼成工程を経ることにより積層されており、これにより、前記厚膜抵抗素子12は、厚膜多層配線基板10′の内層に配置された状態となる。この場合、上記厚膜絶縁体層22には、前記厚膜抵抗素子12の両端部分(端子相当部)まで延びる複数のビアホール26が貫通状に形成されている。
【0041】
また、厚膜絶縁体層22上には、導体ペーストの印刷・焼成によって、厚膜抵抗素子12用の端子電極12aがビアホール26内に充填された状態で形成されると共に、表層導体パターン27が形成されている。
【0042】
尚、厚膜絶縁体層21及び22の各形成工程は、前記第1実施例と同様に2回以上に分けて行うことが望ましい。
【0043】
(第4の実施の形態)
図7には本発明の第4実施例が示されており、以下これについて前記第1実施例と異なる部分のみ説明する。
この第4実施例では、周知のグリーンシートを利用して多層配線基板を形成した点に特徴を有するもので、図7には摸式的な断面構造が示されている。具体的には、多層配線基板28は、例えば3層の絶縁体層29a〜29cを積層した構成となっており、最下層の絶縁体層29aの上面には、厚膜抵抗素子30(受動回路素子に相当)及び内層導体パターン31が設けられる。
【0044】
中間層の絶縁体層29bには、前記厚膜抵抗素子30の両端部分(端子相当部)及び前記内層導体パターン31まで延びる複数のビアホール32が貫通状に形成されていると共に、このビアホール32を埋めるようにして厚膜抵抗素子30用の端子電極30a及び内層導体パターン31用の端子電極31aが形成されている。また、当該絶縁体層29bの上面には、上記端子電極30a及び31aに接続されたものを含む内層導体パターン33が形成されている。
【0045】
最上層の絶縁体層29cには、前記内層導体パターン33まで延びる複数のビアホール34が貫通状に形成されていると共に、このビアホール34を埋めるようにして導体フィル34aが形成されている。また、当該絶縁体層29cの上面には、上記導体フィル34aに接続されたものを含む表層導体パターン35が形成されている。
【0046】
上記のような多層配線基板28は、以下に述べるような各工程を経ることにより製造できる。
即ち、絶縁体層29aの材料となるグリーンシートに対して、厚膜抵抗素子30の材料となる抵抗体ペースト、内層導体パターン31の材料となる導体ペーストを印刷する印刷工程を行う。また、絶縁体層29b及び29cの材料となる各グリーンシートに対して、ビアホール32及び34を形成する穿孔工程と、端子電極31a、導体フィル34a、内層導体パターン33及び表層導体パターン34の材料となる導体ペーストを印刷する印刷工程を行う。この後には、上記3枚のグリーンシートを積層してホットプレスし、この状態から多層配線基板28に対応した形状に切断した後に焼成する工程を行うことにより、当該多層配線基板28を完成させる。尚、表層導体パターン35には必要に応じて銅、ニッケル、金メッキなどを施す。
【0047】
(その他の実施の形態)
例えば第1実施例の構成において、図8のような抵抗R1及びR2を直列に接続した抵抗パターンを形成する場合には、図9に示すように、抵抗R1及びR2のための厚膜抵抗素子36(受動回路素子)の両端に端子電極36a、36aを設けると共に、当該厚膜抵抗素子36を抵抗R1及びR2の抵抗値で案分する位置に端子電極36bを設ける構成とすれば良い。
【0048】
また、例えば第1実施例の構成において、図10のような抵抗R3、R4、R5をスター接続した抵抗パターンを形成する場合には、図11に示すように、抵抗R3及びR4のための厚膜抵抗素子37(受動回路素子)の両端に端子電極37a、37aを設ける一方で、当該厚膜抵抗素子37を抵抗R3及びR4の抵抗値で案分する位置にビアホールを形成し、このビアホール内に抵抗R5のための抵抗体37bを埋め込みむ構成とすれば良い。
【0049】
この場合、端子電極36bの材料や抵抗体37bの材料はペースト状態のもので、ビアホール内に印刷して充填された後に焼成して形成されることになる。また、図9に示される端子電極36bを設ける構成や図11に示される抵抗体37bを設ける構成は、例えば第4実施例に示されるグリーンシート積層基板にも適用可能である。この場合には、端子電極36bの材料や抵抗体37bの材料はペースト状態のもので、ビアホール内に印刷して充填された後に全てのグリーンシートが積層されてから一括焼成されることになる。
【0050】
また、上記各実施例では、多層配線基板の内層に配置する受動回路素子として厚膜抵抗素子を例に挙げたが、これに限らず、厚膜ペースト材料より成るインダクタ素子やコンデンサ素子を対象とすることができる。
【図面の簡単な説明】
【図1】本発明の第1実施例を示す部分縦断面図
【図2】部分平面図
【図3】製造工程を摸式的に示す縦断面図
【図4】本発明の第2実施例を示す要部の縦断面図
【図5】同要部の平面図
【図6】本発明の第3実施例を示す部分縦断面図
【図7】本発明の第4実施例を示す部分縦断面図
【図8】第1実施例の変形例を示す回路構成図
【図9】同変形例の回路構成を実現するための構造を示す部分断面図
【図10】第1実施例の他の変形例を示す回路構成図
【図11】同変形例の回路構成を実現するための構造を示す部分断面図
【図12】従来例を説明するための要部の平面図
【図13】同縦断面図
【図14】従来の製造工程を摸式的に示す断面図
【符号の説明】
10、10′は厚膜多層配線基板、11は絶縁基板、12は厚膜抵抗素子(受動回路素子)、12aは端子電極、14は厚膜絶縁体層、15、15a、15bはビアホール、16はプローブ、18は厚膜抵抗素子、18aは端子電極、19はビアホール、21、22は厚膜絶縁体層、24、26はビアホール、28は多層配線基板、29a〜29cは絶縁体層、30は厚膜抵抗素子(受動回路素子)、30aは端子電極、32、34はビアホール、36は厚膜抵抗素子(受動回路素子)、36a、36bは端子電極、37は厚膜抵抗素子(受動回路素子)、37aは端子電極、37bは抵抗体を示す。
Claims (10)
- 焼成工程を経て形成される多層配線基板の内層に厚膜ペースト材料より成る受動回路素子を配置する構成の混成集積回路用基板において、
前記多層配線基板に前記受動回路素子の端子相当部まで延びるように形成されたビアホールと、
このビアホール内に導電体を充填することにより形成された受動回路素子用の端子電極とを備えたことを特徴とする混成集積回路用基板。 - 前記多層配線基板は、絶縁基板上に厚膜絶縁体層を焼成工程により積層して構成され、前記ビアホールは前記厚膜絶縁体層を貫通した状態で形成されたものであることを特徴とする請求項1記載の混成集積回路用基板。
- 前記多層配線基板は、複数枚のグリーンシートを積層した状態で焼成することにより構成され、前記ビアホールは、前記グリーンシートに当該グリーンシートを貫通した状態で予め形成されたものであることを特徴とする請求項1記載の混成集積回路用基板。
- 絶縁基板上に厚膜絶縁体層を焼成工程により積層して成る多層配線基板より構成される混成集積回路用基板の製造方法において、
前記絶縁基板上または厚膜絶縁体層上にペースト状の受動回路素子材料を印刷した後に焼成することにより受動回路素子を形成する素子形成工程と、
ペースト状の絶縁体層材料を前記受動回路素子の端子相当部に臨むビアホールを備えた形態で印刷した後に焼成することにより前記厚膜絶縁体層を形成する絶縁層形成工程と、
前記ビアホール内にペースト状の導電体材料を充填した後に焼成することにより前記受動回路素子用の端子電極を形成する電極形成工程とを含んで成る混成集積回路用基板の製造方法。 - 前記受動回路素子が抵抗素子である場合には、前記絶縁層形成工程により上記抵抗素子を覆う厚膜絶縁体層を形成した後に、その抵抗素子の抵抗値をプローブにより測定しながら当該抵抗素子をトリミングするトリミング工程を行うことを特徴とする請求項4記載の混成集積回路用基板の製造方法。
- 前記絶縁層形成工程では、ペースト状の絶縁体層材料の印刷及び焼成を2回以上行うことにより1層分の厚膜絶縁体層を形成するように構成され、
前記トリミング工程を1回目の絶縁体層材料の印刷及び焼成が終了した時点で行うことを特徴とする請求項5記載の混成集積回路用基板の製造方法。 - 前記受動回路素子が抵抗素子である場合には、前記電極形成工程の実行後に、前記抵抗素子の両端抵抗を前記端子電極を通じて測定しながら当該抵抗素子をトリミングするトリミング工程を行うことを特徴とする請求項4記載の混成集積回路用基板の製造方法。
- 複数の絶縁体層を焼成工程により形成して成る多層配線基板より構成される混成集積回路用基板の製造方法において、
前記絶縁体層の材料となるグリーンシートにペースト状の受動回路素子材料を印刷する印刷工程と、
グリーンシートに前記受動回路素子の端子相当部位に臨むビアホールを形成する穿孔工程と、
前記ビアホール内にペースト状の端子電極材料を充填する充填工程と、
複数枚の前記グリーンシートを積層した状態で焼成する焼成工程とを行うことを特徴とする混成集積回路用基板の製造方法。 - 前記ビアホール内に適宜抵抗体を設けたことを特徴とする請求項1ないし3の何れかに記載の混成集積回路用基板。
- 前記ビアホール内にペースト上の抵抗体材料を充填する充填工程を含むことを特徴とする請求項4ないし8の何れかに記載の混成集積回路用基板の製造方法。
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