DE102016106681A1 - Elektronische Baugruppe - Google Patents

Elektronische Baugruppe Download PDF

Info

Publication number
DE102016106681A1
DE102016106681A1 DE102016106681.8A DE102016106681A DE102016106681A1 DE 102016106681 A1 DE102016106681 A1 DE 102016106681A1 DE 102016106681 A DE102016106681 A DE 102016106681A DE 102016106681 A1 DE102016106681 A1 DE 102016106681A1
Authority
DE
Germany
Prior art keywords
substrate
field effect
electronic assembly
assembly according
resistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102016106681.8A
Other languages
English (en)
Inventor
Maximilian Sailer
Jürgen Däubler
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
First Sensor Lewicki GmbH
Original Assignee
First Sensor Lewicki GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by First Sensor Lewicki GmbH filed Critical First Sensor Lewicki GmbH
Priority to DE102016106681.8A priority Critical patent/DE102016106681A1/de
Publication of DE102016106681A1 publication Critical patent/DE102016106681A1/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01K—MEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
    • G01K7/00—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements
    • G01K7/16—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using resistive elements
    • G01K7/18—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using resistive elements the element being a linear resistance, e.g. platinum resistance thermometer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01K—MEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
    • G01K7/00—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements
    • G01K7/16—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using resistive elements
    • G01K7/18—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using resistive elements the element being a linear resistance, e.g. platinum resistance thermometer
    • G01K7/183—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using resistive elements the element being a linear resistance, e.g. platinum resistance thermometer characterised by the use of the resistive element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/647—Resistive arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0054—Gating switches, e.g. pass gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Es wird eine elektronische Baugruppe als quasi-statischer Schalter auf einem Raumflugkörper beschrieben, umfassend einen Träger, ein auf dem Träger angeordnetes Substrat, das auf der dem Träger abgewandten Seite wenigstens eine Anordnung aus einem Widerstand und einem Feldeffekttransistor aufweist, wobei der Widerstand in Dickschichttechnik ausgeführt ist, der eine Verbindung zu einem Gate-Anschluss des Feldeffekttransistors bildet, und der Feldeffekttransistor auf einer den Widerstand überdeckenden Isolationsschicht und einer über der Isolationsschicht liegenden leitfähigen Kontaktschicht aufgebracht ist, wobei die leitfähige Kontaktschicht eine Verbindung zu einem Drain-Anschluss des Feldeffekttransistors bildet und ein Gate-Anschluss des Feldeffekttransistors über wenigstens einen Bonddraht herstellbar ist.

Description

  • Die Erfindung betrifft eine elektronische Baugruppe als quasi-statischer Schalter auf einem Raumflugkörper.
  • Aus dem allgemeinen Stand der Technik ist es bekannt, zur gelegentlichen Aktivierung von Funktionselementen auf einem Raumflugkörper quasi-statische Schalter einzusetzen. Der Begriff „quasi-statisch“ bezieht sich hier auf die Umschaltfrequenz des Schalters, die so gering ist, dass kapazitive Effekte ohne Belang sind. Im Gegensatz zu hochfrequenten Schaltvorgängen wird hier nur das gelegentliche Um-, Ein- oder Zuschalten von Komponenten auf einem Raumflugkörper, typischerweise im Bereich von Minuten oder Stunden, betrachtet.
  • Derartige Schalter werden als Feldeffekttransistoren ausgeführt, die mittels eines entsprechend für Raumfahrtanwendungen qualifizierten Herstellungsprozesses gefertigt wurden. Anschließend werden die Feldeffekttransistoren auf ein in Dickschichttechnik ausgeführtes Substrat aufgebracht und gekapselt. Eine auf diese Weise hergestellte Baugruppe weist jedoch einen großen Flächenverbrauch auf, der über die größeren Abmessungen auch mit einem entsprechend höheren Gewicht korreliert ist.
  • Aus der DE 197 355 31 A1 ist ein Leistungshalbleitermodul bekannt, das aus Submodulen mit integrierten Kühlern aufgebaut ist und z. B. für Leistungsschalter, Gleichrichter o. ä. geeignet ist. Die Submodule besitzen jeweils ein Substrat, auf dessen Oberseite mindestens ein Halbleiterchip gelötet ist und dessen Unterseite mit dem Kühler vergossen ist. Die Kühler weisen Kühlkörper aus AlSiC, CuSiC oder AlSi und/oder Kühlstrukturen aus AlSiC, CuSiC, AlSi, Al oder Cu in Form von Noppen, Rippen o. ä. auf.
  • Aus der DE 102 37 112 C5 ist ein Leistungsmodul für die Raumfahrt mit einer Halbleiterschaltung und einem durchschaltbaren Transistor und eine über die Kollektor-Emitterstrecke des Transistors geschaltete Spannungsmesseinrichtung bekannt.
  • Schalter der eingangs beschriebenen Anordnung sind jedoch nur begrenzt zur Gewichtsreduzierung geeignet, so dass bei steigenden Anforderungen bezüglich der Integrationsdichte keine Reduzierung des Startgewichts bei Raumfahrtanwendungen möglich ist. Dies führt jedoch zu höheren Kosten.
  • Es ist daher Aufgabe der Erfindung, eine elektronische Baugruppe in Form eines Schalters zu schaffen, die einfacher als bekannte elektronische Baugruppen aufgebaut ist und dennoch keine Einschränkungen der Funktionalität aufweist und sich für Raumfahrtanwendungen eignet.
  • Diese Aufgabe wird durch die Merkmale des Patentanspruchs 1 gelöst. Weitere vorteilhafte Ausgestaltungen der Erfindung sind jeweils Gegenstand der Unteransprüche. Diese können in technologisch sinnvoller Weise miteinander kombiniert werden. Die Beschreibung, insbesondere im Zusammenhang mit der Zeichnung, charakterisiert und spezifiziert die Erfindung zusätzlich.
  • Gemäß der Erfindung wird eine elektronische Baugruppe als quasi-statischer Schalter auf einem Raumflugkörper geschaffen, umfassend einen Träger, ein auf dem Träger angeordnetes Substrat, das auf der dem Träger abgewandten Seite wenigstens eine Anordnung aus einem Widerstand und einem Feldeffekttransistor aufweist, wobei der Widerstand in Dickschichttechnik ausgeführt ist, der eine Verbindung zu einem Gate-Anschluss des Feldeffekttransistors bildet, und der Feldeffekttransistor auf einer den Widerstand überdeckenden Isolationsschicht und einer über der Isolationsschicht liegenden leitfähigen Kontaktschicht aufgebracht ist, wobei die leitfähige Kontaktschicht eine Verbindung zu einem Drain-Anschluss des Feldeffekttransistors bildet und ein Gate-Anschluss des Feldeffekttransistors über wenigstens einen Bonddraht herstellbar ist.
  • Demnach ist es zur Reduktion des Flächenbedarfs vorgesehen, den als Vorwiderstand für einen Gate-Anschluss ausgebildeten Widerstand, der als Dickschicht-Leiterbahn oder Widerstandsdruck mit Dickschichtpaste ausgeführt ist, unter dem Feldeffekttransistor in Form eines Bauteilstapels zu führen. Da üblicherweise die Rückseite eines ungehäusten Bauteils (dem englischen Sprachgebrauch folgend oftmals auch „die“ genannt) metallisiert ist, um beispielsweise bei einem FET einen Anschluss zu Drain zu schaffen, muss eine Isolationsschicht zwischen der Bauteilrückseite und dem Widerstand vorhanden sein, um keine ungewünschten Kontakte zu bilden. Der Widerstand weist dabei typischerweise einen Wert von ca. 10 Ohm auf, so dass eine Ausführung als Dickschicht-Leiterbahn innerhalb der von dem ungehäusten Bauteil bereitgestellten Fläche möglich ist. Dabei ist es vorgesehen, beispielsweise fünf FETs nebeneinanderliegend anzuordnen, wobei jeder der FETs einen darunterliegenden Widerstand aufweist, so dass fünf Bauteilstapel gebildet werden. Typischerweise ist eine derartige Baugruppe so ausgeführt, dass als geöffneter Schalter ein Strom zwischen Source und Drain fließen kann, der einige Ampere betragen kann. Diese elektronische Baugruppe ist für quasi-statische Schaltvorgänge auf einem Raumflugkörper ausgelegt.
  • Gemäß einer Ausführungsform der Erfindung ist die Anordnung als Mehrfachanordnung mehrerer Feldeffekttransistoren mit dazugehörigen Widerständen ausgebildet.
  • Dabei können mehrere Mehrfachanordnungen oder Anordnungen mit zueinander unabhängigen Feldeffekttransistoren vorgesehen sein.
  • Demnach ist es möglich, sowohl mehrere Anordnungen beispielsweise von einzelnen n-Kanal FETs als auch eine oder mehrerer Mehrfachanordnungen von n-Kanal FETs (oder auch p-Kanal-FETs) auf einem einzigen Substrat und damit auf einem einzigen Träger unterzubringen, so dass der Flächenbedarf und damit das Gewicht der Baugruppe weiter reduziert wird. Typischerweise sind zwei unabhängige Mehrfachanordnungen mit jeweils fünf n-Kanal FETs auf einer elektronischen Baugruppe integriert.
  • Gemäß einer weiteren Ausführungsform der Erfindung sind jeweils die Bonddrähte der Source-Anschlüsse der Feldeffekttransistoren als Stichleitung über den Feldeffekttransistoren geführt.
  • Demnach werden zwischen den einzelnen Feldeffekttransistoren keine Verbindungen der Source-Anschlüsse auf das Substrat benötigt. Die Kontaktierung erfolgt vielmehr zwischen den einzelnen Source-Anschlüssen auf dem jeweiligen Chip-Die, so dass die daraus resultierende Stichleitung die einzelnen Source-Anschlüsse der benachbarten Chips verbindet. Die Stichleitung wird folglich direkt über den Chip-Dies geführt. Dies ist möglich, da der Abstand zwischen den einzelnen Chips relativ gering ist, so dass der mit der als Stichleitung ausgeführten Bondleitung verbundene Widerstand im tolerierbaren Bereich liegt – jedenfalls für eine quasi-statische Anwendung. Der Widerstand kann gesenkt werden, in dem alle verfügbaren Source-Anschlüssen auf dem jeweiligen Chip-Die parallel zu dem benachbarten Chip-Die geführt werden. Da Source-Anschlüsse oftmals mehrfach als Bondpads oder als großflächige Bondpads vorhanden sind, können beispielsweise vier Stichleitungen parallel geführt sein, wobei möglichst Bonddrähte mit großem Durchmesser verwendet werden können, wie zum Beispiel 380 µm Aluminium-Bonddrähte.
  • Gemäß einer weiteren Ausführungsform der Erfindung sind die Bonddrähte der Source-Anschlüsse der Feldeffekttransistoren auf eine neben den Feldeffekttransistoren unter einer Öffnung der Isolationsschicht auf dem Substrat angeordnete Kontaktfläche und von der Kontaktfläche zu einem Source-Kontaktanschluss am Rand des Substrats geführt.
  • Gemäß dieser Vorgehensweise ist es möglich, die über die Stichleitungen angeschlossenen Source-Anschlüsse der Feldeffekttransistoren an den Substratrand weiterzuführen und dort zu kontaktieren. Dazu werden die als Stichleitungen ausgeführten Bonddrähte auf eine Kontaktfläche geführt, die unter einer Öffnung in der Isolationsschicht auf dem Substrat ausgebildet ist. Dies erlaubt eine Kontaktierung der Source-Anschlüsse der Feldeffekttransistoren mit geringem Widerstand und von der Kontaktfläche abgesehen ohne zusätzlichen Flächenbedarf.
  • Gemäß einer weiteren Ausführungsform der Erfindung sind die jeweiligen Gate-Anschlüsse der Feldeffekttransistoren über eine Bondverbindung mit einer unter einer weiteren Öffnung der Isolationsschicht auf dem Substrat angeordneten weiteren Kontaktfläche mit ihrem Widerstand verbunden.
  • Auch hier wird wiederum eine Kontaktierung der jeweiligen Gate-Anschlüsse der Feldeffekttransistoren vom Chip zum Substrat durchgeführt, wobei die weitere Öffnung in der Isolationsschicht das Bilden einer Bondverbindung ermöglicht. Diese Bondverbindung wird bevorzugt an einer anderen Seite des Chips und in einer Richtung quer zu der oben beschriebenen Verbindung der als Stichleitung ausgeführten Bondleitungen zur Kontaktierung der Source-Anschlüsse ausgerichtet, so dass sich die Drahtverbindungen nicht überkreuzen.
  • Gemäß einer weiteren Ausführungsform der Erfindung sind die Widerstände über eine auf dem Substrat unter der Isolationsschicht angeordneten Leiterbahn parallel geschaltet und einem Gate-Kontaktanschluss am Rand des Substrats zugeführt.
  • Diese Vorgehensweise ermöglicht es, die über die Widerstände verbundenen Gate-Anschlüssen der Feldeffekttransistoren einem gemeinsamen Kontaktanschluss zuzuführen, über den eine entsprechendes Steuersignal zugeführt werden kann, das einen Schaltvorgang der Feldeffekttransistoren hervorrufen kann. Die vorgeschlagene Verbindung der über die Widerstände verbundenen Gate-Anschlüsse mittels der Leiterbahn auf dem Substrat erlaubt wiederum eine platzsparende Verdrahtung der elektronischen Baugruppe.
  • Gemäß einer weiteren Ausführungsform der Erfindung erfolgt die Verbindung der leitfähigen Kontaktschicht zu dem Drain-Anschluss über ein Lotmaterial, wobei vorzugsweise die leitfähige Kontaktschicht einem am Rand des Substrats angeordneten Drain-Kontaktanschluss zugeführt ist.
  • Die leitfähige Kontaktschicht ist typischerweise als Metallschicht ausgeführt. Da die Kontaktierung der Gate-Anschlüsse und der Source-Anschlüsse über das Substrat erfolgt, kann die Kontaktschicht ohne aufwendige Strukturierung nahezu vollflächig über der Isolationsschicht ausgebildete sein. Zur spannungsarmen Herstellung kann es jedoch vorteilhaft sein, regelmäßig schlitzförmige Unterbrechungen vorzusehen, die bevorzugt zwischen den Feldeffekttransistoren ausgebildet werden. Dies ermöglicht eine plane Ausführung der Kontaktschicht, so dass die Verbindung der leitfähigen Kontaktschicht zu dem Drain-Anschluss über das Lotmaterial auf einfache Weise durchführbar ist. Die leitfähige Kontaktschicht kann dabei dem am Rand des Substrats angeordneten Drain-Kontaktanschluss zugeführt sein, um die Kontaktierung der Drain-Anschlüsse von der Baugruppe weg nach außen hin zu ermöglichen.
  • Gemäß einer weiteren Ausführungsform der Erfindung ist zur Strommessung die leitfähige Kontaktschicht in einem Bereich als Shuntwiderstand ausgebildet, der mit zwei am Rand des Substrats angeordneten Sense-Anschlüssen verbunden ist.
  • Diese Vorgehensweise ermöglicht es, die leitfähige Kontaktschicht bevorzugt benachbart zu dem Drain-Kontaktanschluss als Shuntwiderstand auszubilden, so dass eine Messung des Drainstroms über eine mit den Sense-Anschlüssen externe Messschaltung möglich ist. Die Möglichkeit der Strommessung kann hierbei ohne größeren zusätzlichen Flächenbedarf erfolgen. Typischerweise wird ein Shuntwiderstand in der Größenordnung von ca. 10 mOhm liegen. Andere Werte sind jedoch nicht ausgeschlossen.
  • Gemäß einer weiteren Ausführungsform der Erfindung ist zwischen dem Source-Kontaktanschluss und dem Gate-Kontaktanschluss ein weiterer Widerstand ausgebildet.
  • Dieser weitere Widerstand stellt eine hochohmige Verbindung zwischen dem Gate-Kontaktanschluss und Source-Kontaktanschluss bereit, so dass bei nicht angeschlossenem Gate-Kontaktanschluss das Gate des Feldeffekttransistors auf einem definierten Potential liegt. Dabei kann der Wert des weiteren Widerstands in etwa 10 kOhm betragen. Andere Werte sind jedoch nicht ausgeschlossen. Dieser weitere Widerstand wird typischerweise als Paste auf dem Substrat gebildet und ist bevorzugt nahe der Kontaktfläche zur Kontaktierung der Source-Anschlüsse der Feldeffekttransistoren angeordnet. Ebenso wie diese kann auch der weitere Widerstand mit einer entsprechenden Anschlussfläche unter einer Öffnung in der Isolationsschicht auf dem Substrat ausgebildet sein.
  • Gemäß einer weiteren Ausführungsform der Erfindung ist auf dem Substrat ein temperaturabhängiger Widerstand ausgebildet, der mit zwei am Rand des Substrats angeordneten Temperatur-Messanschlüssen verbunden ist.
  • Bevorzugt wird auf dem Substrat ein PT100-Widerstand gebildet, so dass eine Messung der Temperatur über eine mit den Temperatur-Messanschlüssen verbundene externe Messschaltung möglich ist. Die Messung der Temperatur kann hierbei ohne größeren zusätzlichen Flächenbedarf erfolgen.
  • Gemäß einer weiteren Ausführungsform der Erfindung ist der Träger mit Anschlussbeinchen versehen, die mit am Rand des Substrats angeordneten Anschlüssen verbunden sind.
  • Diese Ausführung stellt eine kompakte elektronische Baugruppe bereit, bei der der Träger als unterer Gehäuseabschluss vorgesehen sein kann und mit Durchführungen für die Anschlussbeinchen versehen ist. Lediglich Anschlussbeinchen am Träger mit dem Substrat zu verbinden ermöglicht einen einfachen Aufbau der elektronischen Baugruppe.
  • Gemäß einer weiteren Ausführungsform der Erfindung ist das Substrat mit einem Gas-dicht befestigten Deckel versehen.
  • Dies erlaubt eine vollständige Kapselung der elektronischen Baugruppe, wobei bevorzugt der Bereich im Inneren des durch den Deckel und der Baugruppe geschaffenen Hohlraums auf fachübliche Weise zur Verhinderung von Kondenswasser entsprechend gefüllt wird. Zur mechanischen Stabilisierung kann der Deckel mit einer Einkerbung versehen sein.
  • Gemäß einer weiteren Ausführungsform der Erfindung ist auf dem Substrat ein Abschlussring angeordnet, der mit dem Deckel verbindbar ist.
  • Diese Vorgehensweise ermöglicht es, auf einfache Weise und ohne zusätzlichen Platzbedarf eine hermetische und druckdichte Befestigung des Deckels mit dem Substrat über eine vorzugsweise metallische Leiterbahn als Abschlussring zu schaffen.
  • Gemäß einer weiteren Ausführungsform der Erfindung sind der Träger und das Substrat bezüglich ihrer thermischen Ausdehnungskoeffizienten aneinander angepasst.
  • Diese elektronische Baugruppe ist für die Verwendung auf einem Raumflugkörper ausgelegt, so dass große Temperaturschwankungen auftreten können. Der Träger wird typischerweise aus AlSiC gefertigt. Das Substrat wird als keramisches Substrat bevorzugt aus Aluminiumoxid oder Aluminiumnitrid bereitgestellt. Andere Materialien sind jedoch nicht ausgeschlossen. Zwischen Träger und Substrat ist typischerweise ein Lotschicht zur Befestigung, Wärmeleitung und Spannungsabbau vorgesehen.
  • Nachfolgend werden einige Ausführungsbeispiele anhand der Zeichnung näher erläutert. Es zeigen:
  • 1 eine erfindungsgemäße Baugruppe in einer schematischen Darstellung,
  • 2 die Baugruppe aus 1 in einer Draufsicht,
  • 3 die Baugruppe aus 1 in einer Querschnittansicht entlang einer ersten Richtung,
  • 4 die Baugruppe aus 1 in einer Querschnittansicht entlang einer zur ersten Richtung senkrechten zweiten Richtung,
  • 5 ein Substrat als Bestandteil der Baugruppe aus 1 in einer Draufsicht,
  • 6 eine leitfähige Kontaktschicht als Bestandteil der Baugruppe aus 1 in einer Draufsicht, und
  • 7 eine Isolationsschicht als Bestandteil der Baugruppe aus 1 in einer Draufsicht.
  • In den Figuren sind gleiche oder funktional gleichwirkende Bauteile mit den gleichen Bezugszeichen versehen.
  • In 1 ist eine erste Ausführungsform der erfindungsgemäßen elektronischen Baugruppe 1 in Form eines Schaltplans gezeigt.
  • Die elektronische Baugruppe 1 weist zwei Mehrfachanordnungen 2 von n-Kanal Feldeffekttransistoren oder FETs 3 auf, wobei für jede Mehrfachanordnung in diesem Beispiel fünf n-Kanal FETs 3 vorgesehen sind.
  • Jeder Gate-Anschluss des FETs 3 ist mit einem Widerstand 4 verbunden, wobei alle Widerstände innerhalb einer Mehrfachanordnung 2 zusammengeführt sind und einem Gate-Kontaktanschluss 5 zugeführt werden. Analog dazu werden alle Source-Anschlüsse des FETs 3 innerhalb einer Mehrfachanordnung 2 zusammen einem Source-Kontaktanschluss 6 und alle Drain-Anschlüsse des FETs 3 innerhalb einer Mehrfachanordnung 2 zusammen einem Drain-Kontaktanschluss 7 zugeführt.
  • Desweiteren ist zwischen die Source-Anschlüsse des FETs 3 innerhalb der Mehrfachanordnung 2 und dem Source-Kontaktanschluss 6 ein Shuntwiderstand 8 eingefügt, der mit zwei Sense-Anschlüssen 9 und 10 verbunden ist. Demnach kann eine Strommessung über eine mit den Sense-Anschlüssen 9, 10 verbundene externe Messschaltung erfolgen. Der Shuntwiderstand 8 mit den zwei Sense-Anschlüssen 9 und 10 kann auch den Drain-Anschlüssen des FETs 3 bzw. dem Drain-Kontaktanschluss 7 zugewiesen sein.
  • Zwischen dem Source-Kontaktanschluss 6 und dem Gate-Kontaktanschluss 5 ist ein weiterer Widerstand 11 ausgebildet. Dieser weitere Widerstand 11 stellt eine hochohmige Verbindung zwischen dem Gate-Kontaktanschluss 5 und Source-Kontaktanschluss 6 bereit, so dass bei nicht angeschlossenem Gate-Kontaktanschluss 6 das Gate des Feldeffekttransistors 3 auf einem definierten Potential liegt.
  • Zusätzlich zu den Mehrfachanordnungen 2 weist die elektronische Baugruppe 1 einen temperaturabhängigen Widerstand 12 auf, der mit zwei Temperatur-Messanschlüssen 13 und 14 verbunden ist. Der temperaturabhängige Widerstand 12 wird beispielsweise als ein PT100-Widerstand gebildet, so dass eine Messung der Temperatur über eine mit den Temperatur-Messanschlüssen 13 und 14 verbundene externe Messschaltung möglich ist.
  • Die in 1 gezeigte Schaltung eines Dual-Schalters wird flächen- und gewichtsoptimiert für Raumfahrtanwendungen aufgebaut, wie nachfolgend unter Bezugnahme auf die 2, 3 und 4 erläutert wird. Aus Gründen der Übersichtlichkeit wird die elektronische Baugruppe 1 gemäß 1 nur mit einer einzigen Mehrfachanordnung 2 beschrieben werden. Die zweite Mehrfachanordnung 2 kann beispielsweise identisch oberhalb einer gedachten Trennlinie zwischen den Mehrfachanordnungen 2 aufgebaut sein.
  • 2 zeigt schematisch eine Draufsicht auf die elektronische Baugruppe 1. Die elektronische Baugruppe 1 ist auf einem keramischen Substrat 15 gebildet, das eine leitfähige Kontaktschicht 16 aufweist, die über einer nicht in 2 gezeigten Isolationsschicht angeordnet ist. Die leitfähige Kontaktschicht 16 stellt über eine Rückseitenmetalisierung einen Kontakt zu dem Drain-Anschluss der Feldeffekttransistoren 3 her. Die zweite Mehrfachanordnung 2 ist in 2 gestrichelt eingezeichnet.
  • Des Weiteren ist in 2 gezeigt, dass mehrere Bonddrähte 17, im gezeigten Beispiel vier Bonddrähte 17, an den Source-Anschlüssen 18 der Feldeffekttransistoren 3 als Stichleitung über die Feldeffekttransistoren 3 geführt sind. Die Bonddrähte 17 der Source-Anschlüsse 18 der Feldeffekttransistoren 3 sind auf eine neben den Feldeffekttransistoren 3 unter einer Öffnung der Isolationsschicht auf dem Substrat 15 angeordnete Kontaktfläche 19 und von der Kontaktfläche 19 zu dem Source-Kontaktanschluss 6 am Rand des Substrats 15 geführt.
  • Die Gate-Anschlüsse 20 der Feldeffekttransistoren 3 sind jeweils über eine Bondverbindung 21 mit einer unter einer weiteren Öffnung der Isolationsschicht auf dem Substrat angeordneten weiteren Kontaktfläche 22 verbunden.
  • 3 zeigt eine Querschnittansicht der elektronischen Baugruppe durch das Substrat 15 aus 2, die in etwa einem der mittleren Bonddrähte 17 der Source-Anschlüsse 18 der Feldeffekttransistoren 3 folgt. Man erkennt, dass die Verbindung der leitfähigen Kontaktschicht 7 zu dem Drain-Anschluss 23 über ein Lotmaterial 24 erfolgt.
  • Die leitfähigen Kontaktschicht 7 ist über der bereits oben erwähnten Isolationsschicht 26 angeordnet. Die Öffnung 25 in der Isolationsschicht 26 oberhalb der Kontaktfläche 19, durch die der Bonddraht 17 geführt wird, ist ebenfalls zu erkennen.
  • Das Substrat 15 ist über eine Lotschicht 27 auf einem Träger 28 angeordnet. Wie bereits erwähnt ist die elektronische Baugruppe 1 für die Verwendung auf einem Raumflugkörper ausgelegt, so dass große Temperaturschwankungen berücksichtigt werden müssen. Der Träger 28 wird dazu typischerweise aus AlSiC gefertigt. Das keramische Substrat 15 wird bevorzugt aus Aluminiumoxid oder Aluminiumnitrid bereitgestellt. Zwischen Träger 28 und Substrat 15 ist die Lotschicht 27 zur Befestigung, Wärmeleitung und Spannungsabbau vorgesehen.
  • In 4 ist eine weitere Querschnittansicht durch das Substrat 15 der elektronischen Baugruppe 1 aus 2 gezeigt, die in etwa der Bondverbindung 21 an Gate-Anschluss 20 eines der Feldeffekttransistoren 3 folgt. Der Schnitt liegt dabei senkrecht zu der in 3 gezeigten Ansicht.
  • Wie nachfolgend noch deutlich wird, ist in einem Bereich unter dem Feldeffekttransistor 3 der Widerstand 4 als Dickschicht-Leiterbahn ausgeführt. Der Widerstand 4 bildet eine Verbindung zu dem Gate-Anschluss 20 des Feldeffekttransistors 3. Der Widerstand 4 ist unter der Isolationsschicht 26 direkt auf das Substrat 15 aufgebracht. Die Verbindung zwischen dem Widerstand 4 und dem Gate-Anschluss 20 erfolgt mittels der unter einer weiteren Öffnung 29 der Isolationsschicht 26 auf dem Substrat 15 angeordneten weiteren Kontaktfläche 22 sowie über die Bondverbindung 21. Die andere Seite des Widerstand 4 ist mittels einer auf dem Substrat 15 unter der Isolationsschicht 26 angeordneten Leiterbahn 30 angeschlossen, wobei die Leiterbahn 30 die Widerstande 4 der Feldeffekttransistoren 3 parallel schaltet und einem Gate-Kontaktanschluss am Rand des Substrats 15 zuführt. Demnach werden die über die Widerstände 4 verbundenen Gate-Anschlüssen 20 der Feldeffekttransistoren 3 einem gemeinsamen Kontaktanschluss zugeführt, an dem ein entsprechendes Steuersignal anliegen kann, das einen Schaltvorgang der Feldeffekttransistoren 3 hervorrufen kann. Die vorgeschlagene Verbindung der über die Widerstände 4 verbundenen Gate-Anschlüsse 20 mittels der Leiterbahn 30 auf dem Substrat 15 erlaubt eine platzsparende Verdrahtung der elektronischen Baugruppe 1.
  • Demnach ist es zur Reduktion des Flächenbedarfs vorgesehen, die als Vorwiderstand für den Gate-Anschluss 20 ausgebildete Dickschicht-Leiterbahn auf dem Substrat 15 unter dem Feldeffekttransistor 3 zu führen. Ein Layout des keramischen Substrats 15 ist in 5 gezeigt, wobei in 5 alle darüber liegenden Komponenten auf dem Substrat, wie z.B. die Isolationsschicht 26, weggelassen wurden. Der Widerstand 4 weist dabei typischerweise einen Wert von ca. 10 Ohm auf, so dass eine Ausführung als Dickschicht-Leiterbahn innerhalb der von dem Feldeffekttransistor 3 belegten Fläche möglich ist. Die Leiterbahn 30 und die weitere Kontaktfläche 22 sind ebenfalls in Dickschicht-Hybridtechnik ausgebildet.
  • Des Weiteren ist 5 zu entnehmen, dass zwischen dem Source-Kontaktanschluss 6 und dem Gate-Kontaktanschluss 5 der weitere Widerstand 11 ausgebildet ist. Dieser weitere Widerstand 11 stellt eine hochohmige Verbindung zwischen dem Gate-Kontaktanschluss 5 und Source-Kontaktanschluss 6 bereit, so dass bei nicht angeschlossenem Gate-Kontaktanschluss 5 das Gate des Feldeffekttransistors 3 auf einem definierten Potential liegt. Dieser weitere Widerstand 11 wird typischerweise als Paste auf dem Substrat 15 gebildet.
  • Ebenso ist auf dem Substrat 15 der temperaturabhängige Widerstand 12 ausgebildet, der mit zwei am Rand des Substrats angeordneten Temperatur-Messanschlüssen 13, 14 verbunden ist. Demnach wird auf dem Substrat 15 ein PT100-Widerstand gebildet, so dass eine Messung der Temperatur über eine mit den Temperatur-Messanschlüssen 13, 14 verbundene externe Messschaltung möglich ist.
  • 6 zeigt die leitfähige Kontaktschicht 16 in einer Draufsicht. Wie bereits erwähnt, erfolgt die Verbindung der leitfähigen Kontaktschicht 16 zu dem Drain-Anschluss 23 über ein Lotmaterial 24 und die leitfähige Kontaktschicht 16 ist dem am Rand des Substrats 15 angeordneten Drain-Kontaktanschluss 7 zugeführt. Die leitfähige Kontaktschicht 16 ist als Metallschicht über der Isolationsschicht 26 ausgeführt. Da die Kontaktierung der Gate-Anschlüsse 20 und der Source-Anschlüsse 18 über das Substrat 15 erfolgt, kann die leitfähige Kontaktschicht 16 ohne aufwendige Strukturierung nahezu vollflächig über der Isolationsschicht 26 ausgebildet sein, wie in 6 gezeigt ist. Zur spannungsarmen Herstellung kann es jedoch vorteilhaft sein, regelmäßig schlitzförmige Unterbrechungen in der leitfähigen Kontaktschicht 16 vorzusehen. Dies unterstützt das plane Ausbilden der leitfähigen Kontaktschicht 16, so dass die Verbindung der leitfähigen Kontaktschicht 16 zu dem Drain-Anschluss 23 über das Lotmaterial 24 auf einfache Weise durchführbar ist.
  • Zur Strommessung ist die leitfähige Kontaktschicht 16 in einem Bereich als Shuntwiderstand 8 ausgebildet, der mit zwei am Rand des Substrats 15 angeordneten Sense-Anschlüssen 9, 10 verbunden ist. Dadurch kann eine Messung des Drainstroms über eine mit den Sense-Anschlüssen 9, 10 verbundene externe Messschaltung durchgeführt werden. Die Möglichkeit der Strommessung kann hierbei ohne größeren zusätzlichen Flächenbedarf erfolgen.
  • Die Isolationsschicht 26 ist in 7 in einer Draufsicht gezeigt. Da die Rückseite des Feldeffekttransistors 3 metallisiert ist, um den Drain-Anschluss 23 zu schaffen, muss die Isolationsschicht 26 zwischen der Bauteilrückseite der Feldeffekttransistoren 3 und ihrem Widerstand 4 vorhanden sein, um keine ungewünschten Kontakte zu bilden.
  • Für einen Einsatz in Raumflugkörpern wird bei der elektronischen Baugruppe 1 gemäß den 1 bis 7 der Träger 28 mit Anschlussbeinchen versehen, die mit am Rand des Substrats 15 angeordneten Anschlüssen verbunden sind, so dass eine kompakte elektronische Baugruppe 1 entsteht, bei der der Träger 28 als unterer Gehäuseabschluss vorgesehen ist.
  • Als oberer Gehäuseabschluss ist das Substrat 15 mit einem Gas-dicht befestigten Deckel (nicht in den 1 bis 7 gezeigt) versehen. Dies erlaubt eine vollständige Kapselung der elektronischen Baugruppe 1, wobei bevorzugt der Bereich im Inneren des durch den Deckel und der Baugruppe geschaffenen Hohlraums auf fachübliche Weise zur Verhinderung von Kondenswasser entsprechend gefüllt wird. Zur mechanischen Stabilisierung kann der Deckel mit einer Einkerbung versehen sein.
  • Auf dem Substrat 15 ist ein Abschlussring angeordnet, der mit dem Deckel verbindbar ist. Diese Vorgehensweise ermöglicht es, auf einfache Weise und ohne zusätzlichen Platzbedarf eine hermetische und druckdichte Befestigung des Deckels mit dem Substrat 15 über eine vorzugsweise metallische Leiterbahn als Abschlussring zu schaffen.
  • Die vorstehend und die in den Ansprüchen angegebenen sowie die den Abbildungen entnehmbaren Merkmale sind sowohl einzeln als auch in verschiedener Kombination vorteilhaft realisierbar. Die Erfindung ist nicht auf die beschriebenen Ausführungsbeispiele beschränkt, sondern im Rahmen fachmännischen Könnens in mancherlei Weise abwandelbar.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • DE 19735531 A1 [0004]
    • DE 10237112 C5 [0005]

Claims (15)

  1. Elektronische Baugruppe als quasi-statischer Schalter auf einem Raumflugkörper umfassend einen Träger, ein auf dem Träger angeordnetes Substrat, das auf der dem Träger abgewandten Seite wenigstens eine Anordnung aus einem Widerstand und einem Feldeffekttransistor aufweist, wobei der Widerstand in Dickschichttechnik als Leiterbahn oder mittels Widerstandspaste ausgeführt ist, der eine Verbindung zu einem Gate-Anschluss des Feldeffekttransistors bildet, und der Feldeffekttransistor auf einer den Widerstand überdeckenden Isolationsschicht und einer über der Isolationsschicht liegenden leitfähigen Kontaktschicht in Form eines Bauteilestapels aufgebracht ist, wobei die leitfähige Kontaktschicht eine Verbindung zu einem Drain-Anschluss des Feldeffekttransistors bildet und ein Gate-Anschluss des Feldeffekttransistors über wenigstens einen Bonddraht herstellbar ist.
  2. Elektronische Baugruppe nach Anspruch 1, bei der die Anordnung als Mehrfachanordnung mehrerer Feldeffekttransistoren mit dazugehörigen Widerständen ausgebildet ist.
  3. Elektronische Baugruppe nach Anspruch 1, bei der mehrere Mehrfachanordnungen oder Anordnungen mit zueinander unabhängigen Feldeffekttransistoren vorgesehen sind.
  4. Elektronische Baugruppe nach einem der Ansprüche 1 bis 3, bei der jeweils die Bonddrähte der Source-Anschlüsse der Feldeffekttransistoren als Stichleitung über den Feldeffekttransistoren geführt sind.
  5. Elektronische Baugruppe nach Anspruch 4, bei der die Bonddrähte der Source-Anschlüsse der Feldeffekttransistoren auf eine neben den Feldeffekttransistoren unter einer Öffnung der Isolationsschicht auf dem Substrat angeordnete Kontaktfläche und von der Kontaktfläche zu einem Source-Kontaktanschluss am Rand des Substrats geführt sind.
  6. Elektronische Baugruppe nach einem der Ansprüche 1 bis 5, bei der die Gate-Anschlüsse der Feldeffekttransistoren jeweils über eine Bondverbindung mit einer unter einer weiteren Öffnung der Isolationsschicht auf dem Substrat angeordneten weiteren Kontaktfläche mit ihrem Widerstand verbunden sind.
  7. Elektronische Baugruppe nach Anspruch 6, bei der die Widerstände über eine auf dem Substrat unter der Isolationsschicht angeordneten Leiterbahn parallel geschaltet und einem Gate-Kontaktanschluss am Rand des Substrats zugeführt sind.
  8. Elektronische Baugruppe nach einem der Ansprüche 1 bis 7, bei der die Verbindung der leitfähigen Kontaktschicht zu dem Drain-Anschluss über ein Lotmaterial erfolgt, wobei vorzugsweise die leitfähige Kontaktschicht einem am Rand des Substrats angeordneten Drain-Kontaktanschluss zugeführt ist.
  9. Elektronische Baugruppe nach Anspruch 8, bei der zur Strommessung die leitfähige Kontaktschicht in einem Bereich als Shuntwiderstand ausgebildet ist, der mit zwei am Rand des Substrats angeordneten Sense-Anschlüssen verbunden ist.
  10. Elektronische Baugruppe nach einem der Ansprüche 1 bis 9, bei der zwischen dem Source-Kontaktanschluss und dem Gate-Kontaktanschluss ein weiterer Widerstand ausgebildet ist.
  11. Elektronische Baugruppe nach einem der Ansprüche 1 bis 10, bei dem auf dem Substrat ein temperaturabhängiger Widerstand ausgebildet ist, der mit zwei am Rand des Substrats angeordneten Temperatur-Messanschlüssen verbunden ist.
  12. Elektronische Baugruppe nach einem der Ansprüche 1 bis 11, bei der der Träger mit Anschlussbeinchen versehen ist, die mit am Rand des Substrats angeordneten Anschlüssen verbunden sind.
  13. Elektronische Baugruppe nach einem der Ansprüche 1 bis 12, bei der das Substrat mit einem Gas-dicht befestigten Deckel versehen ist.
  14. Elektronische Baugruppe nach Anspruch 13, bei der auf dem Substrat ein leitfähiger Abschlussring angeordnet ist, der mit dem Deckel verbindbar ist.
  15. Elektronische Baugruppe nach einem der Ansprüche 1 bis 14, bei der der Träger und das Substrat bezüglich ihrer thermischen Ausdehnungskoeffizienten aneinander angepasst sind.
DE102016106681.8A 2016-04-12 2016-04-12 Elektronische Baugruppe Withdrawn DE102016106681A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102016106681.8A DE102016106681A1 (de) 2016-04-12 2016-04-12 Elektronische Baugruppe

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102016106681.8A DE102016106681A1 (de) 2016-04-12 2016-04-12 Elektronische Baugruppe

Publications (1)

Publication Number Publication Date
DE102016106681A1 true DE102016106681A1 (de) 2017-10-12

Family

ID=59929908

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016106681.8A Withdrawn DE102016106681A1 (de) 2016-04-12 2016-04-12 Elektronische Baugruppe

Country Status (1)

Country Link
DE (1) DE102016106681A1 (de)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4343934A1 (de) * 1992-12-22 1994-06-23 Nippon Denso Co Verfahren zum Erzeugen von Vielfach-Dickschichtsubstraten
US5519253A (en) * 1993-09-07 1996-05-21 Delco Electronics Corp. Coaxial switch module
DE19834640A1 (de) * 1997-08-05 1999-02-11 Denso Corp Mehrschicht-Leiterbahnsubstrat für einen integrierten Hybrid-Schaltkreis, sowie Verfahren zu dessen Herstellung
DE19735531A1 (de) 1997-08-16 1999-02-18 Abb Research Ltd Leistungshalbleitermodul mit in Submodulen integrierten Kühlern
US20020192488A1 (en) * 2001-06-13 2002-12-19 Yasutoshi Kurihara Composite material member for semiconductor device and insulated and non-insulated semiconductor devices using composite material member
DE10237112C5 (de) 2002-08-10 2009-10-29 Danfoss Silicon Power Gmbh Verfahren zur Überwachung einer Lötstrecke auf thermische Integrität

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4343934A1 (de) * 1992-12-22 1994-06-23 Nippon Denso Co Verfahren zum Erzeugen von Vielfach-Dickschichtsubstraten
US5519253A (en) * 1993-09-07 1996-05-21 Delco Electronics Corp. Coaxial switch module
DE19834640A1 (de) * 1997-08-05 1999-02-11 Denso Corp Mehrschicht-Leiterbahnsubstrat für einen integrierten Hybrid-Schaltkreis, sowie Verfahren zu dessen Herstellung
DE19735531A1 (de) 1997-08-16 1999-02-18 Abb Research Ltd Leistungshalbleitermodul mit in Submodulen integrierten Kühlern
US20020192488A1 (en) * 2001-06-13 2002-12-19 Yasutoshi Kurihara Composite material member for semiconductor device and insulated and non-insulated semiconductor devices using composite material member
DE10237112C5 (de) 2002-08-10 2009-10-29 Danfoss Silicon Power Gmbh Verfahren zur Überwachung einer Lötstrecke auf thermische Integrität

Similar Documents

Publication Publication Date Title
DE112007001249B4 (de) Kühlbares Halbleitergehäuse
DE19520700B4 (de) Halbleiterbausteinanordnung
DE10031115A1 (de) Halbleiterbauteil sowie Verfahren zur Messung seiner Temperatur
DE102015110653A1 (de) Doppelseitiges Kühl-Chipgehäuse und Verfahren zum Herstellen desselben
DE102015104990B4 (de) Verbindungshalbleitervorrichtung mit einem Abtastlead
DE102015105821A1 (de) Vorrichtung mit mehreren Halbleiterchips und mehreren Trägern
DE102005041174A1 (de) Leistungshalbleiterbauteil mit Leitungen innerhalb eines Gehäuses
WO2011032966A1 (de) Elektronische vorrichtung zum schalten von strömen und herstellungsverfahren für dieselbe
DE102015104996B4 (de) Halbleitervorrichtungen mit Steuer- und Lastleitungen von entgegengesetzter Richtung
DE102014101712A1 (de) Halbleiterbauelement mit Umgehungsfunktionalität und Verfahren dafür
DE102018212438A1 (de) Halbleitergehäuse mit elektromagnetischer abschirmstruktur und verfahren zu dessen herstellung
DE102013219780A1 (de) Leistungshalbleitermodul und Verfahren zur Herstellung eines Leistungshalbleitermoduls
DE10336747A1 (de) Halbleiterbauelementanordnung mit einer Nanopartikel aufweisenden Isolationsschicht
DE102015108253B4 (de) Elektronisches Modul und Verfahren zum Herstellen desselben
DE102014107084B4 (de) Hybridhalbleiterpackage und Verfahren
DE102017108172B4 (de) SMD-Package und Verfahren zur Herstellung eines SMD-Packages
DE69728648T2 (de) Halbleitervorrichtung mit hochfrequenz-bipolar-transistor auf einem isolierenden substrat
DE10200268A1 (de) Halbleitervorrichtung
DE102018207308B4 (de) Halbleiterbauteil mit integriertem shunt-widerstand und verfahren zu dessen herstellung
DE102018220949B4 (de) Halbleitervorrichtung
DE10303103B4 (de) Halbleiterbauteil, insbesondere Leistungshalbleiterbauteil
DE102016106681A1 (de) Elektronische Baugruppe
DE112021001878T5 (de) Halbleiterbauteil
DE4444808B4 (de) Halbleitervorrichtung
EP1438740A2 (de) Verfahren zum verpacken von elektronischen baugruppen und mehrfachchipverpackung

Legal Events

Date Code Title Description
R163 Identified publications notified
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee