DE112007001249B4 - Kühlbares Halbleitergehäuse - Google Patents

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Abstract

Dünnes, flaches Halbleitergehäuse mit einem Halbleiterchip, der auf seiner ersten und seiner gegenüberliegenden zweiten Oberfläche eine erste beziehungsweise eine zweite Leistungselektrode besitzt; einer ersten und einer zweiten Isolationsplatte, wovon jede auf ihren beiden gegenüberliegenden Oberflächen eine erste beziehungsweise eine zweite leitende Schicht besitzt, die voneinander isoliert sind; wobei die erste und die zweite Leistungselektrode des Halbleiterchips an einem Muster der ersten leitenden Schicht der zweiten Isolationsplatte und einem mittleren flachen Bereich der ersten leitenden Schicht der zweiten Isolationsplatte elektrisch und mechanisch befestigt sind, um eine Sandwichstruktur aus der Schicht der ersten Isolationsplatte und dem dazwischen befindlichen Halbleiterchip zu definieren; einem Umfangsrand, der sich von dem mittleren flachen Bereich der ersten leitenden Schicht der ersten Isolationsplatte erstreckt, das Muster der ersten leitenden Schicht der zweiten Isolationsplatte elektrisch und mechanisch kontaktierend, und wenigstens einem ersten und einem zweiten mit dem Muster der ersten leitenden Schicht der zweiten Isolationsplatte verbundenen Leiter, der sich über die Umfangskante der Sandwichstruktur hinaus erstreckt, wobei sich die zweiten leitenden Schichten auf der Außenseite von deren Oberflächen befinden und jeweils freiliegen, um den Chip zu kühlen.

Description

  • Diese Erfindung bezieht sich auf Halbleitervorrichtungsgehäuse und auf Prozesse für ihre Herstellung und insbesondere auf derartige Gehäuse, die von beiden Seiten des Gehäuses gekühlt werden können.
  • HINTERGRUND DER ERFINDUNG
  • Die Verwendung eines doppelt verbundenen Kupfer-Wafers (DBC-Wafer, double bonded copper wafer) als ein Gehäuse für eine Halbleitervorrichtung ist in den oben beschriebenen verwandten Anmeldungen offenbart, insbesondere US 2007/0 138 651 A1 . In diesen Vorrichtungen ist die leitende Oberfläche der oberen Kupferschicht des Wafers so strukturiert, dass sie eine flache vertiefte Oberfläche besitzt, die die untere Elektrode einer oder mehrerer Halbleitervorrichtungen, beispielsweise IGBTs oder Leistungs-MOSFETs (oder irgendeine andere MOS-Gate-Vorrichtung), Dioden oder dergleichen aufnimmt. Die oberen Elektroden des Chips können dann auf einem geeigneten Substrat montiert werden. Das Gehäuse kann auch gekühlt werden, insbesondere von der gegenüberliegenden oder unteren Seite des DBC-Wafers.
  • US 7 005 743 B2 beschreibt ein Halbleitergehäuse mit einem Halbleiterchip, der auf seiner ersten und seiner gegenüberliegenden zweiten Oberfläche eine erste beziehunsgweise eine zweite Leistungselektrode besitzt, ferner eine Isolationsplatte mit zwei einander gegenüberliegenden Schichten, die gegeneinander isoliert sind; die zweite Leistungselektrode des Chips ist an den ersten Schichten der ersten beziehungweise zweiten Isolationsplatte elektrisch und mechanisch befestigt; einen ersten und einen zweiten Leiter auf der ersten Oberfläche der zweiten Isolationsplatte, verbunden mit der ersten beziehungsweise zweiten Leistungselektrode, und sich über die Umfangskante der Sandwichstruktur hinaus erstreckend; die zweiten leitenden Schichten auf der Außenseite kühlen den Chip.
  • US 6 072 340 A beschreibt eine Vorrichtung in einem Halbleitergehäuse mit einer oberen und einer unteren Oberfläche, mit einem oder zwei Terminals, die hieran angeschlossen sind, mit einem ersten Substrat, das an die obere Fläche des Gehäuses angeschlossen ist. Das erste Substrat umfasst einen ersten Wärmeleitpfad. Ein zweites Substrat ist an die untere Oberfläche des Gehäuses angeschlossen. Es weist einen zweiten Wärmeleitpfad auf.
  • US 5 060 112 A beschreibt eine elektrische Komponente mit einer gedruckten Schaltung, die eine Mehrzahl von Leistungstransistoren umfasst, angeordnet in parallelen Linien von gegenseitigen Abstand, eine sich in Längsrichtung erstreckende Wärmesenke, eine sich in Längsrichtung erstreckende Blattfeder, die die Transistoren mit der Wärmesenke in Kontakt bringen und dabei eine Wärmeleitung von den Transistoren zu den Wärmesenken bewirken.
  • JP 2001-156 219 A bescheibt eine Vorrichtung mit zumindest einem Nebenschluss in einer Isolationsplatte.
  • KURZBESCHREIBUNG DER ERFINDUNG
  • Gemäß der Erfindung wird ein zweiter DBC-Wafer geschaffen, dessen obere leitende Schicht so strukturiert ist, dass sie die oberen Elektroden eines oder mehrerer Halbleiterchips aufnimmt, die, wie in US 2007/0 138 651 A1 in der Vertiefung der leitenden Schicht eines ersten DBC-Wafers montiert sind, wobei die zwei Wafer sandwichartig mit dem in der Mitte enthaltenden Halbleiterchip verbunden sind. Die äußeren leitenden Schichten beider Wafer sind dann zwei Oberflächenkühlungen des Halbleiterchips innerhalb der Sandwichstruktur ausgesetzt. Außerdem kann auch ein Leiterrahmen mit Elektrodenanschlüssen zwischen den beiden Wafern aufgenommen sein, der sich über den Umfang der Sandwichstruktur hinaus erstreckt, um mit externen Schaltungen verbunden zu werden.
  • An der gegenüberliegenden Oberfläche des Gehäuses kann eine leitende U-förmige Klammer befestigt werden, um die Kühlung zu verbessern, wobei diese Klammer in ein Kühlungsfluid eingetaucht sein kann.
  • Die Erfindung schafft zahlreiche Vorteile.
  • Somit schafft die Erfindung:
    • a) verbesserte mechanische Eigenschaften: i) beidseitig gekühlter Halbleiterchip mit reduzierter mechanischer Spannung; ii) Materialauswahl mit Wärmeausdehnungskoeffizienten, die an den Halbleiterchipangepasst sind; iii) erhöhte Zuverlässigkeit aufgrund der angepassten Wärmeausdehnungskoeffizienten; iv) hermetisch abgedichtetes und robustes Gehäuse, das in rauen Umgebungen in einem direkten Kontakt mit flüssigem Kühlmittel verwendbar ist;
    • b) verbesserte elektrische und thermische Eigenschaften: i) niedrige Induktivität des gesamten Partnergehäuses aufgrund der Verwendung einer großen Lötkontaktfläche für alle Anschlussflächen der Halbleitervorrichtungen; ii) erhöhte Strom-/Leistungskapazitäten aufgrund eines niedrigen elektrischen und thermischen Widerstandes, wobei eine Chipbefestigung durch Löten und große Kontaktbereiche mit beidseitiger Kühlung verwendet werden; iii) elektrische Isolation auf beiden Seiten des Halbleiterchips; iv) optimierte Nutzung des verfügbaren Gehäuseraums und daher optimierte Leistungsdichte;
    • c) verbesserte Herstellungs- und Handhabungseigenschaften: i) das vormontierte Komponentengehäuse kann einfach gehandhabt und in Leistungsschaltungsmodule integriert werden;
    • d) niedrige Herstellungs- und Testkosten aufgrund: i) der Möglichkeit einer Großserienproduktion ohne Anwendung einer Kundenspezifizierung, die durch den Endkunden erfolgen kann, der die Vorrichtungen zu kundenspezifischen Schaltungen oder Leistungsschaltungsmodulen kombinieren kann; iii) elektrischer/parametrischer Endtests, die auf der Ebene der DBC-Karte ausgeführt werden können, bevor die Karte in diskrete Gehäuseelemente getrennt wird; iv) der Tatsache, dass das vollständige Gehäuse getestet und qualifiziert werden kann, ähnlich wie diskrete Standardgehäuse, was zu einer Produktfreigabe führt, die Standardqualifizierungsprozessen folgt;
    • e) einzigartige Kundenvorteile: i) das Komponentengehäuse ist an den Wärmeausdehnungskoeffizienten von Leistungsschaltungssubstraten des Standes der Technik angepasst und daher für viele verschiedene Anwendungen attraktiv; ii) die Anwendungsflexibilität der Anordnung kann ohne weiteres mit einer anwendungsspezifischen Schaltung beim Endkunden unter Verwendung des Gehäuses als Basis-”Bausatz” kombiniert werden; iii) Anwendungsflexibilität aufgrund verschiedener Möglichkeiten für kundenspezifische externe Leitungen und Anschlüsse, wobei die teureren DBC-Substrate sowie der Hauptgehäuseentwurf und die Fußfläche anwendungsunabhängig gehalten werden; iv) kostengünstige Materialwahl durch Anpassen des Keramiktyps des DBC (z. B. Al2O3-, AlN-, SiN-Keramiken usw.) an die Anwendungsanforderungen;
    • f) einfache Implementierung optionaler Merkmale: i) das Gehäuse ist ein Basiselement, das eine hocheffiziente und innovative raumsparende vertikale Integration in Kühlkörper- oder Leistungsschaltungsmodul-Basisplatten ermöglicht; ii) eine beidseitige Kühlung und selbst eine direkte Flüssigkeitskühlung ist aufgrund der HV-Isolation des Gehäuses machbar, was höchstmögliche Leistungs- und Gehäusedichten bietet; iii) eine zusätzliche EMI-Abschirmungsfunktion kann unter Verwendung der freiliegenden Cu-Schicht der DBC-Elemente des Gehäuses als eine geerdete EMI-Abschirmung implementiert werden; iv) einfache Integration von ”Intelligenz” wie etwa von Gate-Treibern oder Sensoren, die an dem HV-isolierten Gehäuse, z. B. an den freiliegenden Cu-Anschlussflächen, befestigt sind.
  • Eine Hauptanwendung für das Gehäuse der Erfindung erfolgt in Leistungsschaltungen und Leistungsschaltungsmodulen, um hohe Ströme oder hohe Spannungen zu schalten, wenn eine niedrige Induktivität und eine EMI-Abschirmung gefordert sind. Hochspannungsanwendungen, die eine Kombination aus IGBTs und Dioden oder Leistungs-MOSFETs verwenden, sowie Anwendungen unter rauen Umgebungsbedingungen oder schwierigen Temperaturzyklusanforderungen (wie etwa Kraftfahrzeuganwendungen oder kritische Sicherheitsfunktionen) erfordern eine hohe Zuverlässigkeit, die durch die vorliegende Erfindung erfüllt wird. Weitere Anwendungen, die die Bedingung eines sehr begrenzten Raums stellen und hohe Leistung erfordern, können aus der Erfindung Nutzen ziehen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die 1 bis 12 betreffen den Stand der Technik, und die 13 bis 18 die Erfindung.
  • 1 ist eine Draufsicht eines Gehäuses, das einen einzigen DBC-Wafer verwendet, wie in der Anmeldung mit der lfd. Nr. 11/641.270 (IR-3174) offenbart ist.
  • 2 ist ein Querschnitt von 1 längs der Linie 2-2 in 1.
  • 3 ist eine perspektivische Explosionsansicht der 1 und 2 und zeigt alternative Orientierungen für den Halbleiterchip des Gehäuses.
  • 4, 4a sind Draufsichten einer alternativen Struktur für das Gehäuse.
  • 5 ist eine Draufsicht einer weiteren Alternative des Gehäuses der 1, 2 und 3, in der der Chip umgedreht ist.
  • 6 ist eine perspektivische Explosionsansicht der Ausführungsform von 5.
  • 7 ist eine Draufsicht einer weiteren Ausführungsform der Vorrichtung der 1 bis 6, in der in dem DBC-Substrat ein resistives Nebenschlussdurchgangsloch ausgebildet ist.
  • 8 ist ein Querschnitt von 7 längs der Linie 8-8 in 7 und zeigt einen MOSFET-Chip in der Vertiefung der oberen Kupferschicht des DBC-Wafers.
  • 9 ist ein Querschnitt eines Gehäuses wie jener von 2, der jedoch ferner Lötmittelstopper-Vertiefungen enthält, um den Chip während des Lötmittelrückflusses zu positionieren.
  • 10 ist eine Draufsicht von 9.
  • 11 ist eine perspektivische Explosionsansicht des Gehäuses von 9 mit mehreren resistiven Nebenschlussdurchgangslöchern in dem DBC-Wafer.
  • 12 zeigt eine DBC-”Karte”, in der die Gehäuse der 1 bis 10 auf der Wafer-Skala bearbeitet werden können und in einzelne Gehäuse oder in ausgewählte Gruppen von Gehäusen getrennt werden können.
  • 13 ist eine Draufsicht von zwei DBC-Wafern, wovon einer einen Halbleiterchip trägt und der andere ein Verbindungsmuster für den Chip trägt, wenn die Wafer sandwichartig zusammengefügt sind.
  • 14 ist eine Draufsicht der Wafer von 13 nach der Sandwich-Anordnung und der Verbindung der Wafer.
  • 15 ist ein Querschnitt von 14 längs der Linie 15-15 in 14.
  • 16 ist eine perspektivische Ansicht des Gehäuses der 13, 14 und 15.
  • 17 ist eine perspektivische Ansicht eines U-förmigen Kühlkörpers, der mit dem Gehäuse von 16 verbunden ist.
  • 18 ist eine perspektivische Ansicht einer alternativen Klammeranordnung für das Gehäuse von 16.
  • 19 ist eine perspektivische Ansicht des Gehäuses von 16, das an einer mit Flüssigkeit gekühlten Kammer montiert ist.
  • GENAUE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Die 1, 2 und 3 zeigen eine erste vorbekannte Ausführungsform der Halbleitervorrichtung 30. Die Halbleitervorrichtung 30 umfasst einen Halbleiterchip 31 und ein Gehäuse 32.
  • Der Halbleiterchip 31 kann ein Leistungs-MOSFET mit vertikaler Leitung auf Siliciumbasis sein, der auf einer Oberfläche eine Source-Elektrode, die einen Lötmittelkontakthöcker 33 aufnimmt, und eine Gate-Elektrode, die einen Lötmittel-Kontakthöcker 34 aufnimmt, besitzt und auf seiner gegenüberliegenden Oberfläche eine Drain-Elektrode, die einen Lötmittelrohling 35 aufnimmt, besitzt. Statt der Lötmittel-Kontakthöcker können lötbare Metallanschlussflächen verwendet werden, ferner kann anstelle des Lötmittelrohlings Lötpaste verwendet werden. Obwohl der Chip 31 als ein Silicium-Chip gezeigt ist, kann er aus jedem anderen Typ eines Halbleitermaterials einschließlich Galliumnitrid, Siliciumcarbid und dergleichen bestehen. Obwohl der Chip 31 ferner als ein Leistungs-MOSFET beschrieben wird, kann er durch jeden anderen Typ einer Halbleitervorrichtung gebildet sein, einschließlich eines Bipolartransistor-Chips, eines IGBT-Chips, eines Kippvorrichtungs-Chips, eines Dioden-Chips und dergleichen sein. In einem Partnergehäuse aus einem IGBT und einer Diode können diese seitlich voneinander beabstandet sein, wobei ihre oberen und unteren Elektroden miteinander verbunden sind. Der Ausdruck MOS-Gate-Vorrichtung soll sich auf irgendeinen Typ einer Halbleiterschaltvorrichtung mit Leistungselektroden auf wenigstens einer Oberfläche hiervon und mit einem Gate, um die Vorrichtung zwischen Durchschalt- und Sperr-Zuständen umzuschalten, beziehen. Die Ausdrücke Source-Elektrode oder Source-Kontakt sollen die Source eines MOSFET oder den Emitter eines IGBT bezeichnen. Ebenso sollen die Ausdrücke Drain-Elektrode oder -Kontakt- und Kollektor-Elektrode oder -Kontakt (für einen IGBT) untereinander austauschbar verwendet werden.
  • Das Gehäuse 32 kann ein Wafer sein, der aus einer unteren leitenden Schicht 40, die mit der unteren Oberfläche einer Isolationsschicht 41 verbunden ist, und aus einer oberen leitenden Schicht 43, die mit der Oberseite der Isolationsschicht verbunden ist, gebildet sein. Dieser Strukturtypwird als ”DBC” bezeichnet. Die obere leitende Schicht 43 ist so strukturiert, dass sie eine geätzte oder auf andere Weise darin ausgebildete Vertiefung 50, die eine flache untere Oberfläche 51, die wenigstens teilweise von einem Rand 52 umgeben ist, besitzt. Die Oberflächen der Vertiefung 51 und des Randes 52 können beispielsweise mit Nickel plattiert sein, um die Lötmittelbenetzung zu optimieren, um den Behälter gegen Oxidation zu passivieren und um die Zuverlässigkeit durch Ändern der intermetallischen Phase zwischen dem Lötmittel und Kupfer und dem Silicium oder einem anderen Material des Chips, der auf die Oberfläche 51 gelötet werden soll, zu erhöhen.
  • Die leitenden Materialien, die für die Schichten 40 und 43 verwendet werden, können irgendwelche Metalle mit hoher Leitfähigkeit wie etwa vorzugsweise Kupfer sein, obwohl andere Metalle verwendet können. Die mittlere Schicht 41 kann irgendeine gute elektrische Isolation sein, um die Schichten 40 und 43 voneinander zu isolieren, und kann eine Keramik, vorzugsweise Al2O3, sein. In weiteren Beispielen können auch AlN und SiN verwendet werden. Die Schichten 40 und 43 können irgendeine gewünschte Dicke haben, typischerweise 300 μm, sie können jedoch auch irgendwelche anderen gewünschten Dicken haben, typischerweise zwischen 300 und 600 μm. Solche DBC-Materialien sind im Handel erhältlich und werden üblicherweise in Halbleitervorrichtungsmodulen verwendet, in denen Kupferschichten 40 und 43 elektrisch isoliert werden sollen, jedoch in einer thermischen Kommunikation stehen, so dass Wärme, die in einer Schicht erzeugt wird, durch die Isolationsbarriere 41 zu der anderen leitenden Schicht fließen kann.
  • Die Vertiefung 51 besitzt eine Tiefe, die ausreicht, um die Lötmittelschicht 35 aufzunehmen, deren Dicke typischerweise kleiner als etwa 100 μm ist, und um den Chip 31 aufzunehmen, der typischerweise auf weniger als etwa 100 μm verdünnt ist. Im Beispiel von 1 hat der Chip eine Dicke von 70 μm und hat das Lötmittel 35 eine Dicke von etwa 100 μm, wobei zwischen der Oberfläche 51 und der oberen Oberfläche der Isolationsschicht 41 eine Kupferbahn mit einer Dicke von 130 μm verbleibt.
  • Der Chip 31 wird an die Oberfläche 51 der Vertiefung 50 geeignet gelötet, wobei die obere Oberfläche des Chips 31 mit der Oberseite des Randes 52 zumindest angenähert koplanar ist. Lötmittel-Kontakthöcker 33 und 34 stehen über diese Ebene vor, so dass das Gehäuse umgedreht werden kann und die Kontakthöcker mit Leiterbahnen auf einer Schaltungsplatte verlötet werden können, ohne dass Bonddrähte erforderlich sind. Alternativ können lötbare Anschlussflächen statt der Lötmittel-Kontakthöcker für eine spätere Lötbefestigung verwendet werden. Die Wärme, die im Chip 31 während seines Betriebs erzeugt wird, wird durch die Keramik 41 zu der Kupferschicht 40 geleitet, die die Wärme von dem Gehäuse abführen kann, insbesondere kann die Kupferschicht 40 mit einem Kühlkörper thermisch verbunden sein, der von dem Drain 35 und von der leitenden Schicht 40 elektrisch isoliert ist.
  • Obwohl zwischen dem äußeren Umfang des Chips 31 und der inneren Oberfläche des Randes 52 ein verhältnismäßig großer Spalt gezeigt ist, kann dieser Abstand auf die kleinste Abmessung reduziert werden, die mit einer einfachen Fertigung und Zweckmäßigkeit konsistent ist. Ferner kann der verbleibende Spalt mit einer Isolierraupe gefüllt sein.
  • 3 zeigt schematisch bei 3A und 3B zwei andere Beispiele von Orientierungen für den Chip 31.
  • Der Rand 52 der Kupferschicht 43 ist in den 1, 2 und 3 hufeisenförmig oder U-förmig gezeigt. Es können andere Konfigurationen verwendet werden. Beispielsweise ist in 4, in der Komponenten, die zu jenen der 1, 2 und 3 ähnlich sind, die gleichen Bezugszeichen haben, die Vertiefung 51 in der Schicht 43 von einem Rand 50 vollständig umschlossen. 4A zeigt eine weitere Ausführungsform, in der beide Enden des Randes 43 entfernt oder geöffnet sind, um die Herstellung des Kontakts mit den Gate- und Source-Kontakten 34 und 33 zu vereinfachen. Ferner ist in der Ausführungsform von 4A das Auftreten eines Lufteinschlusses während des Gießens oder der Befüllung mit Gel weniger wahrscheinlich.
  • Die 5 und 6 zeigen eine weitere vorbekannte Ausführungsform, wobei wie in allen Zeichnungen gleiche Bezugszeichen ähnliche Komponenten bezeichnen. Die 5 und 6 zeigen den Chip 31 der 1 bis 4, der umgeklappt ist, so dass die Source- und Gate-Kontakthöcker (oder die äquivalenten Kontakthöcker eines IGBT oder dergleichen) der vertieften flachen Oberfläche 51 zugewandt sind. Somit ist in den 5 und 6 die obere Kupferschicht 43 der 1 bis 4 in Segmente 43a und 43b unterteilt, wobei entsprechende Randsegmente 52a und 52b und flache Vertiefungsbasisabschnitte 51a und 51b vorhanden sind. Von dem Vertiefungskörper 51b erstreckt sich eine kurze Zunge 65. Der umgedrehte Chip 31 kann dann mit dem Source-Kontakthöcker 33 verlötet werden, der mit der Oberfläche 51a verlötet ist, ferner kann der Gate-Kontakthöcker 34 mit der Oberfläche 51b verlötet werden und gegenüber dem Source-Kontakthöcker 33 durch den Spalt 66 in der oberen leitenden Schicht 43a–43b isoliert werden.
  • Die 7 und 8 zeigen eine weitere vorbekannte Ausführungsform, in der wenigstens ein resistiver Stromnebenschluss im Gehäuse 70 gebildet ist (8). Somit hat die Isolationsschicht 41 in 7 eine Durchgangsöffnung 71, die gebohrt oder auf andere Weise ausgebildet wird, bevor die Kupferschichten 40 und 43 damit verbunden werden. Die Durchgangsöffnung 71 kann auch nach dem Verbinden der Schichten 40 und 43 mit der Isolation 41 ausgebildet werden. Ein geeignetes elektrisch leitendes Material 72 (8) füllt dann die Öffnung 71, um die Schichten 40 und 43 zu verbinden und um den Nebenschlusswiderstand zu bilden.
  • Der erforderliche Nebenschlusswiderstandswert hängt von der Anwendung ab und kann größer als der gewünschte Wert von 0,1 mΩ bemessen sein, obwohl jeder Widerstandswert erzeugt werden kann. Der Wert des Nebenschlusswiderstandes kann ein Kompromiss zwischen dem annehmbaren Leistungsverlust in dem Nebenschluss und dem Spannungsabfall 73 über dem Nebenschlusswiderstand 72 sein. Es wird angemerkt, dass der Nebenschluss 72 in den Wärmepfad des Gehäuses 70 integriert ist und durch den Kühlkörper oder eine andere Wärmemanagement-Kühlung für den Chip 31 automatisch gekühlt wird.
  • Der Widerstandswert des Nebenschlusses 72 hängt von der Geometrie und von der Länge des Durchgangslochs 71 und von dem spezifischen elektrischen Widerstand des Nebenschlussmaterials 72 ab. Das Loch 71 ist mit einem kreisförmigen Querschnitt gezeigt, es könnte jedoch jede andere Form haben. Seine Länge ist gleich der Dicke der Isolationsschicht, die dann, wenn eine Keramik wie etwa Al2O3 verwendet wird, im Bereich von 300 μm bis 600 μm liegt.
  • Das für den Nebenschluss 72 verwendete Material kann irgendein gewünschter Leiter sein, beispielsweise Kupfer oder Lötmittel, oder kann Materialien wie etwa Manganin, die einen verhältnismäßig niedrigen thermischen Widerstandskoeffizienten haben, enthalten. Mehrere parallele Nebenschlüsse, die gleichmäßig oder symmetrisch über die Oberfläche der Isolationsschicht 21 verteilt sind, können ebenfalls verwendet werden, wie in 7 durch gestrichelte Kreise 72a, 72b, 72c gezeigt ist, die sich unter der relevanten Chip-Elektrode befinden. Dies bietet den Vorteil einer niedrigen Induktivität, eines höheren Nebenschlussstroms und einer gleichmäßigeren Nebenschlussstromverteilung.
  • Nun wird auf die 9, 10 und 11 Bezug genommen, in denen eine vorbekannte Lötmittelstopper-Struktur gezeigt ist, die den Chip 31 während seiner Befestigung sicher auf der Oberfläche 51 der Vorrichtung oder des Gehäuses 70 von 8 anordnet und verhindert, dass die Chipkante mit dem Rahmen 52 in Kontakt gelangt. Somit sind um den gewünschten Ort des Chips 31 mehrere Vertiefungen oder Einsenkungen 80 ausgebildet, um den Chip während des Chipbefestigungs-Rückflussprozesses selbst auszurichten. Die Einsenkungen 80 haben vorzugsweise eine abgerundete Bodenform, die in die Keramik 41 hinabreicht.
  • Es ist auch möglich, einen Isolierlack oder einen anderen Lötmittelstopper im Rahmen 52 zu verwenden. Es kann ein Prozess mit ”glattem Lötmittel” verwendet werden, in dem der Rohling 35 wie gezeigt statt einer Lötpaste mit Fluss, die ebenfalls verwendet werden kann, verwendet wird. Wenn der Lötmittelrohling 35 verwendet wird, kann der Lötprozess durch Ausbilden einer Gasatmosphäre ausgeführt werden, um eine starke Bewegung des Chips in dem DBC-Behälter während des Lötprozesses zu vermeiden. Einsenkungen 80 wirken jedoch als Lötmittelstopper und schaffen außerdem eine Entlastung mechanischer Spannungen in dem Behälter für die Klebekraft zwischen dem Kupfer und der Keramik während des Temperaturzyklus.
  • Um die Gehäusekosten minimal zu machen, können die einzelnen Gehäuse 70 von 8 (oder 30 in 1) gleichzeitig auf einer DBC-Karte ausgebildet werden und dann von der Karte abgeteilt werden. Somit ist in 12 eine vorbekannte DBC-Karte 90 gezeigt. Derartige Karten werden in Größen von etwa 5 Zoll × 7 Zoll oder 4 Zoll × 6 Zoll produziert, also 12,7 cm bis 17,78 cm oder 10.16 bis 15.24 cm und besitzen eine ununterbrochene mittlere Keramikschicht 41 mit einer oberen und einer unteren Kupferschicht. Diese Schichten können gleichzeitig maskiert und geätzt werden, um die einzelnen Gehäuse 70 (oder 30) mit den Vertiefungen 52 in der oberen Schicht wie in den früheren Figuren; und mit anderen Merkmalen wie den Nebenschlüssen 72 und den Vertiefungen 80 (9 und 10) zu definieren. Nach der Strukturierung der Gehäuse und der Gassen 95 zwischen den Gehäusen können in die Gehäuse verschiedene Chips 31 eingesetzt werden. Es wird angemerkt, dass die Nebenschlüsse getestet werden können, bevor der Chip 31 montiert und an seinem Ort verlötet wird, außerdem kann jedes Gehäuse vor der Unterteilung der Gehäuse getestet werden. Ferner kann der in die Gehäuse geladene Chip unterschiedliche Chips umfassen, etwa Kombinationen aus MOSFETs, IGBTs, Dioden und dergleichen.
  • Es ist äußerst wünschenswert, die Werte des Nebenschlusses 72 zu testen, bevor irgendein Silicium-Chip oder ein anderer Chip in dem jeweiligen Gehäuse montiert wird, um den Ausbeuteverlust zu reduzieren. Nach der Ausführung der Tests auf Wafer-Ebene können die DBC-Behälter durch Zersägen, Zerschneiden oder physikalisches Zerbrechen an den Gassen 95 vereinzelt werden.
  • Es wird angemerkt, dass die Gehäuse in Cluster aus zwei oder mehr Gehäusen zerteilt werden können. Zwei Gehäuse-Cluster sind in der rechten Hälfte von 12 gezeigt.
  • Es wird außerdem angemerkt, dass an ausgewählten Gehäuseorten auf der Karte 12 und in ausgewählten Clustern von Gehäusen Durchgangslöcher weggelassen werden können.
  • Die Bildung der Gehäuse auf der Karte 90 hat im Zusammenhang mit dem Versand der Gehäuse zum Kunden Vorteile. Die Karten können nämlich zu einem Kunden intakt versendet werden und vom Anwender auf Seiten des Anwenders zerteilt werden. Die Karten können durch eine geeignete Folie für den Versand geschützt werden und im Voraus vorgeritzt werden, um ein einfaches Zerbrechen oder Zerteilen von Gehäusen durch den Endanwender zu ermöglichen.
  • Ein weiterer leitender Kühlkörper oder eine weitere leitende Platte 131 kann durch Lötmittel oder einen leitenden Klebstoff an den leitenden Segmenten der Vorrichtungen 30 befestigt werden, um eine zusätzliche doppelseitige Kühlung für Vorrichtungen 30 zu schaffen. Die leitende Platte 131 ist von Vorrichtungen 30 durch die Isolationsschichten 31 elektrisch isoliert.
  • Bei den vorbekannten Ausführungsformen der 1 bis 12 wird ein zweiter DBC-Wafer oder anderer Wafer/ein anderes Substrat vorgesehen, um einen Kontakt mit den freiliegenden Elektroden auf der oberen Oberfläche des ersten DBC-Wafers herzustellen.
  • Die 13 bis 19 veranschaulichen Ausführungen gemäß der Erfindung.
  • Somit zeigt 13 einen ersten DBC-Wafer 200, der jenem der 1 bis 12 und insbesondere jenem von 4a ähnlich ist, in der ein MOSFET-Chip (oder IGBT-Chip) einen Source-Kontakt 33 (mit einer anderen Form als jener von 4a) und einen Gate-Kontakt 34 besitzt. Der Chip 31 ist an die Oberfläche 50 der Vertiefung 51 in der Kupferschicht 43 gelötet und wie gezeigt von Randabschnitten 52a und 52b beabstandet. Die 13 und 15 zeigen außerdem die zweite leitende (Kupfer-)Schicht 40 und das Isolationssubstrat 41 für den DBC-Wafer 200.
  • Gemäß einem Aspekt der Erfindung wird eine zweite DBC-Wafer-Anordnung 230 bereitgestellt (13, 14, 15 und 16), um Kontaktverbindungen mit der Source 33, dem Gate 34 und dem Drain-Kontakt 35 des Wafers 200 zu schaffen und um eine zweite kühlfähige Oberfläche für die Anordnung zu schaffen.
  • Somit besteht der zweite DBC-Wafer 230 aus einem Körper wie jenem des Wafers 200 und besitzt einen mittleren Keramikkörper 231 mit einer unteren Kupferschicht 232 (15) und einer strukturierten oberen Kupferschicht, die so strukturiert ist, dass sie eine Source-Bahn 240, eine Gate-Bahn 241 und eine Drain-Bahn (Randbahn) 242 besitzt. Der Drain-Rand 242 kann auf seiner linken Seite in den 13 und 14 falls gewünscht erweitert sein, ferner kann eine getrennte Drain-Kontaktleitung an dieser Stelle angeschlossen sein. Alle Bahnen sind zu der Oberfläche der Keramikschicht 231 nach unten geätzt, um die Bahnen voneinander zu isolieren. Die Bahnen sind so angeordnet, dass der Wafer 200 aus der Position von 13 über und auf der Oberseite des Wafers 230 wie in den 14 und 15 gezeigt gedreht werden kann, um den Chip 31 mit Bahnen 240, 241 und 242, die mit dem Source-Metall 33, mit dem Gate-Metall 34 und bzw. mit den Rändern 52a, 52b in Kontakt sind, sandwichartig anzuordnen.
  • An die Bahnen 241, 240, 242 kann ein leitender Leiterrahmen aus Leitungen 250, 251, 252 gelötet sein und sich über den Umfang der Sandwichstruktur erstrecken, um als Anschlüsse für die Vorrichtung zu dienen.
  • Die Bahnen 241, 240 und 242 können mit Elektroden 34, 33 und 52a, 52b durch Lötmittel oder leitendes Epoxid oder dergleichen verbunden sein und können gleichzeitig mit dem Befestigen von Leiterrahmen 250, 251, 252 an den Bahnen 241, 240 und 242 befestigt werden. Zusätzliche Chipanschlüsse und zusätzliche entsprechende Leiterrahmenanschlüsse können nach Wunsch für den Chip im Partnergehäuse in der Sandwichstruktur hinzugefügt werden.
  • Die zusammengefügte Sandwichstruktur des Chips 31, des Wafers 200 und des Wafers 230 kann dann mit jeder geeigneten bekannten Kunststoffisolationsgießmasse 260 übergossen werden (15 und 16), wobei die äußeren Oberflächen der Kupferleiter 40 und 232 freigelassen werden, wie in den 15 und 16 gezeigt ist.
  • Die vervollständigte Struktur kann nun von beiden Seiten des Chips 31 und von isolierten Kupferleitern 40 und 232 (14, 15 und 16) durch Luft oder flüssige Kühlmittel gekühlt werden.
  • Somit schafft in der neuen Anordnung der 13 bis 16 der untere DBC-Wafer 230 Kontaktanschlussflächen für den Chip 31 in dem DBC-Wafer 200. Der Chip 31 kann irgendeine MOS-Gate-Vorrichtung oder eine Diode oder dergleichen sein, wobei mehrere Chips im DBC-Wafer 200 montiert sein können und durch geeignete leitende Bahnen im unteren DBC-Wafer 230 kontaktiert werden können. Somit kann irgendein Mehrfachgehäuse aus zwei oder mehr Chips, beispielsweise ein hochseitiger Schalter und ein tiefseitiger Schalter, in einer einzigen Sandwichstruktur untergebracht werden.
  • Es können geeignete Mittel vorgesehen sein, um den oberen und den unteren DBC-Wafer während des Lötens auszurichten, etwa die Vertiefungsstruktur, die oben beschrieben worden ist, Lötmittelresists, Einstellungselemente und dergleichen. Ferner können Mittel vorgesehen sein, um vor einem Lichtbogen oder einem Spannungsdurchbruch zu schützen und um den Kriechabstand oder den Zwischenabstand zwischen Anschlüssen etwa durch Isolierschichten, Lötmittelstopper-Resist, Polyimidfolien und dergleichen zu erhöhen. Ein wahlweises Ätzen kann verwendet werden, um die kritischen Abstände zwischen dem DBC-”Behälter”, dem Halbleiterchip und dem unteren DBC zu erhöhen. Außerdem kann auch ein Unterfüllungsepoxid verwendet werden.
  • Es wird angemerkt, dass die Sandwichstruktur der 15 und 16 sehr flach ist, wobei bei einer typischen DBC-Wafer-Dicke von 1 bis 1,5 mm die Dicke der Sandwichstruktur im Bereich von 2 bis 3 mm liegt. Die DBC-Wafer-Sandwichstruktur kann je nach Anzahl der Chips in der Sandwichstruktur eine Länge und eine Breite von beispielsweise 10 bis 15 mm haben. Wenn mehrere Chips verwendet werden, können zusätzliche Leiterrahmenanschlüsse, beispielsweise Anschlüsse 270, 271 und 280 zu der in 16 gezeigten Anordnung hinzugefügt werden, die sich von der Sandwichkante gegenüber den Anschlüssen 250, 251, 252 erstrecken. Die verschiedenen Leiterrahmenanschlüsse können hinsichtlich der Form, der Dicke, des Materials, der Plattierung und dergleichen für eine besondere Anwendung kundenspezifisch ausgebildet werden.
  • Es ist nun möglich, die Anordnung der 15 und 16 in der Weise zu montieren, dass eine zweiseitige Kühlung einfach ausgeführt werden kann. Somit können zwei getrennte Metallkühlkörperplatten an den Kupferschichten 40 und 231 in den 15 und 16 etwa durch Kleben oder Löten oder dergleichen befestigt werden.
  • 17 zeigt eine U-förmige Metallklammer 300, die mechanisch über die Oberflächen der Kupferschichten 40 und 232 der 15 und 16 gespannt werden kann und mit diesen Oberflächen in einem Druckkontakt ist. Es kann Lötmittel, thermisch leitender Klebstoff oder thermisches Fett verwendet werden, um eine gute Kühlung von beiden Seiten der DBC-Sandwichstruktur zu gewährleisten.
  • Die Klammer 300 kann in die Position, die in 18 gezeigt ist, gedreht werden, falls sich zwei Gruppen von Leitungen 250, 251, 252 und 270, 271, 272 von den gegenüberliegenden Seiten des Gehäuses und von dem isolierten Chip in dem Gehäuse erstrecken.
  • Es ist insbesondere mit der Anordnung von 17 möglich, die kühlfähigen Oberflächen einer Kühlungsflüssigkeit auszusetzen, da die Anschlüsse 250, 251 und 252 gegenüber den Kupferplatten 40 und 232 isoliert sind. Somit kann, wie in 19 gezeigt ist, die Anordnung 300 an ihren Anschlüssen 250, 251, 252 in der Nähe ihrer Stirnfläche an einer Montageplatte 310 befestigt sein, die die Oberseite des Kühlmittelbehälters 311 abdichtet. Kühlungsfluid kann wie gewünscht in die oder aus der Kammer 311 zirkulieren.

Claims (9)

  1. Dünnes, flaches Halbleitergehäuse mit einem Halbleiterchip, der auf seiner ersten und seiner gegenüberliegenden zweiten Oberfläche eine erste beziehungsweise eine zweite Leistungselektrode besitzt; einer ersten und einer zweiten Isolationsplatte, wovon jede auf ihren beiden gegenüberliegenden Oberflächen eine erste beziehungsweise eine zweite leitende Schicht besitzt, die voneinander isoliert sind; wobei die erste und die zweite Leistungselektrode des Halbleiterchips an einem Muster der ersten leitenden Schicht der zweiten Isolationsplatte und einem mittleren flachen Bereich der ersten leitenden Schicht der zweiten Isolationsplatte elektrisch und mechanisch befestigt sind, um eine Sandwichstruktur aus der Schicht der ersten Isolationsplatte und dem dazwischen befindlichen Halbleiterchip zu definieren; einem Umfangsrand, der sich von dem mittleren flachen Bereich der ersten leitenden Schicht der ersten Isolationsplatte erstreckt, das Muster der ersten leitenden Schicht der zweiten Isolationsplatte elektrisch und mechanisch kontaktierend, und wenigstens einem ersten und einem zweiten mit dem Muster der ersten leitenden Schicht der zweiten Isolationsplatte verbundenen Leiter, der sich über die Umfangskante der Sandwichstruktur hinaus erstreckt, wobei sich die zweiten leitenden Schichten auf der Außenseite von deren Oberflächen befinden und jeweils freiliegen, um den Chip zu kühlen.
  2. Halbleitergehäuse nach Anspruch 1, wobei die erste und die zweite Isolationsplatte wärmeleitende Keramiken sind.
  3. Halbleitergehäuse nach Anspruch 1, wobei der Halbleiterchip auf seiner ersten Oberfläche eine leitende Steuerelektrode besitzt; und auf der ersten Oberfläche der zweiten Isolationsplatte einen dritten Leiter besitzt, der mit der Steuerelektrode verbunden ist und sich ebenso weit wie der erste und der zweite Leiter erstreckt.
  4. Halbleitergehäuse nach Anspruch 3, wobei der Chip eine MOS-Gate-Vorrichtung ist.
  5. Halbleitergehäuse nach Anspruch 1, das ferner eine U-förmige Metallmontageklammer enthält, die um das Gehäuse gewunden ist und gegen die zweiten Elektroden auf der ersten und der zweiten Isolationsplatte gepresst wird, hiermit in gutem thermischen Kontakt ist und von den Leistungselektroden und von den Leitern beabstandet und isoliert ist.
  6. Halbleitergehäuse, das doppelseitig gekühlt werden kann, wobei das Gehäuse einen ersten und einen zweiten strukturierten DBC-Wafer und wenigstens einen Halbleiterchip mit einer ersten und einer zweiten Leistungselektrode besitzt; wobei der erste und der zweite DBC-Wafer jeweils auf gegenüberliegenden Seiten einer dünnen thermisch leitenden und elektrisch isolierenden Platte eine erste und eine zweite leitende Schicht haben; wobei die ersten leitenden Schichten jeweils einen Umfangsrand besitzen, der sich von einem mittleren flachen Bereich erstreckt; wobei die zweite Leistungselektrode des Halbleiterchips mit dem mittleren flachen Bereich der ersten leitenden Schicht der ersten DBC-Schicht verbunden ist; wobei die erste leitende Schicht des zweiten DBC-Wafers ein Muster hat, das an das Muster der ersten Leistungselektrode und an den Umfangsrand der ersten leitenden Schicht des ersten DBC-Wafers angepasst ist; wobei der erste DBC-Wafer an dem zweiten DBC-Wafer sandwichartig befestigt ist, wobei zwischen diesen beiden Wafern der Halbleiterchip eingeschlossen ist und wobei die erste Leistungselektrode und der Umfangsrand der ersten leitenden Schicht des ersten DBC-Wafers mit entsprechenden Bereichen auf dem Muster der ersten leitenden Schicht des zweiten DBC-Wafers in elektrischem Kontakt sind; und wobei Leiter mit den Mustern der ersten leitenden Schicht des zweiten DBC-Wafers verbunden sind und sich über eine Umfangskante der Sandwichstruktur hinaus erstrecken.
  7. Halbleitergehäuse nach Anspruch 6, wobei der Halbleiterchip auf seiner ersten Oberfläche eine leitende Steuerelektrode besitzt; und auf der ersten Oberfläche der zweiten Isolationsplatte ein dritter Leiter mit der Steuerelektrode verbunden ist und sich ebenso weit wie der erste und der zweite Leiter erstreckt.
  8. Halbleitergehäuse nach Anspruch 1, die einen zweiten Halbleiterchip enthält, der von dem ersten genannten Chip seitlich beabstandet ist und auf seinen jeweils gegenüberliegenden Oberflächen eine erste und eine zweite Leistungselektrode besitzt; wobei die ersten leitenden Schichten auf der ersten beziehungsweise der zweiten Isolationsplatte jeweils leitende Musterabschnitte besitzen, um einen Kontakt mit der ersten und der zweiten Leistungselektrode des zweiten Chips herzustellen.
  9. Halbleitergehäuse nach Anspruch 8, wobei der erste und der zweite Chip eine MOS-Gate-Vorrichtung beziehungsweise eine parallelgeschaltete Diode sind.
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