DE102014102703B4 - Halbleiterchip-Baugruppe - Google Patents

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Thomas Wowra
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Ralf Wombacher
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Abstract

Halbleiterchip-Baugruppe (10, 20, 30, 40, 50, 60), die Folgendes umfasst:einen Träger (11);einen Halbleiterchip (12), der eine erste Hauptfläche und eine zweite Hauptfläche gegenüber der ersten Hauptfläche umfasst, wobei mindestens ein Chipkontaktelement (12A, 12B) auf der ersten Hauptfläche und mindestens ein weiteres Chipkontaktelement (12C) auf der zweiten Hauptfläche angeordnet ist;eine Verkappungsschicht (13), welche die erste Hauptfläche des Halbleiterchips bedeckt, wobei die Verkappungsschicht (13) eine erste Hauptfläche (13A), die dem Träger zugewandt ist, und eine zweite Hauptfläche (13B), die vom Träger entfernt ist, umfasst;erste Kontaktelemente (14A, 14B, 14C), die auf der zweiten Hauptfläche der Verkappungsschicht (13B) angebracht sind, wobei jedes einzelne der ersten Kontaktelemente (14A, 14B, 14C) mit einem der Chipkontaktelemente (12A, 12B, 12C) verbunden ist;wobei die ersten elektrischen Kontaktelemente (14A, 14B, 14C) als Kontaktschichten, die auf der zweiten Hauptfläche (13B) der Verkappungsschicht (13) appliziert sind, ausgestaltet sind;zweite Kontaktelemente (15A, 15B, 15C, 35A, 35B, 15C), die auf der ersten Hauptfläche (13A) der Verkappungsschicht (13) angebracht sind, wobei jedes einzelne der zweiten Kontaktelemente (15A, 15B, 15C, 35A, 35B, 35C) mit einem der Chipkontaktelemente (12A, 12B, 12C) verbunden ist;wobei die zweiten elektrischen Kontaktelemente (15A, 15B, 15C, 35A, 35B, 35C) als Stifte ausgestaltet sind;wobei jedes einzelne der zweiten Kontaktelemente (15A, 15B, 15C, 35A, 35B, 35C) über eine elektrische Durchkontaktierung (13.1, 13.2, 13.3), die in der Verkappungsschicht (13) ausgebildet ist, mit einem der ersten Kontaktelemente (14A, 14B, 14C) verbunden ist; undjedes der Chipkontaktelemente (12A, 12B, 12C) mit einem der ersten Kontaktelemente (14A, 14B, 14C) und damit auch mit einem der zweiten Kontaktelemente (15A, 15B, 15C, 35A, 35B, 35C) verbunden ist.

Description

  • GEBIET DER TECHNIK
  • Die vorliegende Erfindung betrifft eine Halbleiterchip-Baugruppe.
  • ALLGEMEINER STAND DER TECHNIK
  • Auf dem Gebiet der Fertigung von Halbleiterchip-Baugruppen kann ein immer größeres Bestreben beobachtet werden, die Halbleiterchip-Baugruppen derart zu fertigen, dass sie individuelle Anforderungen von Abnehmern erfüllen. Industrieabnehmer sind bestrebt, Halbleiterbaugruppen effizient an Platten wie Leiterplatten (Printed Circuit Boards, PCBs) zu befestigen und die Platten hinsichtlich ihrer Leistungsfähigkeit und Funktion vor dem Verkauf Qualitätskontrollen zu unterziehen. Halbleiterchips enthalten Kontaktstellen oder Kontaktelemente auf einer oder mehreren ihrer Oberflächen. In einer Halbleiterchip-Baugruppe ist der Halbleiterchip innerhalb der Chipbaugruppe eingebettet oder eingehaust und die Kontaktstellen des Halbleiterchips sind mit externen Kontaktelementen der Chipbaugruppe verbunden. Es ist wünschenswert, Halbleiterchip-Baugruppen so zu fertigen, dass ihre externen Kontaktelemente ein höheres Maß an Flexibilität zulassen, was die Befestigung der Halbleiterchip-Baugruppe an einer Platte und auch die modulare Anwendbarkeit der Halbleiterchip-Baugruppe anbelangt, insbesondere die Möglichkeit des Verbindens weiterer Bauelemente mit der Halbleiterchip-Baugruppe.
  • Die Druckschrift DE 10 2009 040 557 A1 beschreibt ein Halbleiterbauelement mit zwei Montageoberflächen, an denen jeweils zwei externe Kontaktelemente angeordnet sind.
  • In der Schrift US 5 726 493 A ist ein Halbleiterbauelement beschrieben, bei dem mit externen Kontaktelementen des Halbleiterchips verbundene Metallstifte als Durchkontakte durch die Verkapselung hindurch bis über die gegenüberliegende Oberfläche hinaus angeordnet sind, so dass sie gegebenenfalls weitere, über dieser Oberfläche angeordnete Bauelemente elektrisch kontaktieren können.
  • Die Schrift JP H07-22 567 A gibt ein verkapseltes Halbleiterbauelement an, dessen Leiterrahmen mehrere parallel in unterschiedlichen Höhen angeordnete externe Leiter aufweist, welche zusätzliche externe Kontakte auf mindestens einer der Oberflächen des Verkapselungsmaterials bilden.
  • Die Druckschrift DE 10 2006 021 959 A1 offenbart ein Halbleiterbauelement, dessen Chipkontakte mit Hilfe von Durchkontaktierungen und plattenartigen Verbindungselementen mit externen Kontaktelementen des verkapselten Bauelements verbunden sind.
  • Die Schrift DE 10 2009 042 320 A1 beschreibt ein verkapseltes Halbleiterbauelement, welches einen vertikalen Halbleiterchip beinhaltet, dessen auf der einem Träger gegenüber liegenden Oberfläche angeordneter elektrischer Kontakt mittels einer metallischen, als Durchkontaktierung konfigurierter Schicht mit einer Anschlussleitung verbunden ist, wobei die Oberfläche der metallischen Schicht in einer Ebene sowohl mit der Oberfläche der Verkapselung als auch der Anschlussleitung liegt.
  • Figurenliste
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein weitergehendes Verständnis von Ausführungsformen zu ermöglichen, und sind in diese Patentschrift integriert. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung dazu, Prinzipien von Ausführungsformen zu erläutern. Andere Ausführungsformen und viele der vorgesehenen Vorteile von Ausführungsformen werden ohne Weiteres ersichtlich, wenn zur besseren Verständlichkeit auf die folgende ausführliche Beschreibung Bezug genommen wird. Die Elemente der Zeichnungen sind relativ zueinander nicht zwingend maßstabgetreu. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
    • Die 1A und 1B zeigen eine schematische Draufsicht-Darstellung (1A) und Querschnittseitenansicht-Darstellungen (1B) zum Veranschaulichen eines Beispiels für eine Halbleiterchip-Baugruppe, die zusätzliche Randkontaktflächen aufweist, die mit zusätzlichen externen Kontaktstiften verbunden sind;
    • die 2A-2C zeigen schematische Querschnittseitenansicht-Darstellungen zum Veranschaulichen eines Beispiels für eine Halbleiterchip-Baugruppe, wobei die Räume zwischen dem Träger und den externen Kontaktstiften im Vergleich zum Beispiel der 1A und 1B mit Verkappungsmaterial gefüllt sind;
    • die 3A-3C zeigen schematische Querschnittseitenansicht-Darstellungen zum Veranschaulichen eines Beispiels für eine Halbleiterchip-Baugruppe, in der die externen Kontaktstifte im Vergleich zu den Beispielen der 1A und 1B und 2 exponiert sind;
    • die 4A-4C zeigen schematische Querschnittseitenansicht-Darstellungen zum Veranschaulichen eines Beispiels für eine Halbleiterchip-Baugruppe, die weitere Kontaktflächen umfasst;
    • die 5A-5C zeigen schematische Querschnittseitenansicht-Darstellungen zum Veranschaulichen eines Beispiels für eine Halbleiterchip-Baugruppe, die zusätzlich zum Beispiel von 4 weitere auf Kontaktflächen applizierte Halbleiterchips umfasst; und
    • die 6A-6C zeigen schematische Querschnittseitenansicht-Darstellungen zum Veranschaulichen eines Beispiels für eine Halbleiterchip-Baugruppe, die zusätzlich zum Beispiel von 4 weitere auf Kontaktflächen applizierte Bauelemente umfasst.
  • AUSFÜHRLICHE BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
  • Die Aspekte und Ausführungsformen werden nun mit Bezug auf die Zeichnungen beschrieben, wobei gleiche Bezugszeichen allgemein verwendet werden, um jeweils auf gleiche Elemente Bezug zu nehmen. In der folgenden Beschreibung werden zu Zwecken der Erläuterung zahlreiche konkrete Details dargelegt, um ein eingehendes Verständnis eines oder mehrerer Aspekte der Ausführungsformen zu ermöglichen. Für den Fachmann ist jedoch ersichtlich, dass ein oder mehrere Aspekte der Ausführungsformen auch mit weniger der konkreten Details praktisch umgesetzt werden können. In anderen Fällen werden bekannte Strukturen und Elemente in Schemaform gezeigt, um die Beschreibung eines oder mehrerer Aspekte der Ausführungsformen zu vereinfachen. Es versteht sich, dass noch andere Ausführungsformen verwendet und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Schutzbereich der vorliegenden Erfindung abzuweichen. Weiter sei angemerkt, dass die Zeichnungen nicht maßstabgetreu oder nicht zwingend maßstabgetreu sind.
  • Zusätzlich kann ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform, auch wenn dieses Merkmal oder dieser Aspekt eventuell nur mit Bezug auf eine von diversen Implementierungen offenbart wird, mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie eventuell für eine beliebige gegebene oder bestimmte Anwendung gewünscht wird und vorteilhaft ist. Sofern des Weiteren die Begriffe „enthalten“, „aufweisen“, „mit“ oder andere Varianten davon entweder in der ausführlichen Beschreibung oder in den Ansprüchen genutzt werden, sollen diese Begriffe ähnlich wie der Begriff „umfassen“ Einschließlichkeit bedeuten. Eventuell werden die Begriffe „gekoppelt“ und „verbunden“ nebst Ableitungen genutzt. Es versteht sich, dass diese Begriffe eventuell genutzt werden, um anzuzeigen, dass zwei Elemente zusammenwirken oder miteinander interagieren, wobei unerheblich ist, ob sie in direktem physischem oder elektrischem Kontakt sind oder sie nicht in direktem Kontakt zueinander sind. Auch soll der Begriff „beispielhaft“ lediglich ein Beispiel und nicht das beste oder optimale Beispiel bezeichnen.
  • Die Ausführungsformen einer Halbleiterchip-Baugruppe nutzen möglicherweise verschiedene Typen von Halbleiterchips oder Halbleiterchipmodulen oder Schaltungen, die in den Halbleiterchips untergebracht sind, unter anderem integrierte Logikschaltungen, integrierte Analogschaltungen, integrierte Mischsignalschaltungen, Sensorschaltungen, MEMS (Micro-Electro-Mechanical-Systeme), integrierte Leistungsschaltungen, Chips mit integrierten passiven Bauteilen, Dioden wie Freilaufdioden usw. Die Ausführungsformen nutzen möglicherweise auch Halbleiterchips, die MOS-Transistorstrukturen oder vertikale Transistorstrukturen wie zum Beispiel Insula-ted-Gate-Bipolar-Transistor(IGBT)-Strukturen oder allgemein Transistoren oder andere Strukturen oder Bauelemente umfassen, in denen mindestens eine elektrische Kontaktstelle auf einer ersten Hauptfläche des Halbleiterchips angeordnet ist und mindestens eine andere elektrische Kontaktstelle auf einer zweiten Hauptfläche des Halbleiterchips gegenüber der ersten Hauptfläche des Halbleiterchips angeordnet ist. Die Halbleiterchips umfassen möglicherweise auch optische Bauelemente wie zum Beispiel Lumineszenzdioden, Laserdioden oder Lichtempfängerdioden.
  • Die Halbleiterchips umfassen möglicherweise Kontaktelemente oder Kontaktstellen auf einer oder mehreren ihrer Außenoberflächen, wobei die Kontaktelemente zum elektrischen Kontaktieren der Halbleiterchips dienen. Die Kontaktelemente können eine beliebige gewünschte Ausbildung oder Form aufweisen. Sie können zum Beispiel als Kontaktflecken ausgebildet sein, d.h. flache Kontaktschichten auf einer Außenoberfläche des Halbleiterchips. Die Kontaktelemente oder Kontaktstellen sind möglicherweise aus einem beliebigen elektrisch leitenden Material hergestellt, z.B. aus einem Metall wie Aluminium, Gold oder Kupfer, oder zum Beispiel einer Metalllegierung, oder einem elektrisch leitenden organischen Material, oder einem elektrisch leitenden Halbleitermaterial. Die Kontaktelemente können auch als Schichtstapel aus einem oder mehreren der oben erwähnten Materialien ausgebildet sein.
  • Die Ausführungsformen einer Halbleiterchip-Baugruppe umfassen möglicherweise eine Vergussmasse oder ein Verkappungsmaterial, wobei die Halbleiterchips oder die Halbleiterchipmodule darin eingebettet sind. Das Verkappungsmaterial kann ein beliebiges elektrisch isolierendes Material wie zum Beispiel eine beliebige Art eines Formmaterials, eine beliebige Art eines Harzmaterials oder eine beliebige Art eines Epoxidmaterials sein. Das Verkappungsmaterial kann auch ein Polymermaterial, ein Polyimidmaterial, ein Thermoplastmaterial, ein Silikonmaterial, ein Keramikmaterial und ein Glasmaterial sein. Das Verkappungsmaterial umfasst möglicherweise auch ein beliebiges der oben erwähnten Materialien und enthält möglicherweise weiter darin eingebettete Füllermaterialien wie zum Beispiel wärmeleitende Zusätze. Diese Füllerzusätze können zum Beispiel aus AlO oder Al2O3, AlN, BN oder SiN hergestellt sein. Der durch eine Ausführungsform des Verfahrens gefertigte Halbleiterchipnutzen kann als Wafer, d.h. kreisförmig, ausgebildet sein, ist jedoch nicht auf die Ausbildung und die Form eines Wafers beschränkt, sondern kann eine beliebige Größe und Form und eine beliebige geeignete Anordnung von darin eingebetteten Halbleiterchips oder Halbleiterchipmodulen aufweisen.
  • Die Ausführungsformen eines Halbleiterbauelements enthalten möglicherweise einen oder mehrere von individuellen Halbleiterchips oder eines oder mehrere von individuellen Halbleiterchipmodulen. Die Halbleiterchipmodule enthalten möglicherweise einen oder mehrere Halbleiterchips, insbesondere Leistungstransistorchips, und sie enthalten möglicherweise mindestens einen weiteren Halbleiterchip, der möglicherweise eine oder mehrere einer Logikschaltung oder einer Treiberschaltung enthält. Insbesondere umfassen die Halbleiterchipmodule möglicherweise die sogenannten Intelligent Power Modules (IPMs). Das Halbleiterbauelement umfasst möglicherweise auch eine beliebige andere Art von Halbleiterchips, die oben erwähnt wurden. Das Halbleiterbauelement umfasst möglicherweise Halbleiterchips, die in einer gestapelten Konfiguration angeordnet sind, d.h. in unterschiedlichen Ebenen übereinander angeordnet sind. Das Halbleiterbauelement umfasst möglicherweise auch Halbleiterchips, die miteinander verbunden sind, um eine Brückenschaltung auszubilden, d.h. eine Halbbrückenschaltung oder eine Vollbrückenschaltung, etwa diejenigen, die für Leistungsschaltmodule genutzt werden.
  • 1 zeigt ein Beispiel für eine Halbleiterchip-Baugruppe 10 in einer Draufsicht-Darstellung (1A) und drei unterschiedliche Querschnittseitenansicht-Darstellungen (1B) entlang den Linien A-A, B-B und C-C. Die Halbleiterchip-Baugruppe 10 umfasst einen Träger 11, einen Halbleiterchip 12, der eine obere erste Hauptfläche und eine untere zweite Hauptfläche gegenüber der oberen ersten Hauptfläche und die erste und die zweite Hauptfläche verbindende Seitenflächen umfasst, und Chipkontaktelemente 12A, 12B und 12C, die auf einer oder mehreren der ersten oder der zweiten Hauptfläche angebracht sind. Der Halbleiterchip 12 kann auf den Träger 11 appliziert werden, wobei die zweite untere Hauptfläche dem Träger 11 zugewandt ist. Die Halbleiterchip-Baugruppe 10 umfasst weiter eine Verkappungsschicht 13, welche die obere erste Hauptfläche und die Seitenflächen des Halbleiterchips 12 bedeckt, wobei die Verkappungsschicht 13 eine untere erste Hauptfläche 13A, die dem Träger 11 zugewandt ist, und eine obere zweite Hauptfläche 13B, die vom Träger 11 entfernt ist, umfasst. Die Halbleiterchip-Baugruppe 10 umfasst weiter erste Kontaktelemente 14A, 14B und 14C, die auf der oberen zweiten Hauptfläche 13B der Verkappungsschicht 13 angebracht sind, wobei jedes einzelne der ersten Kontaktelemente 14A, 14B und 14C mit einem der Chipkontaktelemente 12A, 12B und 12C verbunden ist. Die Halbleiterchip-Baugruppe 10 umfasst weiter zweite Kontaktelemente 15A, 15B und 15C, die auf der unteren ersten Hauptfläche 13A der Verkappungsschicht 13 angebracht sind, wobei jedes einzelne der zweiten Kontaktelemente 15A, 15B und 15C mit einem der Chipkontaktelemente 12A, 12B und 12C verbunden ist.
  • Wie unten detaillierter umrissen wird, umfasst die Halbleiterchip-Baugruppe 10 von 1 und der weiteren in dieser Anmeldung gezeigten Beispiele eine erhöhte Funktionalität, Praktikabilität und Nützlichkeit, was Möglichkeiten des Verbindens der Halbleiterchip-Baugruppe mit einer Platte wie einer Leiterplatte (Printed Circuit Board, PCB) und auch Möglichkeiten des Verbindens weiterer Bauelemente mit der Halbleiterchip-Baugruppe anbelangt. Die Halbleiterchip-Baugruppe 10 kann in der Ausbildung eines oberflächenmontierbaren Bauelements (Surface Mounted Device, SMD) gefertigt werden, wobei die ersten elektrischen Kontaktelemente als Mittel zum Verbinden der Halbleiterchip-Baugruppe mit einer Platte verwendet werden können. Die Halbleiterchip-Baugruppe 10 kann auch als Durchkontaktbauelement gefertigt werden, wobei die zweiten elektrischen Kontaktelemente 15A-C als Mittel zum Verbinden der Halbleiterchip-Baugruppe 10 mit einer Platte verwendet werden können. Außerdem können entweder die ersten elektrischen Kontaktelemente 14A-C oder dritte elektrische Kontaktelemente (in den 1A und 1B nicht gezeigt) als Mittel zum Verbinden der Halbleiterchip-Baugruppe 10 mit weiteren Bauelementen verwendet werden.
  • Gemäß einer Ausführungsform der Halbleiterchip-Baugruppe 10 von 1 sind die ersten elektrischen Kontaktelemente 14A-C als Kontaktschichten ausgestaltet, die auf der zweiten Hauptfläche 13B der Verkappungsschicht 13 appliziert sind. Die für die ersten elektrischen Kontaktelemente 14A-C zu nutzenden Materialien können beliebige elektrisch leitende Materialien wie zum Beispiel Kupfer oder eine Kupferlegierung sein und die Schichten können zum Beispiel durch Galvanisierung, Elektroplattierung oder stromlose Plattierung abgeschieden werden.
  • Gemäß einer Ausführungsform der Halbleiterchip-Baugruppe 10 von 1 sind die zweiten elektrischen Kontaktelemente 15A-C als langgestreckte, lineare Elemente wie zum Beispiel Beine, Stifte oder Stege ausgestaltet.
  • Gemäß einer Ausführungsform der Halbleiterchip-Baugruppe 10 von 1 sind die zweiten elektrischen Kontaktelemente 15A-C in ein und derselben Ebene wie der Träger 11 angebracht und verlaufen in ein und derselben Ebene wie der Träger. Insbesondere kann eines der zweiten elektrischen Kontaktelemente (15C) als Verlängerung des Trägers 11 ausgebildet sein und es kann auch mit dem Träger 11 zusammenhängend ausgebildet sein.
  • Gemäß einer Ausführungsform der Halbleiterchip-Baugruppe 10 von 1 können die zweiten elektrischen Kontaktelemente 15A-C innerhalb ein und derselben Ebene angebracht sein und dieselbe Dicke umfassen. Insbesondere umfasst das zweite der elektrischen Kontaktelemente 15A-C möglicherweise obere Oberflächen, die innerhalb ein und derselben Ebene angeordnet sind, und untere Oberflächen, die innerhalb ein und derselben Ebene angeordnet sind. Außerdem ist der Träger 11 möglicherweise auch innerhalb ein und derselben Ebene angeordnet wie die zweiten elektrischen Kontaktelemente 15A-C und kann eine obere Oberfläche, die koplanar zu den oberen Oberflächen der zweiten elektrischen Kontaktelemente 15A-C ist, und eine untere Oberfläche, die koplanar zu den unteren Oberflächen der zweiten elektrischen Kontaktelemente 15A-C ist, aufweisen. Insbesondere können der Träger 11 und die zweiten elektrischen Kontaktelemente 15A-C von ein und demselben Leiterrahmen ausgehen, der am Anfang des Fertigungsprozesses zusammenhängend ist und während des Fertigungsprozesses dann in unterschiedliche Abschnitte getrennt wird.
  • Gemäß einer Ausführungsform der Halbleiterchip-Baugruppe 10 von 1 ist jedes einzelne der zweiten elektrischen Kontaktelemente 15A-C über eine elektrische Durchkontaktierung 13.1, 13.2 oder 13.3, die in der Verkappungsschicht 13 ausgebildet ist, mit einem der ersten Kontaktelemente 14A-C verbunden.
  • Gemäß einer Ausführungsform der Halbleiterchip-Baugruppe 10 von 1 umfasst der Halbleiterchip 12 ein elektrisches Bauelement, das mindestens ein Kontaktelement an der ersten Hauptfläche des Halbleiterchips 12 und mindestens ein Kontaktelement an der zweiten Hauptfläche des Halbleiterchips 12 umfasst.
  • Gemäß einer Ausführungsform der Halbleiterchip-Baugruppe 10 von 1 umfasst der Halbleiterchip 12 einen oder mehrere von einem vertikalen Transistor, einem MOS-Transistor, einem IGB-Transistor (Bipolartransistor mit isolierter Gate-Elektrode) und einem Leistungstransistor. Insbesondere umfasst der Halbleiterchip 12 ein Source-Kontaktelement, das auf der ersten Hauptfläche angebracht ist, ein Gate-Kontaktelement, das auf der ersten Hauptfläche angebracht ist, und ein Drain-Kontaktelement, das auf der zweiten Hauptfläche angebracht ist.
  • Gemäß einer Ausführungsform der Halbleiterchip-Baugruppe 10 von 1 umfasst der Halbleiterchip 12 eine Dicke in einem Bereich von 5 µm - 150 pm.
  • Gemäß einer Ausführungsform der Halbleiterchip-Baugruppe 10 von 1 umfasst die Verkappungsschicht 13 eines oder mehrere von einem Isolatormaterial, einem Formmaterial, einem Schichtmaterial, einem Polymermaterial, einem Polyimidmaterial, einem Harzmaterial, einem Epoxidharzmaterial, einem Silikonmaterial, einem Keramikmaterial und einem Glasmaterial, wobei jedes einzelne dieser Materialien darin eingebettete Füllerzusätze umfassen kann.
  • Gemäß einer Ausführungsform der Halbleiterchip-Baugruppe von 1 sind die ersten Kontaktelemente 14A-C möglicherweise mit Randkontaktflächen, wie in den 1A und 1B gezeigt, auf der rechten Seite der elektrischen Durchkontaktierungen 13.1-13.3 auf der zweiten Hauptfläche 13B der Verkappungsschicht 13 verbunden.
  • Gemäß einer Ausführungsform der Halbleiterchip-Baugruppe 10 von 1 umfasst die Halbleiterchip-Baugruppe 10 weiter dritte Kontaktelemente, die auf der zweiten Hauptfläche der Verkappungsschicht 13 angebracht sind. Insbesondere ist möglicherweise jedes einzelne der dritten Kontaktelemente über eine elektrische Durchkontaktierung, die in der Verkappungsschicht 13 ausgebildet ist, mit einem der zweiten Kontaktelemente 15A-C verbunden. Dies wird in einem Beispiel unten detaillierter gezeigt.
  • Gemäß einer Ausführungsform der Halbleiterchip-Baugruppe 10 von 1 umfasst die Halbleiterchip-Baugruppe 10 weiter mindestens ein weiteres Bauelement, das auf einem oder mehreren der ersten Kontaktelemente oder auf einem oder mehreren der dritten Kontaktelemente angebracht ist, falls verfügbar. Insbesondere umfasst das weitere Bauelement eines oder mehrere der Elemente Halbleiterchip, integrierte Schaltung, passives Bauelement, Kondensator, Induktor, Spule, Widerstand und Kühlkörper.
  • Die 2A-2C veranschaulichen ein weiteres Beispiel für eine Halbleiterchip-Baugruppe 20. Die Halbleiterchip-Baugruppe von 2 ähnelt derjenigen, die in den 1A und 1B gezeigt wird, sodass Elemente mit gleichen Bezugszeichen nicht noch einmal beschrieben werden. Der Unterschied mit Bezug auf die Halbleiterchip-Baugruppe 10 der 1A und 1B besteht darin, dass die Verkappungsschicht 13 Vorsprünge 13C und 13D umfasst, die von der Verkappungsschicht 13 in einer vertikalen Abwärtsrichtung in den Raum zwischen dem Träger 11 und den zweiten Kontaktelementen 15A und 15B verlaufen. Dies kann bewerkstelligt werden, indem das Verkappungsmaterial in die leeren Räume zwischen dem Träger 11 und den zweiten Kontaktelementen 15A und 15B laufen gelassen wird. Mit dieser Maßnahme kann der elektrische Durchbruchwiderstand des Bauelements erhöht werden.
  • Die 3A-3C veranschaulichen ein weiteres Beispiel für eine Halbleiterchip-Baugruppe 30. Im Unterschied zu den vorherigen Beispielen umfasst die Halbleiterchip-Baugruppe 30 von 3 zweite elektrische Kontaktelemente 35A-C, die nach außen exponiert sind. Die Halbleiterchip-Baugruppe 30 wird somit in der Ausbildung eines Durchkontaktbauelements gefertigt, das durch Durchkontaktmontagetechnik auf einer Platte montiert werden kann, wobei die zweiten elektrischen Kontaktelemente 35A-C durch die Platte durchgeführt oder durchgesteckt werden. Die Halbleiterchip-Baugruppe 30 von 3 kann zum Beispiel durch Laserschweißen der zweiten elektrischen Kontaktelemente 35A-C an die untere Oberfläche 13A der Verkappungsschicht 13 gefertigt werden.
  • Die 4A-4C veranschaulichen ein weiteres Beispiel für eine Halbleiterchip-Baugruppe 40. Im Unterschied zu vorherigen Beispielen umfasst der Halbleiterchip 40 von 4 dritte elektrische Kontaktelemente 41A-C, die in der Ausbildung von Kontaktschichten auf der zweiten Hauptfläche 13B der Verkappungsschicht 13 angeordnet sind. Jede einzelne der dritten elektrischen Kontaktschichten 41A-C kann über eine elektrische Durchkontaktierung 42A, 42B oder 42C, die in der Verkappungsschicht 13 ausgebildet ist, mit einem der zweiten elektrischen Kontaktelemente 15A-C verbunden sein. Die dritten elektrischen Kontaktelemente 41A-C können als elektrische Kontaktschichten für die Montage von weiteren Bauelementen darauf verwendet werden.
  • Die 5A-5C zeigen ein weiteres Beispiel für eine Halbleiterchip-Baugruppe 50. Im Unterschied zum in den 4A-4C gezeigten Beispiel umfasst die Halbleiterchip- Baugruppe 50 von 5 weitere elektrische Bauelemente. Insbesondere umfasst die Halbleiterchip-Baugruppe 50 einen ersten eine integrierte Schaltung aufweisenden Chip 51, der auf dem ersten elektrischen Kontaktelement 14A montiert ist, und einen zweiten eine integrierte Schaltung aufweisenden Chip 52, der auf dem ersten elektrischen Kontaktelement 14C montiert ist. Der erste eine integrierte Schaltung aufweisende Chip 51 und/oder der zweite eine integrierte Schaltung aufweisende Chip 52 fungieren möglicherweise als Steuerchips zum Steuern der Leistungsfähigkeit des Halbleiterchips 12. Einer oder beide der eine integrierte Schaltung aufweisenden Chips 51 und 52 können auch auf einem der dritten elektrischen Kontaktelemente 41A-C montiert sein.
  • Die 6A-6C veranschaulichen ein weiteres Beispiel für eine Halbleiterchip-Baugruppe 60. Im Unterschied zum in den 5A-5C gezeigten Beispiel sind auf die ersten elektrischen Kontaktelemente 14A und 14C noch andere Bauelemente montiert. Ein Kühlkörper 61 ist auf dem ersten elektrischen Kontaktelement 14A montiert. Der Kühlkörper 61 besteht zum Beispiel möglicherweise aus einem Block aus Kupfer oder einer Kupferlegierung und ist möglicherweise zur Ableitung von im Halbleiterchip 12 erzeugter Wärme vorgesehen. Des Weiteren ist auf dem ersten elektrischen Kontaktelement 14C ein passives Bauelement 62 wie zum Beispiel ein Kondensator montiert. Auch hier können eines oder mehrere der Bauelemente 61 und 62 auf eines der dritten elektrischen Kontaktelemente 41A-C appliziert sein.

Claims (10)

  1. Halbleiterchip-Baugruppe (10, 20, 30, 40, 50, 60), die Folgendes umfasst: einen Träger (11); einen Halbleiterchip (12), der eine erste Hauptfläche und eine zweite Hauptfläche gegenüber der ersten Hauptfläche umfasst, wobei mindestens ein Chipkontaktelement (12A, 12B) auf der ersten Hauptfläche und mindestens ein weiteres Chipkontaktelement (12C) auf der zweiten Hauptfläche angeordnet ist; eine Verkappungsschicht (13), welche die erste Hauptfläche des Halbleiterchips bedeckt, wobei die Verkappungsschicht (13) eine erste Hauptfläche (13A), die dem Träger zugewandt ist, und eine zweite Hauptfläche (13B), die vom Träger entfernt ist, umfasst; erste Kontaktelemente (14A, 14B, 14C), die auf der zweiten Hauptfläche der Verkappungsschicht (13B) angebracht sind, wobei jedes einzelne der ersten Kontaktelemente (14A, 14B, 14C) mit einem der Chipkontaktelemente (12A, 12B, 12C) verbunden ist; wobei die ersten elektrischen Kontaktelemente (14A, 14B, 14C) als Kontaktschichten, die auf der zweiten Hauptfläche (13B) der Verkappungsschicht (13) appliziert sind, ausgestaltet sind; zweite Kontaktelemente (15A, 15B, 15C, 35A, 35B, 15C), die auf der ersten Hauptfläche (13A) der Verkappungsschicht (13) angebracht sind, wobei jedes einzelne der zweiten Kontaktelemente (15A, 15B, 15C, 35A, 35B, 35C) mit einem der Chipkontaktelemente (12A, 12B, 12C) verbunden ist; wobei die zweiten elektrischen Kontaktelemente (15A, 15B, 15C, 35A, 35B, 35C) als Stifte ausgestaltet sind; wobei jedes einzelne der zweiten Kontaktelemente (15A, 15B, 15C, 35A, 35B, 35C) über eine elektrische Durchkontaktierung (13.1, 13.2, 13.3), die in der Verkappungsschicht (13) ausgebildet ist, mit einem der ersten Kontaktelemente (14A, 14B, 14C) verbunden ist; und jedes der Chipkontaktelemente (12A, 12B, 12C) mit einem der ersten Kontaktelemente (14A, 14B, 14C) und damit auch mit einem der zweiten Kontaktelemente (15A, 15B, 15C, 35A, 35B, 35C) verbunden ist.
  2. Halbleiterchip-Baugruppe (10, 20, 30, 40, 50, 60) gemäß Anspruch 1, wobei die zweiten elektrischen Kontaktelemente (15A, 15B, 15C, 35A, 35CB, 35C) in derselben Ebene wie der Träger (11) angebracht sind und verlaufen.
  3. Halbleiterchip-Baugruppe (10, 20, 30, 40, 50, 60) gemäß einem der vorhergehenden Ansprüche, wobei eines der zweiten elektrischen Kontaktelemente (15C, 35C) mit dem Träger (11) zusammenhängend ausgebildet ist.
  4. Halbleiterchip-Baugruppe (10, 20, 30, 40, 50, 60) gemäß einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (12) einen vertikalen Transistor, einen MOS-Transistor, einen IGB-Transistor oder einen Leistungstransistor umfasst.
  5. Halbleiterchip-Baugruppe (10, 20, 30, 40, 50, 60) gemäß Anspruch 4, wobei der Halbleiterchip (12) ein Source-Kontaktelement, das auf der ersten Hauptfläche angebracht ist, ein Gate-Kontaktelement, das auf der ersten Hauptfläche angebracht ist, und ein Drain-Kontaktelement, das auf der zweiten Hauptfläche angebracht ist, umfasst.
  6. Halbleiterchip-Baugruppe (10, 20, 30, 40, 50, 60) gemäß einem der vorhergehenden Ansprüche, wobei der Träger (11) und die zweiten Kontaktelemente (15A, 15B, 15C, 35A, 35B, 35C) aus ein und demselben Leiterrahmen gefertigt sind.
  7. Halbleiterchip-Baugruppe (50, 60) gemäß einem der vorhergehenden Ansprüche, die weiter ein weiteres Bauelement (51, 52, 61, 62), das auf einem oder mehreren der ersten Kontaktelemente (14A, 14B, 14C) angebracht ist, umfasst.
  8. Halbleiterchip-Baugruppe (50, 60) gemäß Anspruch 7, wobei das weitere Bauelement (51, 52, 61, 62) einen Halbleiterchip, eine integrierte Schaltung, einen Kondensator, einen Induktor, eine Spule, einen Widerstand oder einen Kühlkörper umfasst.
  9. Halbleiterchip-Baugruppe (40, 50, 60) gemäß einem der vorhergehenden Ansprüche, die weiter dritte Kontaktelemente (41A, 41B, 41C), die auf der zweiten Hauptfläche (13B) der Verkappungsschicht (13) angebracht sind, umfasst.
  10. Halbleiterchip-Baugruppe gemäß Anspruch 9, wobei jedes einzelne der dritten Kontaktelemente (41A, 41B, 41C) über eine elektrische Durchkontaktierung (42A, 42B, 42C), die in der Verkappungsschicht (13) ausgebildet ist, mit einem der zweiten Kontaktelemente (15A, 15B, 15C) verbunden ist.
DE102014102703.5A 2013-03-01 2014-02-28 Halbleiterchip-Baugruppe Active DE102014102703B4 (de)

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9385111B2 (en) * 2013-11-22 2016-07-05 Infineon Technologies Austria Ag Electronic component with electronic chip between redistribution structure and mounting structure
TWI787111B (zh) * 2022-04-08 2022-12-11 強茂股份有限公司 具複合式針腳結構的封裝元件及其製法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0722567A (ja) 1993-07-01 1995-01-24 Fujitsu Miyagi Electron:Kk モールド樹脂封止型半導体装置とその製造方法
US5726493A (en) 1994-06-13 1998-03-10 Fujitsu Limited Semiconductor device and semiconductor device unit having ball-grid-array type package structure
DE102006021959A1 (de) 2006-05-10 2007-11-15 Infineon Technologies Ag Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
DE102009040557A1 (de) 2008-09-30 2010-05-27 Infineon Technologies Ag Bauelement mit zwei Montageoberflächen
DE102009042320A1 (de) 2008-09-30 2010-07-08 Infineon Technologies Ag Anordnung mit einem Leistungshalbleiterchip

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164218A (en) * 1989-05-12 1992-11-17 Nippon Soken, Inc. Semiconductor device and a method for producing the same
US7944044B2 (en) * 2004-12-20 2011-05-17 Semiconductor Components Industries, Llc Semiconductor package structure having enhanced thermal dissipation characteristics
CN100416783C (zh) * 2005-08-31 2008-09-03 南茂科技股份有限公司 晶穴朝下型芯片封装构造的制造方法及构造
DE102005049687B4 (de) * 2005-10-14 2008-09-25 Infineon Technologies Ag Leistungshalbleiterbauteil in Flachleitertechnik mit vertikalem Strompfad und Verfahren zur Herstellung
JP5085932B2 (ja) * 2006-02-21 2012-11-28 パナソニック株式会社 実装体及びその製造方法
JP4274290B2 (ja) * 2006-11-28 2009-06-03 国立大学法人九州工業大学 両面電極構造の半導体装置の製造方法
US7799614B2 (en) * 2007-12-21 2010-09-21 Infineon Technologies Ag Method of fabricating a power electronic device
US9953952B2 (en) * 2008-08-20 2018-04-24 Infineon Technologies Ag Semiconductor device having a sealant layer including carbon directly contact the chip and the carrier
JP5271861B2 (ja) * 2009-10-07 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8513062B2 (en) * 2010-02-16 2013-08-20 Infineon Technologies Ag Method of manufacturing a semiconductor device with a carrier having a cavity and semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0722567A (ja) 1993-07-01 1995-01-24 Fujitsu Miyagi Electron:Kk モールド樹脂封止型半導体装置とその製造方法
US5726493A (en) 1994-06-13 1998-03-10 Fujitsu Limited Semiconductor device and semiconductor device unit having ball-grid-array type package structure
DE102006021959A1 (de) 2006-05-10 2007-11-15 Infineon Technologies Ag Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
DE102009040557A1 (de) 2008-09-30 2010-05-27 Infineon Technologies Ag Bauelement mit zwei Montageoberflächen
DE102009042320A1 (de) 2008-09-30 2010-07-08 Infineon Technologies Ag Anordnung mit einem Leistungshalbleiterchip

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