DE10336747A1 - Halbleiterbauelementanordnung mit einer Nanopartikel aufweisenden Isolationsschicht - Google Patents

Halbleiterbauelementanordnung mit einer Nanopartikel aufweisenden Isolationsschicht Download PDF

Info

Publication number
DE10336747A1
DE10336747A1 DE10336747A DE10336747A DE10336747A1 DE 10336747 A1 DE10336747 A1 DE 10336747A1 DE 10336747 A DE10336747 A DE 10336747A DE 10336747 A DE10336747 A DE 10336747A DE 10336747 A1 DE10336747 A1 DE 10336747A1
Authority
DE
Germany
Prior art keywords
semiconductor
carrier
layer
chip
nano
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10336747A
Other languages
English (en)
Inventor
Wolfgang Dr. Werner
Ralf Otremba
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10336747A priority Critical patent/DE10336747A1/de
Priority to US10/916,137 priority patent/US20050133863A1/en
Priority to CNA2004100566025A priority patent/CN1591843A/zh
Publication of DE10336747A1 publication Critical patent/DE10336747A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586—Insulating layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

Die vorliegende Erfindung betrifft eine Halbleiteranordnung, die eine Schichtstruktur mit wenigstens einem Halbleiterchip (12), einem Träger (22) für den Halbleiterchip (12) und eine elektrisch isolierende Isolationsschicht (32) aufweist, wobei die Isolationsschicht (32) Nanopartikel aus einem elektrisch isolierenden Material umfasst.

Description

  • Die vorliegende Erfindung betrifft eine Halbleiterbauelementanordnung gemäß den Merkmalen des Oberbegriffs des Anspruchs 1.
  • Derartige Halbleiterbauelementanordnungen mit wenigstens einem Halbleiterchip und wenigstens einer Isolationsschicht sind in einer Vielzahl unterschiedlicher konkreter Ausgestaltungen bekannt.
  • 1 zeigt beispielhaft für eine solche Halbleiterbauelementanordnung einen in einem Gehäuse des Typs TO-220 integrierten Leistungstransistor. Das Bauelement umfasst einen Transistorchip 11, dessen Rückseite den Drain-Anschluss des Transistors bildet und an dessen Vorderseite Anschlussbereiche 11A, 11B für den Gate-Anschluss und den Source-Anschluss des Bauelements vorhanden sind. Der Chip 11 ist mit seiner Rückseite auf einen Träger 21, dem sogenannten Leadframe, aufgebracht und elektrisch leitend mit diesem, beispielsweise durch Löten oder Kleben, verbunden. Der Chip 11 ist von einem isolierenden Gehäuse 41 umgeben, aus dem drei Anschlussbeine 21', 51, 52 herausragen, die die externen Anschlüsse des Bauelements zum Befestigen auf einer (nicht dargestellten) Platine bilden. Eines 21' der Anschlussbeine bildet den Drain-Anschluss und ist einstückig an dem Leadframe 21 angeformt. Die beiden anderen Anschlussbeine 51, 52 sind jeweils mittels Bonddrähten 53, 54 an den Gate- bzw. Source-Anschlussbereich 11A, 11B des Chips 11 angeschlossen.
  • Eine Wärmeableitung kann bei dem dargestellten Bauelement dadurch erfolgen, dass eine dem Chip 11 abgewandte Seite des Trägers 21 an einem Kühlkörper 60, der in 1 nur gestrichelt dargestellt ist, befestigt wird. Um bei einem sogenann ten "Fullpak-Gehäuse" zu vermeiden, dass dieser Kühlkörper 61 elektrisch leitend mit dem Chip 11 verbunden ist und somit auf Drain-Potential liegt, ist es bekannt, eine Isolationsschicht 31 auf die dem Chip 11 abgewandte Seite des Leadframe 21 zumindest in den Bereichen aufzubringen, die mit dem Kühlkörper 61 in Kontakt gebracht werden sollen.
  • Diese Isolationsschicht 31 muss eine gute Wärmeleitfähigkeit bei einer ausreichenden mechanischen Belastbarkeit bieten, wobei die mechanische Belastbarkeit so hoch sein muss, dass die Gefahr einer Beschädigung, beispielsweise eines Verkratzens, der Isolationsschicht bei herkömmlicher Handhabung des Bauelements weitgehend vermieden wird.
  • Als Material für die Isolationsschicht 31 wird bisher beispielsweise dasselbe Material verwendet, das auch zum Umpressen des Chips 11 und der Anschlussbeine 21', 51, 52 zur Bildung des Gehäuses verwendet wird. Eine solche Pressmasse umfasst beispielsweise einen Anteil von etwa 20% eines Epoxidharzes in dem Partikel eines isolierenden Materials enthalten sind, die etwa 80% des Volumens der Isolationsschicht ausmachen. Der Durchmesser der Isolationspartikel beträgt etwa 5-50 μm, wobei eine solche Isolationsschicht zur Gewährleistung einer ausreichenden mechanischen Festigkeit eine Dicke von etwa 0,5 mm aufweist.
  • Es ist selbstverständlich, dass eine zunehmende Dicke dieser Isolationsschicht einerseits zur Steigerung der mechanischen Festigkeit beiträgt, andererseits jedoch den Wärmewiderstand erhöht, und damit die Wärmeableitung verschlechtert.
  • Ziel der vorliegenden Erfindung ist es, eine Halbleiterbauelementanordnung mit wenigstens einem Halbleiterchip, einem Träger und einer Isolationsschicht, die eine verbesserte mechanische Festigkeit bei einer verringerten Dicke aufweist, zur Verfügung zu stellen.
  • Dieses Ziel wird durch eine Halbleiterbauelementanordnung gemäß der Merkmale des Anspruchs 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.
  • Eine solche Halbleiterbauelementanordnung umfasst eine Schichtstruktur mit wenigstens einem Halbleiterchip, einem Träger, für den Halbleiterchip und eine elektrisch isolierenden Isolationsschicht, die Nanopartikel aus einem elektrisch isolierenden Material umfasst.
  • Derartige Isolationsschichten mit Nanopartikeln zeichnen sich durch eine hohe mechanische Festigkeit bei einer geringen Schichtdicke aus.
  • Nanopartikel enthaltende Schichten sind grundsätzlich bekannt und beispielsweise beschrieben in König, Ulf: "Nanostrukturen: Konzepte zur Resourcenschonung im Auto", 2. IIR-Fachkonferenz Aktuelle Anwendungen der Nanotechnologie, 17.-18. Sept. 2002, Köln oder in Götzen, Rainer; Reinhardt, Andrea: "Rapid Micro Product Development RMPD Schlüsseltechnologie für den Aufbau- und Verbindungstechnik von Mikrosystemen". Für die Anwendung in Halbleiterbauelementanordnungen können Nanopartikel enthaltende Isolationsschichten, die im Folgenden als "Nano-Isolationsschichten" bezeichnet werden, grundsätzlich dieselben Isolationsstoffe wie herkömmliche Isolationsschichten umfassen, wobei die Partikelgröße der Nano-Isolationsschichten kleiner als die herkömmlicher Isolationsschichten ist, woraus die erhöhte mechanische Belastbarkeit dieser Nano-Isolationsschichten resultiert. Der Partikeldurchmesser liegt vorzugsweise im Bereich zwischen 10 nm und 100nm, idealerweise zwischen 50nm und 100nm. Als Matrixmaterial, in dem die isolierenden Partikel eingebettet sind, kann wie bei herkömmlichen Isolationsschichten ein Epoxidharz dienen. Der Volumenanteil der Nanopartikel an dem Gesamtvolumen beträgt vorzugsweise zwischen 70% und 90%.
  • Eine solche Nano-Isolationsschicht bietet bereits bei Schichtdicken von etwa 0,1 mm eine mechanische Festigkeit, wie eine herkömmliche, oben erläuterte Isolationsschicht mit einer Schichtdicke von 0,5mm. Aus der reduzierten Dicke der Nano-Isolationsschicht resultiert jedoch ein deutlich reduzierter Wärmewiderstand der Isolationsschicht und damit eine deutlich verbesserte Wärmeableitung. Es sei darauf hingewiesen, dass aus der Reduzierung der Dicke der Nano-Isolationsschicht gegenüber der herkömmlichen Isolationsschicht eine verringerte elektrische Spannungsfestigkeit der Nano-Schicht resultiert, dass diese verringerte Spannungsfestigkeit für übliche Anwendungen solcher Isolationsschichten jedoch ausreichend ist. So beträgt die Spannungsfestigkeit einer Nano-Partikel aus Siliziumdioxid enthaltenden Nano-Schicht einer Dicke von 0,1mm beträgt etwa 3kV, was für viele Bauelemente ausreichend ist. Höhere Spannungsfertigkeiten können selbstverständlich durch Erhöhen der Schichtdicke erreicht werden.
  • Anders als bisher in Halbleiterbauelementanordnungen verwendete Isolationsschichten lassen sich Nano-Isolationsschichten mittels Spritzen, Streichen, Eintauchen oder Spinning auf die zu isolierenden Oberflächen aufbringen und damit einfach verarbeiten.
  • Solche Nano-Isolationsschichten sind anstelle beliebiger bisher verwendeter Isolationsschichten in Halbleiterbauelementanordnungen bzw. Halbleitermodulen einsetzbar.
  • Die Nanopartikel, die die elektrisch isolierenden Eigenschaften der Nano-Isolationsschicht bestimmen, bestehen vorzugsweise aus einem Halbleiteroxid, wie beispielsweise Siliziumdioxid, einem Metalloxid, wie beispielsweise Zinkoxid, Eisenoxid oder Kupferoxid, oder einer elektrisch isolierenden Keramik. Wesentlich für diese Nanopartikel ist, dass sie gute elektrische Isolationseigenschaften, also einen hohen elekt rischen Widerstand, und gute Wärmeleiteigenschaften, also einen niedrigen Wärmewiderstand, aufweisen.
  • Hinsichtlich der Anordnung der Isolationsschicht bezogen auf den wenigstens einen Halbleiterchip und den wenigstens einen Träger sind beliebige Konstellationen denkbar, von denen einige nachfolgend erläutert werden.
  • Bei einer Ausführungsform der Erfindung ist vorgesehen, dass der wenigstens eine Halbleiterchip auf den Träger aufgebracht ist und dass die Isolationsschicht auf eine dem Halbleiterchip abgewandte Seite des Trägers aufgebracht ist, um dadurch den Träger elektrisch isoliert beispielsweise auf einen Kühlkörper aufbringen zu können.
  • Bei einer weiteren Ausführungsform ist vorgesehen, dass die Anordnung einen zweiten Träger aufweist, der sich an die Isolationsschicht anschließt.
  • Eine solche Anordnung mit einem ersten Träger, einer Nano-Isolationsschicht und einem zweiten Träger kann als Ersatz für herkömmliche sogenannte DCB-Substrate dienen, die üblicherweise eine Kupferschicht als ersten Träger, eine Keramikschicht als Isolationsschicht und eine Kupferplatte als zweiten Träger umfassen, wobei die erste Trägerschicht so strukturiert sein kann, dass sie mehrere Inseln aufweist, auf denen jeweils Halbleiterchips angeordnet werden können, wobei Chips auf unterschiedlichen Inseln gegeneinander isoliert sind. Die Kupferplatte bei solchen herkömmlichen Substraten dient der Wärmeableitung.
  • Zur Herstellung eines solchen DCB-Substrat-Ersatzes unter Verwendung einer Nano-Isolationsschicht besteht die Möglichkeit, eine Trägerschicht, beispielsweise aus Kupfer, bereitzustellen, auf diese Trägerschicht die Nano-Isolationsschicht, beispielsweise durch Bestreichen oder ein Spinning-Verfahren, aufzubringen und auf die Nano- Isolationsschicht eine lötbare Schicht, beispielsweise eine Kupferschicht, stromlos abzuscheiden. Diese lötbare Schicht kann mittels herkömmlicher Phototechniken strukturiert werden. Ein solcher DCB-Substrat-Ersatz ist im Vergleich zu einem herkömmlichen DCB-Substrat kostengünstiger herstellbar. Die thermische Leitfähigkeit der Keramikschicht bei herkömmlichen Substraten ist zwar geringer als die thermische Leitfähigkeit einer Nano-Isolationsschicht, was allerdings dadurch ausgeglichen wird, dass die Nano-Schicht dünner als die herkömmliche Isolationsschicht ausgebildet werden kann.
  • Nano-Isolationsschichten sind auch bei Chip-on-Chip-Anordnungen einsetzbar, die einen ersten und einen zweiten Halbleiterchip aufweisen, die übereinander angeordnet und durch eine Isolationsschicht voneinander getrennt sind. Sowohl zwischen den beiden Halbleiterchips als auch zwischen einem der Halbleiterchips und einem Träger, auf dem die Anordnung mit den beiden Chips sitzt, kann eine Nano-Isolationsschicht als Isolationsschicht verwendet werden.
  • Ein weiterer Aspekt der Erfindung betrifft die Verwendung einer Nano-Isolationsschicht, die elektrisch isolierende Nanopartikel enthält in einer Halbleiterbauelementanordnung, die wenigstens einen Halbleiterchip aufweist. Die Nanopartikel weisen dabei vorzugsweise einen Durchmesser zwischen 10nm und 100nm, idealerweise zwischen 50nm und 100nm auf und bestehen vorzugsweise aus wenigstens einem der folgenden Materialien: einem Halbleiteroxid, einem Metalloxid oder einer Keramik.
  • Die vorliegende Erfindung wird nachfolgend in Ausführungsbeispielen anhand von Figuren näher erläutert.
  • 1 zeigt ein in einem TO-Gehäuse integriertes Halbleiterbauelement mit einer auf einen Leadframe aufgebrachten Isolationsschicht.
  • 2 zeigt eine Halbleiterbauelementanordnung mit einem auf einem Träger aufgebrachten Halbleiterchip und einem mittels einer Nano-Isolationsschicht gegenüber dem Träger isolierten Kühlkörper.
  • 3 zeigt eine Halbleiterbauelementanordnung mit zwei Halbleiterchips, die auf jeweils einem ersten Träger angeordnet sind, die mittels einer Nano-Isolationsschicht elektrisch gegenüber einem weiteren Träger isoliert sind.
  • 4 zeigt eine als Chip-on-Chip-Anordnung ausgebildete Halbleiteranordnung.
  • 5 zeigt eine Anordnung mit zwei beabstandet zueinander auf einem Träger angeordnete und gegenüber dem Träger isolierte Halbleiterchips.
  • In den Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.
  • Bezugnehmend auf die bereits eingangs erläuterte 1 ist eine Nano-Isolationsschicht anstelle einer herkömmlichen Isolationsschicht auf der dem Halbleiterchip 11 abgewandten Seite des Leadframe 21 eines TO-Gehäuses einsetzbar. Diese Nano-Isolationsschicht 31 weist beispielsweise eine Dicke von d = 0,1nm auf und umfasst elektrisch isolierende Nanopartikel mit einem Durchmesser zwischen 10nm und 100nm, vorzugsweise zwischen 50nm und 100nm. Die Nanopartikel bestehen beispielsweise aus einem Halbleiteroxid, beispielsweise S:O2, einem Eisenoxid oder einer Keramik.
  • 2 zeigt eine weitere Halbleiteranordnung mit einer Nano-Isolationsschicht 32. Diese Halbleiteranordnung umfasst einen Halbleiterchip 12, der auf einem Träger 22 aufgebracht ist. Die Anordnung mit dem Halbleiterchip 12 und dem Träger 22 ist zur Wärmeableitung auf einem Kühlkörper 61 angeordnet, wobei die Nano-Isolationsschicht 32 zwischen dem Träger 22, beispielsweise einem Leadframe, und dem Kühlkörper 61 angeordnet ist. Der Halbleiterchip 12 ist vorzugsweise elektrisch leitend mit dem Träger 22, beispielsweise durch Löten oder Verkleben, verbunden, so dass sich der Träger 22 auf dem selben Potential wie der Halbleiterchip 12 an der dem Träger 22 zugewandten Seite befindet. Die Isolationsschicht 32 verhindert, dass auch der Kühlkörper 61 auf diesem Potential liegt.
  • 3 zeigt eine weitere Halbleiteranordnung mit einer Nano-Isolationsschicht 33, wobei diese Isolationsschicht 33 in dem Ausführungsbeispiel zwischen zwei Trägerschichten 23A, 23B, 24 angeordnet ist. Diese Anordnung mit den zwei Trägerschichten 23A, 23B bzw. 24 und der dazwischenliegenden Nano-Isolationsschicht 33 erfüllt die Funktion eines herkömmlichen DCB-Substrats, ist im Gegensatz zu einem DCB-Substrat jedoch kostengünstiger herstellbar. Die Trägerschicht 24, die sich in noch erläuterter Weise auf zwei Halbleiterchips 13A, 13B abgewandten Seite des Substrates befindet, ist beispielsweise als Kupferplatte ausgebildet und sorgt für eine gute Wärmeableitung. Diese Trägerplatte 24 ist in nicht näher dargestellter Weise beispielsweise auf einem Kühlkörper befestigbar. Auf dieser Trägerplatte 24 befindet sich die Nano-Isolationsschicht 33, die beispielsweise durch Bestreichen, Aufsprühen oder durch ein Spinning-Verfahren auf den Träger 24 aufgebracht ist. Außerdem besteht auch die Möglichkeit, die Platte 24 durch Eintauchen in ein Bad aus Nano-Isolationsmaterial zu beschichten. Oberhalb der Nano-Isolationsschicht 33 ist die weitere Trägerschicht 23A, 23B, die beispielsweise ebenfalls als Kupferschicht ausgebildet ist, aufgebracht. Diese weitere Trägerschicht 23A, 23B kann beispielsweise stromlos auf der Nano-Isolationsschicht 33 abgeschieden werden. In dem dargestellten Beispiel ist diese Trägerschicht 23A, 23B so strukturiert, dass sie zwei voneinander getrennte inselartige Abschnitte 23A, 23B aufweist, auf denen jeweils Halbleiterchips 13A, 13B, beispielsweise durch Löten oder Verkleben befestigt sind.
  • Die Strukturierung der auf die Nano-Isolationsschicht aufgebrachten Trägerschicht 23A, 23B, die üblicherweise wesentlich dünner als die weitere Trägerschicht 24 ist, kann mittels herkömmlicher Ätzverfahren unter Verwendung von Fotomasken erfolgen.
  • Die auf den einzelnen Inseln 23A, 23B der Trägerschicht angeordneten Halbleiterchips 13A, 13B sind grundsätzlich elektrisch gegeneinander isoliert und nutzen zur Wärmeableitung dieselbe Grundplatte 24. Selbstverständlich können diese Halbleiterchips 13A, 13B in herkömmlicher Weise durch Bonddrähte oder andere Verdrahtungstechniken elektrisch miteinander verbunden werden.
  • 4 zeigt eine Halbleiteranordnung in Chip-on-Chip-Technologie mit zwei Halbleiterchips 15, 16, die übereinander angeordnet sind, wobei zwischen den beiden Halbleiterchips 15, 16 eine Nano-Isolationsschicht 34 angeordnet ist. Die Anordnung mit den beiden Halbleiterchips 15, 16 und der Nano-Isolationsschicht 34 ist auf einen Träger 25 aufgebracht, wobei zwischen dem dem Träger 25 zugewandten Halbleiterchip 16 und dem Träger 25 eine weitere Nano-Isolationsschicht 35 angeordnet ist.
  • Die beiden Halbleiterchips 15, 16 bei der Anordnung gem. 4 sind elektrisch gegeneinander isoliert, können über herkömmliche Bonddrähte oder andere Verdrahtungstechniken jedoch elektrisch miteinander verbunden werden. Bei dem dargestellten Ausführungsbeispiel ist der untere 14 der beiden Halbleiterchips 15, 16 flächenmäßig größer als der obere 15 der beiden Halbleiterchips 15, 16 ausgebildet, so dass Kontakte 16' des unteren Halbleiterchips 16 in den nicht von dem oberen Halbleiterchip 15 überdeckten Bereich freiliegen können.
  • 5 zeigt eine weitere Halbleiteranordnung mit zwei Halbleiterchips 17, 18, die auf einem gemeinsamen Träger 26 angeordnet sind. Zwischen jedem der Halbleiterchips 17, 18 und dem Träger 26 ist eine Nano-Isolationsschicht 37, 38 angeordnet, um die Halbleiterchips 17, 18 elektrisch gegenüber dem Träger 26 zu isolieren.
  • Zusammenfassend besteht der wesentliche Aspekt der vorliegenden Erfindung darin, eine Nano-Isolationsschicht anstelle herkömmlicher Isolationsschichten in Halbleiteranordnungen, die wenigstens einen Halbleiterchip umfassen, zu verwenden.
    • 11, 12, 13A, 13B, 15, 17, 18
    Halbleiterchip
    41
    Gehäuse
    31, 32, 33, 34, 35, 37, 38
    Isolationsschicht
    21, 22, 23A, 23B, 25, 26
    Träger
    60, 61
    Kühlkörper
    53, 54
    Bonddraht
    21', 51, 52
    Anschlussbein
    11A
    Source-Anschlussfläche
    11B
    Gate-Anschlussfläche

Claims (13)

  1. Halbleiterbauelementanordnung, die eine Schichtstruktur mit wenigstens einem Halbleiterchip (11; 12; 13A, 13B; 15, 16; 17, 18), einem Träger (21; 22; 23A, 23B, 25, 26) für den wenigstens einen Halbleiterchip und einer elektrisch isolierenden Isolationsschicht (31; 32; 33; 34, 35; 37, 38), dadurch gekennzeichnet, dass die Isolationsschicht Nanopartikel aus einem elektrisch isolierenden Material umfasst.
  2. Halbleiterbauelementanordnung nach Anspruch 1, bei dem die Nanopartikel aus wenigstens einem der folgenden Materialien bestehen: einem Halbleiteroxid, einem Metalloxid, einer Keramik.
  3. Halbleiterbauelementanordnung nach Anspruch 1 oder 2, bei der der Durchmesser der Nanopartikel zwischen 10 nm und 100nm, vorzugsweise zwischen 50nm und 100nm beträgt.
  4. Halbleiterbauelementanordnung, bei der der wenigstens eine Halbleiterchip (11; 12; 13A, 13B) auf den Träger (21; 22; 23A, 23B) aufgebracht ist und bei der die Isolationsschicht (31; 32; 33) auf eine dem Halbleiterchip (11; 12) abgewandte Seite des Trägers (21; 22) aufgebracht ist.
  5. Halbleiterbauelementanordnung nach Anspruch 4, die einen Kühlkörper (60; 61) aufweist, der sich an die Isolationsschicht (31; 32) anschließt.
  6. Halbleiterbauelementanordnung nach Anspruch 4, die einen zweiten Träger (24) aufweist, der sich an die Isolationsschicht (33) anschließt.
  7. Halbleiterbauelementanordnung nach einem der Ansprüche 1 bis 3, die einen ersten und einen zweiten Halbleiterchip (15, 16) aufweist, die übereinander angeordnet und durch eine ers te Isolationsschicht (34) voneinander getrennt sind und die auf einem Träger (25) angeordnet sind.
  8. Halbleiterbauelementanordnung nach Anspruch 7, bei der eine zweite Isolationsschicht (35) zwischen dem zweiten Halbleiterchip (16) und dem Träger (25) angeordnet ist.
  9. Halbleiterbauelementanordnung nach einem der vorangehenden Ansprüche, bei der die Dicke der Isolationsschicht weniger als 0,5mm, vorzugsweise weniger als 0,1 mm beträgt.
  10. Halbleiterbauelementanordnung nach einem der vorangehenden Ansprüche, bei der Anteil der Nanopartikel am Volumen der Isolationsschicht zwischen 70% und 90% beträgt.
  11. Verwendung einer Isolationsschicht, die elektrisch isolierende Nanopartikel enthält in einer Halbleiterbauelementanordnung, die wenigstens einen Halbleiterchip aufweist.
  12. Verwendung nach Anspruch 11, bei der die Nanopartikel aus wenigstens einem der folgenden Materialien bestehen: einem Halbleiteroxid, einem Metalloxid, einer Keramik.
  13. Verwendung nach Anspruch 11 oder 12, bei der die Nanopartikel aus der Durchmesser der Nanopartikel zwischen 10nm und 100nm, vorzugsweise zwischen 50nm und 100nm beträgt.
DE10336747A 2003-08-11 2003-08-11 Halbleiterbauelementanordnung mit einer Nanopartikel aufweisenden Isolationsschicht Ceased DE10336747A1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE10336747A DE10336747A1 (de) 2003-08-11 2003-08-11 Halbleiterbauelementanordnung mit einer Nanopartikel aufweisenden Isolationsschicht
US10/916,137 US20050133863A1 (en) 2003-08-11 2004-08-11 Semiconductor component arrangement with an insulating layer having nanoparticles
CNA2004100566025A CN1591843A (zh) 2003-08-11 2004-08-11 具含纳米微粒绝缘层之半导体组件装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10336747A DE10336747A1 (de) 2003-08-11 2003-08-11 Halbleiterbauelementanordnung mit einer Nanopartikel aufweisenden Isolationsschicht

Publications (1)

Publication Number Publication Date
DE10336747A1 true DE10336747A1 (de) 2005-03-17

Family

ID=34201447

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10336747A Ceased DE10336747A1 (de) 2003-08-11 2003-08-11 Halbleiterbauelementanordnung mit einer Nanopartikel aufweisenden Isolationsschicht

Country Status (3)

Country Link
US (1) US20050133863A1 (de)
CN (1) CN1591843A (de)
DE (1) DE10336747A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006017115A1 (de) * 2006-04-10 2007-10-18 Infineon Technologies Ag Halbleiterbauteil mit einem Kunststoffgehäuse und Verfahren zu seiner Herstellung
US8093713B2 (en) 2007-02-09 2012-01-10 Infineon Technologies Ag Module with silicon-based layer

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4722514B2 (ja) * 2005-03-16 2011-07-13 三菱電機株式会社 半導体装置および該半導体装置用絶縁基板
US8076185B1 (en) * 2006-08-23 2011-12-13 Rockwell Collins, Inc. Integrated circuit protection and ruggedization coatings and methods
US8617913B2 (en) 2006-08-23 2013-12-31 Rockwell Collins, Inc. Alkali silicate glass based coating and method for applying
US7915527B1 (en) 2006-08-23 2011-03-29 Rockwell Collins, Inc. Hermetic seal and hermetic connector reinforcement and repair with low temperature glass coatings
DE102007013186B4 (de) * 2007-03-15 2020-07-02 Infineon Technologies Ag Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben
US7868465B2 (en) * 2007-06-04 2011-01-11 Infineon Technologies Ag Semiconductor device with a metallic carrier and two semiconductor chips applied to the carrier
CN102947894A (zh) * 2010-06-22 2013-02-27 Abb研究有限公司 具有环绕电气绝缘的电导体
CN103436066B (zh) * 2012-04-13 2017-02-15 普罗旺斯科技（深圳）有限公司 一种散热涂层、散热片及制造方法
US10811334B2 (en) 2016-11-26 2020-10-20 Texas Instruments Incorporated Integrated circuit nanoparticle thermal routing structure in interconnect region
US10529641B2 (en) 2016-11-26 2020-01-07 Texas Instruments Incorporated Integrated circuit nanoparticle thermal routing structure over interconnect region
US10861763B2 (en) 2016-11-26 2020-12-08 Texas Instruments Incorporated Thermal routing trench by additive processing
US11676880B2 (en) 2016-11-26 2023-06-13 Texas Instruments Incorporated High thermal conductivity vias by additive processing
US10256188B2 (en) 2016-11-26 2019-04-09 Texas Instruments Incorporated Interconnect via with grown graphitic material
US11004680B2 (en) 2016-11-26 2021-05-11 Texas Instruments Incorporated Semiconductor device package thermal conduit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801092A (en) * 1997-09-04 1998-09-01 Ayers; Michael R. Method of making two-component nanospheres and their use as a low dielectric constant material for semiconductor devices
US6214746B1 (en) * 1999-05-07 2001-04-10 Honeywell International Inc. Nanoporous material fabricated using a dissolvable reagent
US6222261B1 (en) * 1999-05-03 2001-04-24 The United States Of America As Represented By The Secretary Of The Army Barrier layers for thin film electronic materials
US6440560B1 (en) * 1999-07-26 2002-08-27 International Business Machines Corporation Nanoparticles formed with rigid connector compounds
US6577011B1 (en) * 1997-07-10 2003-06-10 International Business Machines Corporation Chip interconnect wiring structure with low dielectric constant insulator and methods for fabricating the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5598034A (en) * 1992-07-22 1997-01-28 Vlsi Packaging Corporation Plastic packaging of microelectronic circuit devices
US5690807A (en) * 1995-08-03 1997-11-25 Massachusetts Institute Of Technology Method for producing semiconductor particles
DE19756887A1 (de) * 1997-12-19 1999-07-01 Siemens Ag Kunststoffverbundkörper
US6559526B2 (en) * 2001-04-26 2003-05-06 Macronix International Co., Ltd. Multiple-step inner lead of leadframe
TW529188B (en) * 2002-04-26 2003-04-21 Univ Nat Taiwan Metal oxide silicon structure with increased illumination efficiency by using nanometer structure
US6936919B2 (en) * 2002-08-21 2005-08-30 Texas Instruments Incorporated Heatsink-substrate-spacer structure for an integrated-circuit package
TWM245730U (en) * 2003-03-19 2004-10-01 Power Mate Technology Co Ltd Heat dissipating coating layer of object under heat dissipation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6577011B1 (en) * 1997-07-10 2003-06-10 International Business Machines Corporation Chip interconnect wiring structure with low dielectric constant insulator and methods for fabricating the same
US5801092A (en) * 1997-09-04 1998-09-01 Ayers; Michael R. Method of making two-component nanospheres and their use as a low dielectric constant material for semiconductor devices
US6222261B1 (en) * 1999-05-03 2001-04-24 The United States Of America As Represented By The Secretary Of The Army Barrier layers for thin film electronic materials
US6214746B1 (en) * 1999-05-07 2001-04-10 Honeywell International Inc. Nanoporous material fabricated using a dissolvable reagent
US6440560B1 (en) * 1999-07-26 2002-08-27 International Business Machines Corporation Nanoparticles formed with rigid connector compounds

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006017115A1 (de) * 2006-04-10 2007-10-18 Infineon Technologies Ag Halbleiterbauteil mit einem Kunststoffgehäuse und Verfahren zu seiner Herstellung
DE102006017115B4 (de) * 2006-04-10 2008-08-28 Infineon Technologies Ag Halbleiterbauteil mit einem Kunststoffgehäuse und Verfahren zu seiner Herstellung
US7843055B2 (en) 2006-04-10 2010-11-30 Infineon Technologies Ag Semiconductor device having an adhesion promoting layer and method for producing it
US8093713B2 (en) 2007-02-09 2012-01-10 Infineon Technologies Ag Module with silicon-based layer
US8697497B2 (en) 2007-02-09 2014-04-15 Infineon Technologies Ag Module with silicon-based layer

Also Published As

Publication number Publication date
US20050133863A1 (en) 2005-06-23
CN1591843A (zh) 2005-03-09

Similar Documents

Publication Publication Date Title
DE10201781B4 (de) Hochfrequenz-Leistungsbauteil und Hochfrequenz-Leistungsmodul sowie Verfahren zur Herstellung derselben
DE112007001249B4 (de) Kühlbares Halbleitergehäuse
DE102008023127B4 (de) Halbleiterbauelement und Verfahren zur Herstellung
DE102012200329B4 (de) Halbleiteranordnung mit einem Heatspreader und Verfahren zur Herstellung einer Halbleiteranordnung
DE10336747A1 (de) Halbleiterbauelementanordnung mit einer Nanopartikel aufweisenden Isolationsschicht
WO2003098666A2 (de) Hochfrequenz-leistungshalbleitermodul mit hohlraumgehäuse sowie verfahren zu dessen herstellung
WO2006021191A1 (de) Halbleiterbauteil in flachleitertechnik mit einem halbleiterchip
DE10206818A1 (de) Elektronisches Bauteil mit Klebstoffschicht und Verfahren zur Herstellung derselben
DE102009017853A1 (de) Halbleitervorrichtung und Verfahren
DE102012112682A1 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102012113012B4 (de) Verfahren zum Herstellen einer elektronischen Vorrichtung
DE4132947C2 (de) Elektronische Schaltungsanordnung
DE2238185A1 (de) Metalloxid-varistorkoerper mit elektronischer schaltungseinheit
DE69207507T2 (de) Leiterplatte
DE102011053099A1 (de) Verfahren zum Füllen eines Kontaktlochs in einer Chip-Gehäuse-Anordnung und Chip-Gehäuse-Anordnungen
DE10303103B4 (de) Halbleiterbauteil, insbesondere Leistungshalbleiterbauteil
DE102007002807B4 (de) Chipanordnung
WO2019063533A1 (de) Bauelement und verfahren zu dessen herstellung
DE102010046963A1 (de) Multi-Chip Package
DE19821916A1 (de) Gehäusekonstruktion einer Halbleitereinrichtung
DE10042839B4 (de) Elektronisches Bauteil mit Wärmesenke und Verfahren zu seiner Herstellung
DE102020209752A1 (de) Elektronisches Schaltungsmodul
DE102004027074A1 (de) BGA (Ball Grid Array)-Gehäuse mit einer metallischen Kühlfolie
DE10349477A1 (de) Halbleiterbauteile mit einem Gehäuse und mit einem Halbleiterchip, sowie Verfahren zur Herstellung desselben
DE102005011159A1 (de) Halbleiterbauteil mit oberflächenmontierbaren Außenkontaktflächen und Verfahren zur Herstellung desselben

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection