DE69728648T2 - Halbleitervorrichtung mit hochfrequenz-bipolar-transistor auf einem isolierenden substrat - Google Patents

Halbleitervorrichtung mit hochfrequenz-bipolar-transistor auf einem isolierenden substrat Download PDF

Info

Publication number
DE69728648T2
DE69728648T2 DE69728648T DE69728648T DE69728648T2 DE 69728648 T2 DE69728648 T2 DE 69728648T2 DE 69728648 T DE69728648 T DE 69728648T DE 69728648 T DE69728648 T DE 69728648T DE 69728648 T2 DE69728648 T2 DE 69728648T2
Authority
DE
Germany
Prior art keywords
transistor
mounting surface
emitter
bonding wires
conductive mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69728648T
Other languages
English (en)
Other versions
DE69728648D1 (de
Inventor
Atef Akhnoukh
Martinus Petrus MOORS
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Application granted granted Critical
Publication of DE69728648D1 publication Critical patent/DE69728648D1/de
Publication of DE69728648T2 publication Critical patent/DE69728648T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Bipolar Transistors (AREA)
  • Wire Bonding (AREA)

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleiteranordnung, welche mit einem Isolatorsubstrat und einer leitenden Montagefläche versehen ist, wobei das Isolatorsubstrat auf einer leitenden Bodenfläche vorgesehen ist, ein Bipolartransistor auf der Montagefläche angeordnet ist, sich eine erste Hauptoberfläche des Transistors in Kontakt mit der Montagefläche befindet und der Transistor mit Anschlussstellen für einen Emitter, eine Basis und einen Kollektor versehen ist.
  • Eine Anordnung dieser Art eignet sich im Besonderen für Hochfrequenzanwendungen, vornehmlich für Module, welche mit Sendetransistoren versehen sind. Solche Module weisen ein Isolatorsubstrat, zum Beispiel aus einem keramischen Material gefertigt, auf, auf welchem leitende Montageflächen mit Bauelementen, wie z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw., versehen sind. Halbleiteranordnungen dieser Art sind ebenfalls als Dünn- oder Dickschichtschaltungen bekannt. Die Isolatorsubstrate sind gegen eine leitende Bodenfläche, zum Beispiel einen Wärmeableiter, eine Leiterplatte, eine Abschirmung oder ein Gehäuse, montiert.
  • Eine Anordnung der eingangs erwähnten Art ist aus der Englischen Zusammenfassung der Japanischen Patentanmeldung Nr. 6-260563 bekannt. Der Transistor in dieser bekannten Anordnung ist mit seiner ersten Hauptoberfläche, welche gleichzeitig als Anschlussfläche für den Kollektor dient, an die leitende Montagefläche gelötet, womit diese als Kollektoranschluss des Transistors wirkt. Die leitende Montagefläche ist zu diesem Zweck mit Hilfe eines Bonddrahts mit weiteren Bauelementen verbunden. Um ein Ausfließen von Lötmetall auf der leitenden Montagefläche zu verhindern, während der Transistor vorgesehen wird, ist diese leitende Montagefläche mit einer Vertiefung versehen, in welcher der Transistor gelötet wird. Die leitende Montagefläche kann dann so ausgewählt werden, dass sie verhältnismäßig klein ist, so dass die Hochfrequenzeigenschaften des Transistors gut sind.
  • Die beschriebene, bekannte Anordnung hat den Nachteil, dass die Hochfrequenzeigenschaften des Transistors für einige Verwendungszwecke nicht gut genug sind. Darüber hinaus ist die bekannte Anordnung auf Grund der Vertiefung in der Montagefläche schwer herzustellen.
  • Der Erfindung liegt unter anderem als Aufgabe zugrunde, den obigen Nachteilen entgegenzuwirken.
  • Gemäß der vorliegenden Erfindung ist die Anordnung zu diesem Zweck dadurch gekennzeichnet, dass die Anschlussstellen des Emitters, der Basis und des Kollektors auf einer, der ersten Hauptoberfläche gegenüberliegenden, zweiten Hauptoberfläche vorgesehen sind, und dass die lateralen Dimensionen der leitenden Montagefläche im Wesentlichen den Dimensionen der ersten Hauptoberfläche des Transistors entsprechen.
  • Die Anschlussstelle für den Kollektor liegt folglich auf der zweiten Hauptoberfläche des Transistors. Die leitende Montagefläche, auf welcher der Transistor mit seiner ersten Hauptoberfläche vorgesehen wird, kann dann so ausgewählt werden, dass sie verhältnismäßig klein ist. Diese Montagefläche wird nun nicht dazu verwendet, auf dieser Bonddrähte zum Anschluss des Kollektors vorzusehen. Es reicht aus, wenn die Montagefläche so groß ist, dass der Transistor leicht darauf vorgesehen werden kann, d. h. die lateralen Dimensionen der leitenden Montagefläche in etwa den Dimensionen der ersten Hauptoberfläche des Transistors entsprechen. Unter den lateralen Dimensionen werden hier die Dimensionen in der Ebene der Oberfläche (senkrecht zu einer Dicke) verstanden. Die Hochfrequenzeigenschaften des Transistors werden wesentlich durch die Größe der leitenden Montagefläche bestimmt. Bei einer kleineren Montagefläche können Bonddrähte für die Anschlussstellen von Emitter und Basis kürzer sein, da diese Drähte nicht mehr über eine verhältnismäßig große Montagefläche geführt werden müssen. Diese Selbstinduktivität sowie der Serienwiderstand dieser Drähte wird dadurch reduziert. Das Isolatorsubstrat wird auf der leitenden Bodenfläche angebracht. Die leitende Bodenfläche bildet zusammen mit dem Isolatorsubstrat und der leitenden Montagefläche eine parasitäre Kapazität, welche mit dem Bipolartransistor verbunden ist. Eine kleinere Montagefläche resultiert in einer geringeren parasitären Kapazität. Die parasitäre Kapazität ist bei Hochfrequenzanwendungen von besonderer Wichtigkeit. Da es nicht erforderlich ist, in dem Substrat eine Vertiefung vorzusehen, um gute Hochfrequenzeigenschaften zu erreichen, ist die Halbleiteranordnung auch einfacher herzustellen als die bekannte Anordnung.
  • Vorzugsweise ist die Anordnung gemäß der Erfindung dadurch gekennzeichnet, dass das Substrat mit einem Aufnahmeraum versehen ist, welcher sich bis hinunter zu der Bodenfläche ausdehnt, wobei in dem Aufnahmeraum ein isolierter Körper vorge sehen ist und durch eine erste Seite einen Kontakt mit der Bodenfläche herstellt, während eine zweite Seite des Körpers, welche sich gegenüber der ersten Seite befindet, mit der Montagefläche versehen ist, auf welcher der Transistor angeordnet wird, wobei der Körper ein Material mit einer Wärmeleitfähigkeit von mehr als 10 W/mk enthält. Die leitende Montagefläche ist somit auf einem Körper aus einem Material vorgesehen, welcher eine verhältnismäßig gute Wärmeleitfähigkeit aufweist und sich in einem Aufnahmeraum in dem Substrat befindet. Wärme kann dann schnell von dem Transistor durch den Körper zu der Bodenfläche transportiert werden. Der Körper kann ein Material, wie z. B. Aluminium, Kupfer, Diamant oder Aluminiumoxid, enthalten. Vorzugsweise enthält der Körper BeO. BeO weist eine Wärmeleitfähigkeit von etwa 250 W/mk auf.
  • Die lateralen Dimensionen des Körpers können, zum Beispiel in einer Richtung, in welche sich keine Bonddrähte erstrecken, größer als die Dimensionen der leitenden Montagefläche sein.
  • Vorzugsweise entsprechen die lateralen Dimensionen des Körpers jedoch im Wesentlichen den Dimensionen der Montagefläche, wobei die lateralen Dimensionen des Aufnahmeraums so bemessen sind, dass der Körper genau in diesen passt. Eine solche Anordnung hat den Vorteil, dass die Dimensionen des Aufnahmeraums, welcher sich quer über das Substrat erstreckt, nicht größer als zur Montage des Körpers erforderlich sind. Probleme, die ein Brechen des Substrats zur Folge haben, werden somit verhindert, wobei darüber hinaus ein kleinerer Körper weniger kostenaufwendig ist.
  • In einem vorteilhaften Ausführungsbeispiel ist eine Dicke des Körpers senkrecht zu seinen lateralen Dimensionen geringer als eine Dicke des Isolatorsubstrats. Ein solch dünnes Substrat sieht eine bessere Wärmeabführung vor.
  • Die Verwendung eines dünnen Körpers mit einer großen Montagefläche, auf welcher Bonddrähte vorgesehen werden, könnte beim Verbinden der Kollektorbonddrähte mit der Montagefläche Probleme hervorrufen, da die Montagefläche eines verhältnismäßig dünnen Körpers in dem Substrat vertieft liegt. Die Bonddrähte für den Verbindungsstecker können dann leicht in Kontakt mit den Rändern des Aufnahmeraums kommen, was, zum Beispiel während der Herstellung, Probleme hervorrufen könnte. Da ein Bondgerät die Montagefläche in dem Aufnahmeraum nicht ohne Weiteres erreichen kann, könnte dieses ebenfalls zu Problemen führen. Bei der Anordnung gemäß der Erfindung werden die Bonddrähte auf Anschlussstellen auf der zweiten Hauptoberfläche des Transistors vorgesehen. Die zweite Hauptoberfläche liegt wesentlich höher als die Montagefläche, so dass bei Montieren der Bonddrähte keine Probleme auftreten.
  • Die Anschlussstellen des Emitters und Kollektors des Transistors sind über mehrere Bonddrähte jeweils mit weiteren Bauelementen der Halbleiteranordnung verbun den. Die Ströme in modernen Bipolartransistoren sind stark, was in Verbindung mit hohen Betriebsfrequenzen bedeutet, dass die durch die Selbstinduktivität in den Emitterbonddrähten erzeugte Impedanz einen wesentlichen Einfluss auf das Transistorverhalten ausübt. Das Ergebnis ist, dass, zum Beispiel bei einem Emitterbonddraht, ein negativer Rückkopplungseffekt erzeugt und die Hochfrequenzverstärkung des Transistors reduziert wird. Mehrere Emitterbonddrähte führen zu einer niedrigen Impedanz der Bonddrähte und einem guten Hochfrequenzverhalten. Mit der Verwendung mehrerer Bonddrähte für den Kollektoranschluss wird erreicht, dass die Transistorleistung bei verhältnismäßig starken Strömen durch den Kollektor durch einen übermäßigen Serienwiderstand in dem Kollektoranschluss nicht nachteilig beeinflusst wird. Solche Bonddrähte werden so vorgesehen, dass diese parallel laufen.
  • Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
  • 1 – eine Draufsicht einer bekannten Halbleiteranordnung;
  • 2 – einen Querschnitt einer bekannten Halbleiteranordnung entlang Linie a-a' in 1;
  • 3 – eine Draufsicht einer Halbleiteranordnung gemäß der vorliegenden Erfindung;
  • 4 – einen Querschnitt der Halbleiteranordnung gemäß der vorliegenden Erfindung entlang Linie a-a' in 3;
  • 5 – eine Draufsicht einer weiteren Halbleiteranordnung gemäß der vorliegenden Erfindung; sowie
  • 6 – einen Querschnitt der weiteren Halbleiteranordnung gemäß der vorliegenden Erfindung entlang Linie a-a' in 5.
  • Die Figuren sind rein schematisch und nicht maßstabsgetreu dargestellt.
  • 1 zeigt eine bekannte Halbleiteranordnung in Draufsicht und 2 im Querschnitt entlang Linie a-a', welche mit einem Isolatorsubstrat 1 aus Al2O3 mit einer leitenden Montagefläche 2 versehen ist, auf der ein Bipolartransistor 3 vorgesehen ist, dessen erste Hauptoberfläche 4 sich in Kontakt mit der Montagefläche 2 befindet. Die leitende Montagefläche besteht aus Kupfer. Der Transistor 3 ist mit Anschlussstellen 5, 6, 4 für einen Emitter, eine Basis und einen Kollektor versehen. Diese Anschlussstellen sind bei der bekannten Halbleiteranordnung über Bonddrähte E1, E2, B1, B2 und C mit weiteren Bauelementen verbunden. 1 zeigt, wie die Emitteranschlussstellen 5 in einer Vierfachanordnung vorgesehen sind. Die Emitteranschlussstellen 5 sind über die Bonddrähte E1 mit einer Leiterbahn 7 und über die Bonddrähte E2 mit einem Kondensator 8 verbunden. Der Kondensator weist in diesem Beispiel ein Siliciumsubstrat 9 auf, welches mit einer Isolationsschicht 10 versehen ist. Auf der Isolationsschicht 10 ist eine erste Elektrode 11 des Kondensators 8 vorgesehen. Diese Elektrode 11 ist mit den Bonddrähten B1 und B2 verbunden. Das Siliciumsubstrat 9 wirkt als zweite Elektrode des Kondensators 8. Das Siliciumsubstrat 9 ist mit einer leitenden Montagefläche 12 verbunden, auf welcher der Bonddraht E2 als sogenannter ohmscher Kontakt Null vorgesehen ist. Die Basisanschlussstellen 6 sind in einer Zweifachanordnung vorgesehen und über Bonddrähte B1 mit der Elektrode 11 des Kondensators 8 und weiterhin über Bonddrähte B2 mit einer Leiterbahn 15 verbunden. Die Kollektoranschlussstelle 4 befindet sich auf der ersten Hauptoberfläche 4 des Transistors 3. Der Transistor 3 ist mit seiner ersten Hauptoberfläche 4 mittels einer Lötschicht gegen die leitende Montagefläche 2 gelötet. Die leitende Montagefläche 2 ist wesentlich größer als die Dimensionen der ersten Hauptoberfläche 4 des Transistors, da bei Anbringen des Transistors 3 auf der leitenden Montagefläche 2 Lötmetall 16 austritt und ein Teil 16' der leitenden Montagefläche 2, welcher außerhalb des von dem Transistor 3 bedeckten Teils liegt, mit Lötmetall bedeckt wird. Ein Bonddraht C für den Kollektor kann an diesem, mit Lötmetall bedeckten Teil 16' nicht sicher befestigt werden. Die leitende Montagefläche 2 ist wesentlich größer als die Dimensionen der ersten Hauptoberfläche 4 des Transistors 3, so dass ein Bonddraht für den Kollektor dennoch sicher befestigt werden kann. Der Bonddraht C ist in diesem Beispiel mit der Leiterbahn 17 durchverbunden. Eine alternative, bekannte Lösung ist, die leitende Montagefläche 2 mit einer Rille zu versehen, um ein Austreten des Lötmetalls zu verhindern. Das Lötmetall verbleibt dann in der Rille, und der Teil 16' ist klein oder nicht vorhanden. Die Halbleiteranordnung ist im Besonderen für große Ströme und hohe Betriebsfrequenzen, zum Beispiel über etwa 1 GHz, konstruiert. Mehrere Emitterbonddrähte E1, E2 sehen eine geringe Selbstinduktivität der Bonddrähte und gute Hochfrequenzeigenschaften vor. Bei Verwendung mehrerer Bonddrähte C für den Kollektor wird erreicht, dass die Transistorleistung durch einen übermäßig hohen Widerstand in dem Kollektoranschluss bei verhältnismäßig hohen Strömen durch den Kollektor nicht nachteilig beeinflusst wird. Die Bonddrähte sind in der Praxis so vorgesehen, dass die Bonddrähte B1, B2, E1. E2, C aus fertigungstechnologischen Gründen parallel laufen und ebenfalls eine optimale Raumausnutzung erreicht wird.
  • Die 3 und 4 zeigen einen Teil einer Halbleiteranordnung gemäß der Erfindung, bei welcher die Anschlussstellen 5 des Emitters, die Anschlussstellen 6 der Basis und die Anschlussstellen 40 des Kollektors auf einer, der ersten Hauptoberfläche 4 gegenüberliegenden, zweiten Hauptoberfläche 12 des Transistors 3 angeordnet sind, wobei die Dimensionen der leitenden Montagefläche 2 im Wesentlichen den Dimensionen der ersten Hauptoberfläche 4 des Transistors 3 entsprechen. Gemäß der Erfindung liegt die Kollektoranschlussstelle 40 nun auf der zweiten Hauptoberfläche 12 des Transistors 3. Die leitende Montagefläche 2, an welcher die erste Hauptoberfläche 4 des Transistors 3 angebracht ist, kann nun verhältnismäßig klein gewählt werden. Es reicht aus, wenn diese Montagefläche 2 so groß ist, dass der Transistor 3 darauf leicht vorgesehen werden kann, d. h. die Dimensionen der leitenden Montagefläche 2 in etwa den Dimensionen der ersten Hauptoberfläche 4 des Transistors 3 entsprechen. Die Montagefläche 2 kann, zum Beispiel im Hinblick auf Justierungstoleranzen und Ungenauigkeiten in dem Herstellungsverfahren, geringfügig größer als die erste Hauptoberfläche 4 vorgesehen werden. Die leitende Montagefläche 2 in bekannten Halbleiteranordnungen ist, im Vergleich zu den Dimensionen des Transistors 3, verhältnismäßig groß, da auf der Montagefläche 2 Bonddrähte C vorgesehen sind. Die Hochfrequenzeigenschaften des Transistors 3 sind von der Größe der leitenden Montagefläche 2 stark abhängig. Die leitende Montagefläche 2 bildet in Verbindung mit dem Isolatorsubstrat 1 faktisch eine parasitäre Kapazität mit der leitenden Bodenfläche 18, auf welcher das Isolatorsubstrat montiert ist, in diesem Beispiel mit einem Wärmeableiter zum Ableiten von Wärme, die in Transistor 3 erzeugt wird. Es ist sehr wichtig, insbesondere für Hochfrequenzanwendungen, dass diese parasitäre Kapazität so gering wie möglich gehalten wird. Des Weiteren können die Bonddrähte E1 für die Emitteranschlussstellen ebenfalls kürzer vorgesehen werden, da diese Drähte nicht mehr über eine verhältnismäßig große, leitende Montagefläche geführt werden müssen. Die kürzeren Emitterbonddrähte sehen eine geringere Selbstinduktivität in den Emitterbonddrähten und folglich bessere Hochfrequenzeigenschaften vor. In diesem Ausführungsbeispiel der Erfindung sind die Materialien, die Anschlüsse der Bonddrähte, der Kondensator 8 und die Leiterbahnen in jeder anderen Beziehung mit denen des in den 1 und 2 dargestellten, bekannten Ausführungsbeispiels identisch.
  • Bei einer Anordnung, wie in den 5 und 6 dargestellt, ist das Substrat 1 in dem Bereich der leitenden Montagefläche 2 mit einem Aufnahmeraum 20 versehen, in welchem sich ein Körper 21, ein sogenannter Einsatz, mit einer Wärmeleitfähigkeit von mehr als 10 W/mk befindet. Der Transistor 3 ist mit Hilfe einer Lötschicht 16 auf dem Körper 21 befestigt. Die Lötschicht 16 bildet in diesem Beispiel gleichzeitig die leitende Montagefläche 2. Die Dimensionen des Körper 21 entsprechen denen der leitenden Montagefläche 2. Der Körper 21 ist so vorgesehen, dass eine bessere Wärmeabführung als in dem, in den 3 und 4 dargestellten, ersten Ausführungsbeispiel ohne einen Körper 21 erreicht wird. Der Körper 21 ist in diesem Beispiel aus BeO gefertigt. BeO weist eine Wärmeleitfähigkeit von etwa 250 W/mk auf. Alternativ kann der Körper aus AlN oder BN hergestellt sein.
  • Der Hochfrequenztransistor 3 gemäß der Erfindung weist ein Halbleitersubstrat auf, in welchem Basis-, Emitter- und Kollektorzonen auf bekannte Weise in IC-Technik vorgesehen werden. Diese Zonen sind zum Beispiel in Form von Fingern vorgesehen. Für nähere Einzelheiten in Bezug auf einen solchen Transistor wird auf die Europäische Patentanmeldung 96201822.2 verwiesen.
  • Für die Basis, den Emitter und den Kollektor in den Beispielen werden mehrere Anschlussstellen und Bonddrähte verwendet. Es liegt auf der Hand, dass eine andere Anzahl Anschlussstellen, wie z. B. einzelne Kontaktstellen oder in der Tat eine größere Anzahl Anschlussstellen, möglich ist. Ebenfalls besteht die Möglichkeit, Anschlussstellen so groß vorzusehen, dass mehrere Bonddrähte an einer Kontaktstelle angebracht werden können. Der Transistor 3 ist in diesem Beispiel durch seinen Emitter und seine Basis mit Kondensatoren verbunden. Es sind ebenfalls weitere Konfigurationen möglich. Die Basis, der Emitter und der Kollektor können somit mit Widerständen, Kondensatoren, Eingängen oder Ausgängen von Halbleiteranordnungen, wie z. B. Dioden, Transistoren oder ICs, verbunden werden. Das Substrat in den Ausführungsbeispielen ist aus Al2O3 gefertigt, jedoch besteht alternativ die Möglichkeit, das Substrat aus anderen Isolatormaterialien, wie z. B. AlN, herzustellen.

Claims (6)

  1. Halbleiteranordnung, welche mit einem Isolatorsubstrat (1) und einer leitenden Montagefläche (2) versehen ist, wobei das Isolatorsubstrat (1) auf einer leitenden Bodenfläche (18) vorgesehen, ein Bipolartransistor (3) auf der Montagefläche (2) angeordnet, eine erste Hauptoberfläche (4) des Transistors (3) an die Montagefläche (2) gelötet und der Transistor (3) mit Anschlussstellen (5, 6, 40) eines Emitters, einer Basis und eines Kollektors versehen ist, dadurch gekennzeichnet, dass die Anschlussstellen (5, 6, 40) des Emitters, der Basis und des Kollektors auf einer, der ersten Hauptoberfläche (4) gegenüberliegenden, zweiten Hauptoberfläche (12) vorgesehen sind, und dass die lateralen Dimensionen der leitenden Montagefläche (2) im Wesentlichen den Dimensionen der ersten Hauptoberfläche (4) des Transistors (3) entsprechen.
  2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Anschlussstellen (5, 40) des Emitters und Kollektors jeweils über mehrere Bonddrähte (E1, E2, C) mit weiteren Bauelementen der Anordnung verbunden sind.
  3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass ein Kondensator (8) direkt neben dem Transistor (3) vorgesehen ist, wobei der Kondensator (8) ein Siliciumsubstrat (9) mit einer Isolationsschicht (10) aufweist, eine erste Elektrode (11) mit Bonddrähten (B1, B2) der Basis und eine leitende Montagefläche (12) mit Bonddrähten (E2) des Emitters verbunden ist, wobei das Siliciumsubstrat (9) als zweite Elektrode wirkt.
  4. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass das Substrat (1) mit einem Aufnahmeraum (20) versehen ist, welcher sich bis hinunter zu der Bodenfläche (18) ausdehnt, wobei in dem Aufnahmeraum ein isolierter Körper (21) vorgesehen ist und durch eine erste Seite einen Kontakt mit der Bodenfläche (18) herstellt, während eine zweite Seite des Körpers (21), welche sich gegenüber der ersten Seite befindet, mit der Montagefläche (2) versehen ist, auf welcher der Transistor (3) angeordnet wird, wobei der Körper (21) ein Material mit einer Wärmeleitfähigkeit von mehr als 10 W/mk enthält.
  5. Halbleiteranordnung nach Anspruch 4, dadurch gekennzeichnet, dass die lateralen Dimensionen des Körpers (21) im Wesentlichen den Dimensionen der Montagefläche (2) entsprechen, wobei die lateralen Dimensionen des Aufnahmeraums (20) so bemessen sind, dass der Körper (21) genau in diesen passt.
  6. Halbleiteranordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass eine Dicke des Körpers (21) senkrecht zu seinen lateralen Dimensionen geringer als die Dicke des Isolatorsubstrats (1) ist.
DE69728648T 1996-11-05 1997-10-02 Halbleitervorrichtung mit hochfrequenz-bipolar-transistor auf einem isolierenden substrat Expired - Lifetime DE69728648T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP96203079 1996-11-05
EP96203079 1996-11-05
PCT/IB1997/001194 WO1998020553A1 (en) 1996-11-05 1997-10-02 Semiconductor device with a high-frequency bipolar transistor on an insulating substrate

Publications (2)

Publication Number Publication Date
DE69728648D1 DE69728648D1 (de) 2004-05-19
DE69728648T2 true DE69728648T2 (de) 2005-03-31

Family

ID=8224552

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69728648T Expired - Lifetime DE69728648T2 (de) 1996-11-05 1997-10-02 Halbleitervorrichtung mit hochfrequenz-bipolar-transistor auf einem isolierenden substrat

Country Status (6)

Country Link
US (1) US6087721A (de)
EP (1) EP0878025B1 (de)
JP (1) JP4215133B2 (de)
KR (1) KR100503531B1 (de)
DE (1) DE69728648T2 (de)
WO (1) WO1998020553A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010001788A1 (de) * 2010-02-10 2011-08-11 Forschungsverbund Berlin e.V., 12489 Skalierbarer Aufbau für laterale Halbleiterbauelemente mit hoher Stromtragfähigkeit

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU705177B1 (en) * 1997-11-26 1999-05-20 Kabushiki Kaisha Toshiba Semiconductor device
US6259157B1 (en) * 1998-03-11 2001-07-10 Sanyo Electric Co., Ltd. Hybrid integrated circuit device, and method of manufacturing thereof
US6529081B1 (en) 2000-06-08 2003-03-04 Zeta, Division Of Sierra Tech Inc. Method of operating a solid state power amplifying device
WO2002005342A1 (en) * 2000-07-06 2002-01-17 Zeta, A Division Of Sierratech, Inc. A solid state power amplifying device
EP1356521B1 (de) * 2001-01-18 2008-12-10 Nxp B.V. Leistungstransistor mit intern kombinierten tiefpass- und bandpass-anpassungsstufen
TWI270968B (en) * 2002-04-11 2007-01-11 Koninkl Philips Electronics Nv Electronic device and method of manufacturing same
JP3896029B2 (ja) * 2002-04-24 2007-03-22 三洋電機株式会社 混成集積回路装置の製造方法
US7173328B2 (en) * 2004-04-06 2007-02-06 Lsi Logic Corporation Integrated circuit package and method having wire-bonded intra-die electrical connections
KR100878708B1 (ko) * 2007-09-04 2009-01-14 알.에프 에이치아이씨 주식회사 고출력 반도체 소자 패키지 및 방법
CN114521290A (zh) * 2019-09-27 2022-05-20 株式会社村田制作所 模块
JP2023044582A (ja) * 2021-09-17 2023-03-30 株式会社東芝 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3784884A (en) * 1972-11-03 1974-01-08 Motorola Inc Low parasitic microwave package
NL8202470A (nl) * 1982-06-18 1984-01-16 Philips Nv Hoogfrequentschakelinrichting en halfgeleiderinrichting voor toepassing in een dergelijke inrichting.
JPH0767055B2 (ja) * 1989-12-05 1995-07-19 三菱電機株式会社 高周波半導体装置
US5198904A (en) * 1991-02-25 1993-03-30 Comark Communications, Inc. Aural carrier correction system and method
JP2728322B2 (ja) * 1991-09-05 1998-03-18 三菱電機株式会社 半導体装置
JPH0595212A (ja) * 1991-10-01 1993-04-16 Mitsubishi Electric Corp 高周波半導体混成集積回路装置
US5151775A (en) * 1991-10-07 1992-09-29 Tektronix, Inc. Integrated circuit device having improved substrate capacitance isolation
DE69307983T2 (de) * 1992-09-03 1997-05-28 Sgs Thomson Microelectronics Vertikal isolierter, monolithischer Hochleistungsbipolartransistor mit Topkollektor
JPH06260563A (ja) * 1993-03-03 1994-09-16 Mitsubishi Electric Corp トランジスタ用パッケージ
US5397917A (en) * 1993-04-26 1995-03-14 Motorola, Inc. Semiconductor package capable of spreading heat
WO1996013858A2 (en) * 1994-10-31 1996-05-09 Philips Electronics N.V. Integrated microwave semiconductor device with active and passive components
US5986324A (en) * 1997-04-11 1999-11-16 Raytheon Company Heterojunction bipolar transistor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010001788A1 (de) * 2010-02-10 2011-08-11 Forschungsverbund Berlin e.V., 12489 Skalierbarer Aufbau für laterale Halbleiterbauelemente mit hoher Stromtragfähigkeit
US8901671B2 (en) 2010-02-10 2014-12-02 Forschungsverbund Berlin E.V. Scalable construction for lateral semiconductor components having high current-carrying capacity

Also Published As

Publication number Publication date
EP0878025B1 (de) 2004-04-14
JP4215133B2 (ja) 2009-01-28
WO1998020553A1 (en) 1998-05-14
KR100503531B1 (ko) 2005-09-26
EP0878025A1 (de) 1998-11-18
JP2000504490A (ja) 2000-04-11
US6087721A (en) 2000-07-11
DE69728648D1 (de) 2004-05-19
KR19990077001A (ko) 1999-10-25

Similar Documents

Publication Publication Date Title
DE3885112T2 (de) Gehäuse einer integrierten Schaltung.
DE3686990T2 (de) Verfahren zum herstellen einer halbleiteranordnung wobei ein filmtraegerband angewendet wird.
DE69323823T2 (de) Halbleiterverbundelement mit reduzierter interner Induktanz
DE69308691T2 (de) Halbleiterbauelement mit reduzierter Schaltinduktanz und Verfahren zu seiner Herstellung
DE3786861T2 (de) Halbleiteranordnung mit Gehäuse mit Kühlungsmitteln.
DE102015215133B4 (de) Halbleitervorrichtung
DE69115536T2 (de) Aufbau zur Kühlung eines RF-Leistungstransistors
DE4301915A1 (de) Mehrfachchip-Halbleitervorrichtung
DE10019838A1 (de) Mehrschichtkondensator, Verdrahtungssubstrat, Entkopplungsschaltung und Hochfrequenzschaltung
DE102005041174A1 (de) Leistungshalbleiterbauteil mit Leitungen innerhalb eines Gehäuses
DE69728648T2 (de) Halbleitervorrichtung mit hochfrequenz-bipolar-transistor auf einem isolierenden substrat
DE2242025B2 (de) Zusammengesetzte halbleiterschaltung
DE102018212438A1 (de) Halbleitergehäuse mit elektromagnetischer abschirmstruktur und verfahren zu dessen herstellung
DE4316639C2 (de) Halbleitermodul mit verbesserter Wärmeableitung und Verfahren zu seiner Herstellung
DE102017120747A1 (de) SMD-Gehäuse mit Oberseitenkühlung
DE102019112936A1 (de) Halbleitermodul
EP0738008B1 (de) Leistungshalbleitermodul
EP0376100B1 (de) Verfahren und Leiterplatte zum Montieren eines Halbleiter-Bauelements
DE102018126311B4 (de) Leistungshalbleitermodul
DE3930858C2 (de) Modulaufbau
DE102019112934A1 (de) Halbleitermodul
EP0180906A1 (de) Wellenwiderstandsgetreuer Chipträger für Mikrowellenhalbleiter
DE2852402C2 (de) Lateralhalbleiterbauelement für integrierte Halbleiterschaltungen
DE112021005798B4 (de) Schichtkondensator
DE69635946T2 (de) Halbleiteranordnung vom Druckkontakttyp

Legal Events

Date Code Title Description
8332 No legal effect for de
8370 Indication related to discontinuation of the patent is to be deleted
8364 No opposition during term of opposition
8328 Change in the person/name/address of the agent

Representative=s name: EISENFUEHR, SPEISER & PARTNER, 10178 BERLIN

8327 Change in the person/name/address of the patent owner

Owner name: NXP B.V., EINDHOVEN, NL

R082 Change of representative

Ref document number: 878025

Country of ref document: EP

Representative=s name: MUELLER-BORE & PARTNER PATENTANWAELTE, EUROPEA, DE