DE4301915A1 - Mehrfachchip-Halbleitervorrichtung - Google Patents

Mehrfachchip-Halbleitervorrichtung

Info

Publication number
DE4301915A1
DE4301915A1 DE4301915A DE4301915A DE4301915A1 DE 4301915 A1 DE4301915 A1 DE 4301915A1 DE 4301915 A DE4301915 A DE 4301915A DE 4301915 A DE4301915 A DE 4301915A DE 4301915 A1 DE4301915 A1 DE 4301915A1
Authority
DE
Germany
Prior art keywords
conductors
semiconductor
semiconductor device
attached
semiconductor elements
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE4301915A
Other languages
English (en)
Other versions
DE4301915C2 (de
Inventor
Kazunari Michii
Koichi Nakagawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE4301915A1 publication Critical patent/DE4301915A1/de
Application granted granted Critical
Publication of DE4301915C2 publication Critical patent/DE4301915C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/8212—Aligning
    • H01L2224/82148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/82169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, e.g. nozzle
    • H01L2224/8218—Translational movements
    • H01L2224/82181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

Die Erfindung bezieht sich auf eine Mehrfachchip- Halbleitervorrichtung (multi-chip-package- bzw. MCP- Halbleitervorrichtung) mit mehreren Chips bzw. Substraten in einem einzigen Gehäuse, in dem mehrere Halbleiterelemente in Gießharz eingegossen sind.
Es wird zwar angestrebt, eine Halbleitervorrichtung auf einem einzigen Chip bzw. Substrat auszubilden, um ein sehr kompaktes und schnelles elektronisches System mit einer solchen Halbleitervorrichtung herzustellen, jedoch benötigt das Entwerfen, Entwickeln und Herstellen von neuen Halbleitervorrichtungen längere Zeit. Ferner müssen zum Kombinieren einer analogen Schaltung mit einer digitalen Schaltung mancherlei Probleme bezüglich der elektrischen Eigenschaften und der Waferbearbeitung gelöst werden. Daher wird in zunehmendem Maße statt des Systems auf einem einzelnen Chip eine Halbleitervorrichtung in Mehrfachchip- Ausführung (MCP-Ausführung) verwendet, bei der mehrere gegenwärtig verfügbare Halbleiterchips in einem einzigen Gehäuse eingegossen sind.
Eine herkömmliche Mehrfachchip-Halbleitervorrichtung gemäß einem Beispiel enthält eine Keramikunterlage oder eine Druckschaltungsplatte, an der mehrere Halbleiterchips angebracht sind und die zusammen mit einem Leiterrahmen in Preßspritzguß eingegossen ist. Da jedoch bei dieser Anordnung ein Keramiksubstrat oder eine Druckschaltungsplatte verwendet wird, die teuer sind, wird die ganze Vorrichtung teuer.
In einer anderen herkömmlichen Mehrfachchip- Halbleitervorrichtung sind gemäß der Darstellung in Fig. 14 und 15 mehrere Halbleiterelemente direkt an einem Leiterrahmen angebracht. D.h., gemäß diesen Figuren enthält die Halbleitervorrichtung Halbleiterelemente 3, die jeweils an zwei im wesentlichen rechteckigen Preßanschlußflächen 2 angebracht sind, welche jeweils zwei Zuleitungen 1 haben. Die Anschlußflächen 2 sind nebeneinander angeordnet und um die Anschlußflächen 2 herum ist eine Anzahl von Leitern 4 derart angeordnet, daß deren innere Enden durch Bondedrähte mit Elektroden 5 der Halbleiterelemente 3 verbunden werden können. Gemäß Fig. 16 werden die Elektroden 5 an den zueinander benachbarten Seiten der Halbleiterelemente 3 miteinander elektrisch durch Bondedrähte 7 verbunden, wodurch die Anzahl der Leiter 4 verringert werden kann, die Halbleitervorrichtung verkleinert werden kann und die Gehäusesubstrate vereinfacht werden können. Die auf diese Weise vorbereitete ganze Zusammenstellung wird mit Ausnahme der Außenabschnitte der Leiter 4 in ein einziges Gießharzgehäuse 8 eingekapselt.
Bei der vorstehend beschriebenen herkömmlichen Mehrfachchip- Halbleitervorrichtung können die Leiter 4 nur um den Umfang der Anschlußflächen 2 herum beliebig angeordnet werden, so daß die elektrische Verbindung zwischen den Elektroden 5 an den Halbleiterelementen 3 und den Leitern 4 nicht frei gewählt werden kann, was es erforderlich macht, die Anzahl und die Länge der Leiter 4 zu vergrößern, wodurch die gesamten Abmessungen der Halbleitervorrichtung größer werden und die Leiterinduktivität groß wird.
Da ferner die Elektroden 5 an den beiden verschiedenen Halbleiterelementen 3 miteinander gemäß Fig. 16 durch die Bondedrähte 7 verbunden werden, was zur Folge hat, daß an der Heftbondeseite 9 des Bondedrahtes 7, an der der Bondedraht 7 fest gegen das Halbleiterelement 3 gepreßt und abgetrennt wird, das Halbleiterelement 3 über die Elektrode 5 einer starken mechanischen Belastung ausgesetzt ist, ist die Zuverlässigkeit dieses Halbleiterelements 3 vermindert. Ferner können nur diejenigen Elektroden 5 mit den Bondedrähten 7 verbunden werden, die an den einander benachbarten Seiten der beiden Halbleiterelemente 3 angeordnet sind.
Zur Vermeidung der vorstehend beschriebenen Probleme bei den herkömmlichen Mehrfachchip-Halbleitervorrichtungen liegt daher der Erfindung die Aufgabe zugrunde, eine Mehrfachchip- Halbleitervorrichtung zu schaffen, in der die Leiter beliebig angeordnet werden können, um einen höheren Freiheitsgrad zu erhalten, wobei die Zwischenverbindungen zwischen den Halbleiterelementen und die Halbleiterelemente selbst verbesserte Zuverlässigkeit haben sollen.
Die erfindungsgemäße Mehrfachchip-Halbleitervorrichtung enthält demnach mehrere Halbleiterelemente, die jeweils eine erste und eine zweite Hauptfläche haben, wobei auf der ersten Hauptfläche eine Anzahl von Innenelektroden angeordnet ist. Die Halbleiterelemente sind an einem Leiterrahmen mit einer Vielzahl von Leitern einschließlich von Überkreuzungsleitern angebracht, welche sich an mindestens einem der Halbleiterelemente von einer Seite zur anderen über deren Seitenränder hinaus erstrecken, ohne mit den Hauptflächen des Halbleiterelements in elektrischem Kontakt zu stehen. Zwischen die Elektroden der Halbleiterelemente und die Leiter des Leiterrahmens sind zu deren elektrischer Verbindung Bondedrähte geschaltet, die zusammen mit den Halbleiterelementen und Teilabschnitten der Leiter in Gießharz eingegossen sind.
Das Halbleiterelement kann an seiner ersten oder zweiten Hauptfläche an einem elektrisch isolierenden Material angebracht sein, welches an dem Überkreuzungsleiter angebracht ist, und zumindest die Innenelektroden des einen und des anderen Halbleiterelements können elektrisch gemeinsam durch Bondedrähte mit dem Überkreuzungsleiter verbunden sein.
Alternativ kann der Leiterrahmen eine Anschlußfläche enthalten, an der ein anderes der mehreren Halbleiterelemente angebracht ist, wobei mindestens ein Halbleiterelement an dessen zweiter Hauptfläche an einem elektrisch isolierenden Material angebracht ist, das auf den Überkreuzungsleiter aufgebracht ist, und wobei mindestens eine der Innenelektroden des einen Halbleiterelements und mindestens eine der Innenelektroden des anderen Halbleiterelements beide elektrisch durch einen Bondedraht mit dem Überkreuzungsleiter verbunden sein können. Der Überkreuzungsleiter kann sich über die Halbleitervorrichtung hinweg erstrecken und die Innenelektroden an den Halbleiterelementen werden elektrisch mit dem Überkreuzungsleiter verbunden.
Die erfindungsgemäßen Mehrfachchip-Halbleitervorrichtung kann ein Filmbondeband (TAB-Band) mit einer Vielzahl von elektrischen Filmbondeleitern aufweisen, die auf einem Isolierband ausgebildet sind und die durch Löten mit den Innenelektroden benachbarter Halbleiterelemente zu deren elektrischer Verbindung verbunden werden. Die Filmbondeleiter können auf nur einer Seite des Isolierbands ausgebildet sein oder alternativ einander gegenüberliegende Endabschnitte, die auf der gleichen Seite des Isolierbands ausgebildet sind, einen Mittelabschnitt, der auf der anderen Seite des Isolierbands ausgebildet ist, und Brückenabschnitte aufweisen, die elektrisch die Endabschnitte mit dem Mittelabschnitt verbinden.
Die Erfindung wird nachstehend anhand von Ausführungsbeispie­ len unter Bezugnahme auf die Zeichnung näher erläutert.
Fig. 1 ist eine schematische Draufsicht auf eine erfindungsgemäße Mehrfachchip-Halbleitervorrichtung gemäß einem ersten Ausführungsbeispiel.
Fig. 2 ist eine schematische Schnittansicht entlang einer Linie A-A in Fig. 1.
Fig. 3 ist eine schematische Draufsicht auf ein zweites Ausführungsbeispiel der erfindungsgemäßen Mehrfachchip-Halbleitervorrichtung.
Fig. 4 ist eine schematische Draufsicht auf ein drittes Ausführungsbeispiel der erfindungsgemäßen Mehrfachchip-Halbleitervorrichtung.
Fig. 5 ist eine schematische Schnittansicht entlang einer Linie B-B in Fig. 4.
Fig. 6 ist eine schematische Draufsicht auf ein viertes Ausführungsbeispiel der erfindungsgemäßen Mehrfachchip-Halbleitervorrichtung.
Fig. 7 ist eine schematische Draufsicht auf ein fünftes Ausführungsbeispiel der erfindungsgemäßen Mehrfachchip Halbleitervorrichtung.
Fig. 8 ist eine schematische Schnittansicht entlang einer Linie C-C in Fig. 7.
Fig. 9 ist eine schematische Draufsicht auf ein sechstes Ausführungsbeispiel der erfindungsgemäßen Mehrfachchip-Halbleitervorrichtung.
Fig. 10 ist eine schematische Draufsicht auf ein siebentes Ausführungsbeispiel der erfindungsgemäßen Mehrfachchip-Halbleitervorrichtung.
Fig. 11 ist eine schematische Schnittansicht entlang einer Linie D-D in Fig. 10.
Fig. 12 ist eine schematische Draufsicht auf ein achtes Ausführungsbeispiel der erfindungsgemäßen Mehrfachchip-Halbleitervorrichtung.
Fig. 13 ist eine schematische Schnittansicht entlang einer Linie E-E in Fig. 12.
Fig. 14 ist eine schematische Draufsicht auf eine herkömmliche Mehrfachchip-Halbleitervorrichtung.
Fig. 15 ist eine schematische Schnittansicht entlang einer Linie F-F in Fig. 14.
Fig. 16 ist eine teilweise vergrößerte Darstellung der Fig. 15.
Die Fig. 1 und 2 zeigen eine erfindungsgemäße Mehrfachchip­ bzw. MCP-Halbleitervorrichtung. Die Fig. 1 ist eine Draufsicht und die Fig. 2 ist eine Ansicht eines Schnittes entlang einer Linie A-A in Fig. 1. Die erfindungsgemäße Halbleitervorrichtung enthält ein erstes Halbleiterelement 11 und ein zweites Halbleiterelement 12. Das erste Halbleiterelement 11 hat gemäß Fig. 2 eine erste Hauptfläche 13 und eine zweite Hauptfläche 14 in im wesentlichem rechteckiger Form, wobei entlang eines Seitenrandes der ersten Hauptfläche 13 eine Anzahl von Innenelektroden 15 ausgebildet ist. Das zweite Halbleiterelement 12 hat gemäß Fig. 2 eine erste Hauptfläche 16 und eine zweite Hauptfläche 17 mit im wesentlichen rechteckiger Form, wobei entlang eines Seitenrandes der ersten Hauptfläche 16 eine Anzahl von Innenelektroden 18 ausgebildet ist.
Die erfindungsgemäße Halbleitervorrichtung weist ferner einen Leiterrahmen 20 mit einer Vielzahl von Leitern 19 auf, an dem die Halbleiterelemente 11 und 12 nebeneinander angebracht sind. Der Leiterrahmen 20 hat eine Preßanschlußfläche 21 zum Anbringen des ersten Halbleiterelements 11, erste Leiter 19a, die sich von der Anschlußfläche 21 weg nach außen erstrecken, zweite Leiter 19b, die von der Anschlußfläche 21 beabstandet sind, aber sich von Stellen in der Nähe des Seitenrandes der Anschlußfläche 21 weg nach außen erstrecken, dritte Leiter 19c, die einen Bereich umgeben, in dem das zweite Halbleiterelement 12 anzubringen ist, und die sich von Stellen in der Nähe des Seitenrandes des zweiten Halbleiterelements 12 weg nach außen erstrecken, und vierte Leiter 19d, die sich von Stellen in der Nähe des Seitenrandes der Anschlußfläche 21 weg nach außen erstrecken, wobei sie unterhalb des Anbringungsbereiches für das zweite Halbleiterelement 12 verlaufen. Auf den vierten Leitern 19d ist eine geeignete Isolierschicht 22 zum elektrischen Isolieren des darauf befestigten zweiten Halbleiterelements 12 von den vierten Leitern 19d angeordnet. D.h., einige der Leiter 19, nämlich die vierten Leiter 19d erstrecken sich von einer Seite (der rechten Seite nach Fig. 1) zur anderen Seite (der linken Seite nach Fig. 1) des zweiten Halbleiterelements 12, ohne mit der ersten Hauptfläche 16 oder der zweiten Hauptfläche 17 das zweiten Halbleiterelements 12 in elektrischem Kontakt zu stehen. In diesem Sinne sind die vierten Leiter 19d Überkreuzungsleiter.
Die erfindungsgemäße Halbleitervorrichtung weist ferner Bondedrähte 23 zum elektrischen Verbinden der Innenelektroden 15 und 18 auf dem ersten bzw. zweiten Halbleiterelement 11 und 12 mit den Leitern 19 des Leiterrahmens 20 auf sowie eine Gießharzumhüllung 24, in die die Halbleiterelemente 11 und 12, den inneren Leiterabschnitten entsprechende Teile der Leiter 19 und die Bondedrähte 23 eingegossen sind. Aus der Fig. 1 ist ersichtlich, daß die meisten Bondedrähte 23 erste Bondedrähte 23a sind, die sich von den Innenelektroden 15 oder 18 zu den inneren Enden der zweiten oder dritten Leiter 19b oder 19c erstrecken, jedoch sind andere Bondedrähte 23 zweite Bondedrähte 23b, die sich von den Innenelektroden 15 an dem gemäß Fig. 1 linken Seitenrandbereich des ersten Halbleiterelements zu den inneren Enden der vierten Leiter 19d erstrecken, dritte Bondedrähte 23c, die sich von den Innenelektroden 18 an dem rechten Rand des zweiten Halbleiterelements zu den inneren Enden der vierten Leiter 19d erstrecken, und vierte Bondedrähte 23d, die sich von den Innenelektroden 18 an dem linken Rand des zweiten Halbleiterelements 12 zu den vielen Leitern 19d erstrecken. Auf diese Weise sind von den Bondedrähten 23 die zweiten bis vierten Bondedrähte 23b, 23c und 23d, die mit den Innenelektroden 15 und 18 der Halbleiterelemente 11 und 12 verbunden sind, gemeinsam mit den vierten Leitern 19d verbunden, so daß diese gemeinsame Leiter sind, die die Innenelektroden 15 und 18 an amen einander benachbarten Seitenrandbereichen der Halbleiterelemente miteinander elektrisch verbinden. Die auf diese Weise gestaltete ganze Einheit wird mit Ausnahme der äußeren Endabschnitte der Leiter 19 in die Gießharzumhüllung 24 eingegossen, wodurch die Mehrfachchip-Halbleitervorrichtung fertiggestellt wird.
In der erfindungsgemäßen Halbleitervorrichtung sind einige der Leiter Überkreuzungsleiter, die sich zum Überbrücken von mindestens einem der Halbleiterelemente von einer Seite zur anderen Seite desselben ohne elektrischen Kontakt zu den Hauptflächen des Halbleiterelements erstrecken, wodurch der Freiheitsgrad hinsichtlich der Leiteranordnung und der Anschlußstifteverbindung ganz erheblich verbessert werden kann. Da ferner einige der Innenelektroden der mehreren Halbleiterelemente über die Bondedrähte mit den gemeinsamen Leitern verbunden sind, so daß über diese die Innenelektroden auf den Halbleiterelementen miteinander verbunden sind, ist die Zuverlässigkeit der Zwischenverbindungen zwischen den Innenelektroden sowie der Halbleiterelemente selbst verbessert, wobei die Innenelektroden an den nicht zueinander benachbarten Seitenrandbereichen der Halbleiterelemente angeschlossen werden können, wodurch der Freiheitsgrad hinsichtlich der Leiteranordnung verbessert ist.
Die Fig. 3 zeigt ein zweites Ausführungsbeispiel der erfindungsgemäßen Mehrfachchip-Halbleitervorrichtung, bei dem ein Leiterrahmen 25 keine Anschlußfläche hat und ein erstes und zweites Halbleiterelement 26 und 27 über elektrisch isolierende Schichten 28 und 29 an gemeinsamen Überkreuzungsleitern 19e angebracht sind, die sich gemäß Fig. 3 quer über die Halbleitervorrichtung erstrecken. Diese Anordnung ergibt gleichartige vorteilhafte Ergebnisse wie diejenige bei dem ersten Ausführungsbeispiel.
Die Fig. 4 und 5 zeigen ein drittes Ausführungsbeispiel der erfindungsgemäßen Mehrfachchip-Halbleitervorrichtung, bei dem ein Leiterrahmen 30 die Anschlußfläche 21 aufweist, an der das erste Halbleiterelement 11 angebracht ist, während ein zweites Halbleiterelement 32 über eine elektrisch isolierende Schicht 31 an Leitern 19f und 19g angebracht ist, denen die erste Hauptfläche 16 zugewandt ist, an der Innenelektroden 33 ausgebildet sind, wodurch eine Halbleitervorrichtung der "Leiter auf Chip"-Ausführung gebildet ist. Die Leiter 19f sind mit ihren inneren Enden über die Isolierschicht 31 der ersten Hauptfläche 16 des zweiten Halbleiterelements 32 gegenübergesetzt, während sich die Leiter 19g quer über die erste Hauptfläche 16 des zweiten Halbleiterelements 32 hinweg erstrecken. Die Innenelektroden 33 des zweiten Halbleiterelements 32 sind jeweils über Bondedrähte 23e bzw. 23f mit den Leitern 19f und 19g verbunden. Mit diesem Ausführungsbeispiel können gleichartige vorteilhafte Ergebnisse wie bei dem ersten Ausführungsbeispiel erzielt werden.
Die Fig. 6 zeigt ein viertes Ausführungsbeispiel der erfindungsgemäßen Mehrfachchip-Halbleitervorrichtung, das einen Leiterrahmen 35 mit durchlaufenden Leitern 19h aufweist, die sich quer durch die Halbleitervorrichtung von einer Seite zur anderen erstrecken und an denen über Isolierschichten 38 und 39 ein erstes Halbleiterelement 36 und ein zweites Halbleiterelement 37 derart angebracht sind, daß deren erste Hauptflächen den durchlaufenden Leitern 19h zugewandt sind. Auch bei diesem Ausführungsbeispiel können vorteilhafte Ergebnisse erzielt werden, die denjenigen bei dem ersten Ausführungsbeispiel gleichartig sind.
Die Fig. 7 und 8 zeigen ein fünftes Ausführungsbeispiel der Erfindung, bei dem die Halbleitervorrichtung einen Leiterrahmen 40 ohne Anschlußfläche aufweist, das erste Halbleiterelement 11 an seiner zweiten Hauptfläche 14 über eine elektrisch isolierende Schicht 41 an Leitern 19j angebracht ist und das zweite Halbleiterelement 32 wie bei der in Fig. 4 dargestellten Anordnung die "Leiter auf Chip"- Vorrichtung in bezug auf die Leiter 19f und 19g bildet. Die Leiter 19f sind über die Isolierschicht 31 hinweg der ersten Hauptfläche 16 des zweiten Halbleiterelements 32 gegenübergesetzt, während sich die Leiter 19g quer über die erste Hauptfläche 16 des zweiten Halbleiterelements 32 hinweg erstrecken. Die Innenelektroden 33 des zweiten Halbleiterelements 32 sind jeweils über die Bondedrähte 23e und 23f mit den Leitern 19f und 19g verbunden. Bei diesem Ausführungsbeispiel sind auch die gleichen vorteilhaften Ergebnisse wie bei dem ersten Ausführungsbeispiel erzielbar.
Bei einem in Fig. 9 gezeigten sechsten Ausführungsbeispiel der erfindungsgemäßen Mehrfachchip-Halbleitervorrichtung ist in der in Fig. 7 und 8 dargestellten Anordnung ein zusätzliches Halbleiterelement vorgesehen, das gemäß der Darstellung in Fig. 1 an einer Anschlußfläche angebracht ist. D.h., die Halbleitervorrichtung enthält einen Leiterrahmen 45 mit der Anschlußfläche 21, an der das erste Halbleiterelement 11 angebracht ist, um eine Anschlußflächenmontage-Vorrichtung zu bilden, das zweite Halbleiterelement 32, das an seiner ersten Hauptfläche über die Isolierschicht 31 an dem Leiterrahmen 45 angebracht ist, um eine "Leiter auf Chip"- Vorrichtung zu bilden, und ein drittes Halbleiterelement 46, das an seiner zweiten Hauptfläche unter Zwischensetzen einer Isolierschicht 41 an dem Leiterrahmen 45 angebracht ist, um eine "Chip auf Leiter" -Vorrichtung zu bilden.
Die Fig. 10 und 11 zeigen ein siebentes Ausführungsbeispiel der erfindungsgemäßen Mehrfachchip-Halbleitervorrichtung, das einen Leiterrahmen 50 mit einer Vielzahl von Leitern 19 und zwei Anschlußflächen 21 sowie ein im wesentlichen rechteckiges erstes Halbleiterelement 54 und ein im wesentlichen rechteckiges zweites Halbleiterelement 55 aufweist, die jeweils an den Anschlußflächen 21 angebracht sind und gemäß Fig. 11 jeweils eine erste Hauptfläche 51 und eine zweite Hauptfläche 52 haben, wobei an der ersten Hauptfläche 51 eine Vielzahl von Innenelektroden 53 ausgebildet ist. Die Innenelektroden 53 an dem ersten und zweiten Halbleiterelement 54 und 55 sind über Bondedrähte 23 mit den Leitern 19 des Leiterrahmens 50 verbunden. Die beiden Halbleiterelemente 54 und 55 sind mit ihren Seitenrändern parallel zueinander nahe aneinander angeordnet, wobei die Innenelektroden 53 an den einander benachbarten Seitenrändern elektrisch über ein Filmbondeband (TAB-Band) 56 verbunden sind. Im einzelnen werden die einander gegenüberliegenden Enden von Filmbondeleitern 58, die auf einem elektrisch isolierenden Band 57 beispielsweise aus Polyimid ausgebildet sind, auf die Innenelektroden 53 an den einander benachbarten seitenrändern der beiden Halbleiterelemente 54 und 55 aufgelegt und nach dem Filmbondeverfahren direkt angeschlossen, so daß das Halbleiterelement im Vergleich zu den Verbindungen nach dem Drahtbondeverfahren einer geringeren mechanischen Belastung ausgesetzt ist und keine mechanische Schädigung auftritt. Die Halbleitervorrichtung weist ferner eine Gießharzumhüllung 24 auf, die die Halbleiterelemente 54 und 55, die den inneren Leitern entsprechenden Abschnitte der Leiter 19, das Filmbondeband 56 und die die Bondedrähte 23 einschließt und einkapselt.
Die Fig. 12 und 13 zeigen ein achtes Ausführungsbeispiel der erfindungsgemäßen Mehrfachchip-Halbleitervorrichtung, das einen Aufbau hat, der demjenigen des in Fig. 10 und 11 dargestellten Ausführungsbeispiels mit der Ausnahme gleichartig ist, daß das verwendete Filmbondeband ein Filmbondeband 60 ist, welches an beiden Oberflächen des Isolierbandes metallisiert ist. Im einzelnen weist das Filmbondeband 60 ein elektrisch isolierendes Band 61, Filmbondeleiter 62, die auf nur einer Oberfläche des isolierenden Bandes 61 gebildet sind, und einen Überkreuzungs-Filmbondeleiter 66 auf, der einander gegenüberliegende Endabschnitte 63, die auf einer Oberfläche des isolierenden Bandes 61 gebildet sind, einen Mittelabschnitt 64, der auf der anderen Oberfläche des isolierenden Bandes 61 gebildet ist, und zwei hindurchtretende Verbindungsabschnitte 65 hat, die die einander entgegengesetzten Endabschnitte 63 mit dem Mittelabschnitt 64 verbinden, wodurch der Überkreuzungsleiter 66 einen der Leiter 62 überbrückt. Bei diesem Ausführungsbeispiel kann mit dem Formbondeband 60 eine überkreuzende Verbindung hergestellt werden, so daß der Freiheitsgrad hinsichtlich der Anschlußstifteverbindungen weiter erhöht ist.
Gemäß der vorangehenden Beschreibung sind in der erfindungsgemäßen Mehrfachchip-Halbleitervorrichtung einige der Leiter Überkreuzungsleiter, die sich von einer Seite zur anderen Seite von mindestens einem der Halbleiterelemente ohne elektrischen Kontakt mit den Hauptflächen des Halbleiterelements erstrecken, um das Halbleiterelement zu überbrücken, wodurch der Freiheitsgrad hinsichtlich der Leiteranordnung und der Stifteanschlußverbindungen sehr stark verbessert werden kann. Da ferner einige der inneren Elektroden der mehreren Halbleiterelemente über die Bondedrähte mit den gemeinsamen Leitern verbunden sind, über die die Innenelektroden miteinander verbunden werden, ist die Zuverlässigkeit der Zwischenverbindungen zwischen den Innenelektroden und der Halbleiterelemente selbst verbessert, und da die Innenelektroden an einander nicht benachbarten seitenrandbereichen der Halbleiterelemente miteinander verbunden werden können, ist der Freiheitsgrad hinsichtlich der Leiteranordnung verbessert. Daher kann die Leiterinduktivität vermindert werden, was eine Verringerung von Störungen ergibt. Da die Leiter auch gemeinsam genutzt werden können, können beispielsweise dann, wenn zwei Halbleiterelemente mit 150 Anschlüssen zum Bilden einer Mehrfachchip-Halbleitervorrichtung verwendet werden, ungefähr 10% der Anschlußstifte weggelassen werden. Daher wird die Anordnung des Chips und der Leiter einfach, die Vorrichtung wird klein und die Auslegung der peripheren Schaltungen wird einfach. Da ferner zum elektrischen Verbinden der Innenelektroden an benachbarten Halbleiterelementen der Vielzahl der Elemente ein Filmbondeband bzw. TAB-Band verwendet werden kann, sind die Zuverlässigkeit der Zwischenverbindungen zwischen diesen Innenelektroden und die Zuverlässigkeit der Halbleiterelemente selbst verbessert.
Eine in Harz eingegossene Mehrfachchip-Halbleitervorrichtung weist einen Leiterrahmen mit einer Vielzahl von Leitern auf, zu denen Überkreuzungsleiter zählen, welche sich an der Vorderseite oder der Rückseite von Halbleiterelementen über deren Seitenränder hinaus erstrecken, wobei sie infolge eines dazwischengefügten isolierenden Materials keinen elektrischen Kontakt zu dem Halbleiterelement haben. Die Elektroden eines Elements und eines anderen Elements sind durch Bondedrähte gemeinsam elektrisch mit dem Überkreuzungsleiter verbunden. Die Vorrichtung kann zum elektrischen Verbinden der Elektroden benachbarter Elemente ein Filmbondeband mit auf einem Isolierband gebildeten Leitern enthalten. Das Filmbondeband kann einen Überkreuzungsleiter zum Überkreuzen eines anderen Leiters enthalten.

Claims (15)

1. Mehrfachchip-Halbleitervorrichtung mit mehreren Halbleiterelementen, die jeweils eine erste und eine zweite Hauptfläche und eine Anzahl von auf der ersten Hauptfläche angeordneten Innenelektroden haben, gekennzeichnet durch einen Leiterrahmen (20; 25; 30; 35; 40; 45), an dem die Halbleiterelemente (11, 12; 26, 27; 11, 32; 36, 37; 11, 32, 46) angebracht sind, mit einer Vielzahl von Leitern (19), zu denen Überkreuzungsleiter (19d; 19e; 19g; 19h; 19g, 19j) zählen, die sich von einer Seite zur anderen Seite von mindestens einem der Halbleiterelemente ohne elektrischen Kontakt mit den Hauptflächen des Halbleiterelements über dessen Seitenränder hinaus erstrecken, wobei die Innenelektroden (15, 18, 33) an den Halbleiterelementen elektrisch durch Bondedrähte (23) mit den Leitern des Leiterrahmens verbunden sind und die Halbleiterelemente, Teile der Leiter und die Bondedrähte in Gießharz (24) eingegossen sind.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das mindestens eine Halbleiterelement (12; 11) an seiner zweiten Hauptfläche (17; 14) an einem elektrisch isolierenden Material (22; 41) angebracht ist, welches an den Überkreuzungsleitern (19d; 19j) angebracht ist.
3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das mindestens eine Halbleiterelement (32) an seiner ersten Hauptfläche an einem elektrisch isolierenden Material (31) angebracht ist, welches an den Überkreuzungsleitern (19g) angebracht ist.
4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß mindestens eine der Innenelektroden (18; 33) des mindestens einen Halbleiterelements (12; 32) und mindestens eine der Innenelektrode (15) eines anderen Halbleiterelements (11) durch Bondedrähte (23c, 23b; 23f, 23b) beide elektrisch mit einem der Überkreuzungsleiter (19d; 19g) verbunden sind.
5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Leiterrahmen (20; 30; 45) eine Preßanschlußfläche (21) aufweist, an der ein anderes der mehreren Halbleiterelemente angebracht ist.
6. Halbleitervorrichtung n ach Anspruch 1, dadurch gekennzeichnet, daß der Leiterrahmen (20) eine Preßanschlußfläche (21) aufweist, an der ein anderes (11) der mehreren Halbleiterelemente angebracht ist, daß das mindestens eine Halbleiterelement (12) an seiner zweiten Hauptfläche (17) an einem elektrisch isolierenden Material (22) angebracht ist, welches an den Überkreuzungsleitern (19d) angebracht ist, und daß mindestens eine der Innenelektroden (18) des mindestens einen Halbleiterelements und mindestens eine der Innenelektroden (15) des anderen Halbleiterelements durch Bondedrähte (23c, 23b) beide elektrisch mit mindestens einem der Überkreuzungsleiter verbunden sind.
7. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die mehreren Halbleiterelemente (26, 27) alle an ihren zweiten Hauptflächen an den Überkreuzungsleitern (19e) angebracht sind, die allen Halbleiterelementen gemeinsam sind.
8. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß sich die Überkreuzungsleiter (19e) über die ganze Halbleitervorrichtung hinweg erstrecken und daß Innenelektroden an den Halbleiterelementen (26, 27) elektrisch mit den Überkreuzungsleitern verbunden sind.
9. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Leiterrahmen (30) eine Preßanschlußfläche (21) aufweist, an dem ein anderes (11) der mehreren Halbleiterelemente angebracht ist, daß das mindestens eine Halbleiterelement (32) an seiner ersten Hauptfläche an einem elektrisch isolierenden Material (31) angebracht ist, welches an den Überkreuzungsleitern (19g) angebracht ist, und daß mindestens eine der Innenelektroden (33) des mindestens einen Halbleiterelements und mindestens eine (15) der Innenelektroden des anderen Halbleiterelements (11) durch Bondedrähte (23f, 23b) beide mit mindestens einem der Überkreuzungsleiter verbunden sind.
10. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die mehreren Halbleiterelemente (36, 37) alle an ihren ersten Hauptflächen an den Überkreuzungsleitern (19h) angebracht sind, die allen Halbleiterelementen gemeinsam sind.
11. Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß sich die Überkreuzungsleiter (19h) durch die ganze Halbleitervorrichtung hindurch erstrecken und daß Innenelektroden (15, 18) an den Halbleiterelementen elektrisch mit den Überkreuzungsleitern verbunden sind.
12. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das mindestens eine Halbleiterelement (32) an seiner ersten Hauptfläche an einem elektrisch isolierenden Material (31) angebracht ist, welches an ersten Überkreuzungsleitern (19g) angebracht ist, daß ein anderes Halbleiterelement (11) an seiner zweiten Hauptfläche an einem elektrisch isolierenden Material (41) angebracht ist, welches an zweiten Überkreuzungsleitern (19j) angebracht ist, und daß mindestens eine der Innenelektroden (33) des mindestens einen Halbleiterelements und mindestens eine der Innenelektroden (15) des anderen Halbleiterelements gemeinsam durch Bondedrähte (23f, 23b) elektrisch mit einem der ersten Überkreuzungsleiter verbunden sind.
13. Mehrfachchip-Halbleitervorrichtung mit mehreren Halbleiterelementen, die jeweils eine Anzahl von daran angeordneten Innenelektroden haben, mit einem Leiterrahmen, an dem die Halbleiterelemente angebracht sind und der eine Vielzahl von Leitern hat, und mit Bondedrähten, die die Innenelektroden an den Halbleiterelementen mit den Leitern des Leiterrahmens verbinden, gekennzeichnet durch ein Filmbondeband (56; 60) mit einer Vielzahl von auf einem elektrisch isolierenden Band (57; 61) ausgebildeten, elektrisch leitenden Filmbondeleitern (58; 62), die jeweils durch Löten mit den Innenelektroden (53) benachbarter Halbleiterelemente (54, 55) zum elektrischen Verbinden derselben verbunden sind, wobei die Halbleiterelemente, Teile der Leitungen, die Bondedrähte und das Filmbondeband in ein Gießharz eingegossen sind.
14. Halbleitervorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die Filmbondeleiter (58) auf nur einer Seite des isolierenden Bandes (57) gebildet sind.
15. Halbleitervorrichtung nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß mindestens einer der Filmbondeleiter (62) einander gegenüberliegende Endabschnitte (63), die auf der gleichen Seite des Isolierbandes (61) gebildet sind, einem Mittelabschnitt (64), der auf der anderen Seite des Isolierbandes gebildet ist, und Überbrückungsabschnitte (65) enthält, die elektrisch die Endabschnitte mit dem Mittelabschnitt verbinden.
DE4301915A 1992-11-04 1993-01-25 Mehrfachchip-Halbleitervorrichtung Expired - Fee Related DE4301915C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4295134A JPH06151685A (ja) 1992-11-04 1992-11-04 Ｍｃｐ半導体装置

Publications (2)

Publication Number Publication Date
DE4301915A1 true DE4301915A1 (de) 1994-05-05
DE4301915C2 DE4301915C2 (de) 1996-10-10

Family

ID=17816725

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4301915A Expired - Fee Related DE4301915C2 (de) 1992-11-04 1993-01-25 Mehrfachchip-Halbleitervorrichtung

Country Status (3)

Country Link
US (1) US5373188A (de)
JP (1) JPH06151685A (de)
DE (1) DE4301915C2 (de)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0915514A2 (de) * 1997-10-31 1999-05-12 Oki Electric Industry Co., Ltd. Halbleiter
WO1999045591A1 (en) * 1998-03-06 1999-09-10 Microchip Technology Incorporated An integrated circuit package having interchip bonding and method therefor
WO2000079591A1 (de) * 1999-06-17 2000-12-28 Infineon Technologies Ag Multichipmodul für die loc-montage sowie verfahren zu dessen herstellung.
DE10012883A1 (de) * 2000-03-16 2001-09-27 Infineon Technologies Ag Verfahren zum Herstellen eines Packages mit mindestens zwei Speicherchips
WO2008067249A2 (en) * 2006-11-30 2008-06-05 Marvell World Trade Ltd. Chip on leads
EP2618371A3 (de) * 2012-01-19 2017-02-22 Semiconductor Components Industries, LLC Halbleiterbauelement
DE102022118576A1 (de) 2022-07-25 2024-01-25 Infineon Technologies Ag Halbleitervorrichtungen und Verfahren für ihre Herstellung

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3185540B2 (ja) * 1994-06-10 2001-07-11 松下電器産業株式会社 半導体集積回路
US5625235A (en) * 1995-06-15 1997-04-29 National Semiconductor Corporation Multichip integrated circuit module with crossed bonding wires
US5608359A (en) * 1995-10-10 1997-03-04 Motorola, Inc. Function-differentiated temperature compensated crystal oscillator and method of producing the same
US5789816A (en) * 1996-10-04 1998-08-04 United Microelectronics Corporation Multiple-chip integrated circuit package including a dummy chip
JPH1117100A (ja) 1997-06-19 1999-01-22 Mitsubishi Electric Corp 半導体装置
JP3938617B2 (ja) * 1997-09-09 2007-06-27 富士通株式会社 半導体装置及び半導体システム
US6849480B1 (en) 1999-05-07 2005-02-01 Seagate Technology Llc Surface mount IC stacking method and device
KR100336281B1 (ko) * 2000-04-20 2002-05-13 윤종용 수리할 수 있는 멀티 칩 패키지
JP2002026251A (ja) 2000-07-11 2002-01-25 Toshiba Corp 半導体装置
JP2002064176A (ja) * 2000-08-18 2002-02-28 Murata Mfg Co Ltd 電子部品素子搭載基板およびそれを用いた電子部品およびそれを用いた電子装置
DE10125697B4 (de) * 2001-05-25 2019-01-03 Infineon Technologies Ag Leistungshalbleitermodul und Verfahren zum Herstellen eines Leistungshalbleitermoduls
US6396130B1 (en) * 2001-09-14 2002-05-28 Amkor Technology, Inc. Semiconductor package having multiple dies with independently biased back surfaces
JP3886793B2 (ja) 2001-12-03 2007-02-28 株式会社ルネサステクノロジ 半導体集積回路装置
US7550842B2 (en) * 2002-12-12 2009-06-23 Formfactor, Inc. Integrated circuit assembly
TWI237889B (en) * 2004-01-16 2005-08-11 Optimum Care Int Tech Inc Chip leadframe module
JP2005252099A (ja) * 2004-03-05 2005-09-15 Sharp Corp 高周波用半導体装置
JP4357344B2 (ja) 2004-04-16 2009-11-04 株式会社ルネサステクノロジ 半導体装置
JP2005300485A (ja) * 2004-04-16 2005-10-27 Renesas Technology Corp 半導体装置
JP4541021B2 (ja) * 2004-04-23 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
EP1628347A1 (de) * 2004-08-19 2006-02-22 Optimum Care International Tech. Inc. Leiterrahmenmodul für Halbleiterchips
TW200631154A (en) * 2004-11-03 2006-09-01 Koninkl Philips Electronics Nv Inner bridges for chip-to-chip interconnections in a multi-chip IC package
JP2007129182A (ja) 2005-05-11 2007-05-24 Toshiba Corp 半導体装置
KR100714562B1 (ko) * 2006-04-21 2007-05-07 삼성전기주식회사 멀티칩 패키지
US7629675B2 (en) * 2006-05-03 2009-12-08 Marvell International Technology Ltd. System and method for routing signals between side-by-side die in lead frame type system in a package (SIP) devices
DE102006051199A1 (de) * 2006-10-30 2008-05-08 Robert Bosch Gmbh Elektrisches Bauelement mit äußerer Kontaktierung
SG144124A1 (en) * 2006-12-29 2008-07-29 United Test & Assembly Ct Ltd Copper wire bonding on organic solderability preservative materials
JP2009170785A (ja) * 2008-01-18 2009-07-30 Renesas Technology Corp 半導体装置
US8084299B2 (en) 2008-02-01 2011-12-27 Infineon Technologies Ag Semiconductor device package and method of making a semiconductor device package
US8269324B2 (en) * 2008-07-11 2012-09-18 Stats Chippac Ltd. Integrated circuit package system with chip on lead
MY169839A (en) * 2011-12-29 2019-05-16 Semiconductor Components Ind Llc Chip-on-lead package and method of forming
US8951847B2 (en) 2012-01-18 2015-02-10 Intersil Americas LLC Package leadframe for dual side assembly
JP5854011B2 (ja) * 2013-09-06 2016-02-09 トヨタ自動車株式会社 半導体装置、及び半導体装置の製造方法
KR102201859B1 (ko) * 2014-09-23 2021-01-12 엘지디스플레이 주식회사 발광다이오드 패키지, 이를 포함하는 광원모듈 및 백라이트 유닛
CN109273425B (zh) * 2018-10-26 2020-06-12 星科金朋半导体（江阴）有限公司 一种引线框架封装结构的布线方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4721995A (en) * 1984-10-05 1988-01-26 Fujitsu Limited Integrated circuit semiconductor device formed on a wafer
US4903114A (en) * 1985-10-01 1990-02-20 Fujitsu Limited Resin-molded semiconductor
US4937656A (en) * 1988-04-22 1990-06-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US5021866A (en) * 1987-09-28 1991-06-04 Kabushiki Kaisha Toshiba Semiconductor integrated circuit apparatus
US5126821A (en) * 1985-03-25 1992-06-30 Hitachi, Ltd. Semiconductor device having inner leads extending over a surface of a semiconductor pellet
EP0498446A2 (de) * 1991-02-08 1992-08-12 Kabushiki Kaisha Toshiba Verkapselte Anordnung mehrerer Halbleiterbausteine und Herstellungsverfahren dafür
EP0503201A2 (de) * 1990-12-20 1992-09-16 Kabushiki Kaisha Toshiba Halbleiteranordnung mit einer Schaltungsplatte zum Zusammenschalten und Verfahren zur Herstellung

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4246595A (en) * 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
US4257061A (en) * 1977-10-17 1981-03-17 John Fluke Mfg. Co., Inc. Thermally isolated monolithic semiconductor die
US4783695A (en) * 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method
US4884122A (en) * 1988-08-05 1989-11-28 General Electric Company Method and configuration for testing electronic circuits and integrated circuit chips using a removable overlay layer
JPH0754841B2 (ja) * 1987-04-13 1995-06-07 サンケン電気株式会社 絶縁物封止型回路装置
US5245216A (en) * 1990-09-11 1993-09-14 Kabushiki Kaisha Toshiba Plastic-molded type semiconductor device
JPH04144142A (ja) * 1990-10-04 1992-05-18 Toshiba Corp 半導体装置
JPH0828394B2 (ja) * 1990-11-28 1996-03-21 三菱電機株式会社 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4721995A (en) * 1984-10-05 1988-01-26 Fujitsu Limited Integrated circuit semiconductor device formed on a wafer
US5126821A (en) * 1985-03-25 1992-06-30 Hitachi, Ltd. Semiconductor device having inner leads extending over a surface of a semiconductor pellet
US4903114A (en) * 1985-10-01 1990-02-20 Fujitsu Limited Resin-molded semiconductor
US5021866A (en) * 1987-09-28 1991-06-04 Kabushiki Kaisha Toshiba Semiconductor integrated circuit apparatus
US4937656A (en) * 1988-04-22 1990-06-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
EP0503201A2 (de) * 1990-12-20 1992-09-16 Kabushiki Kaisha Toshiba Halbleiteranordnung mit einer Schaltungsplatte zum Zusammenschalten und Verfahren zur Herstellung
EP0498446A2 (de) * 1991-02-08 1992-08-12 Kabushiki Kaisha Toshiba Verkapselte Anordnung mehrerer Halbleiterbausteine und Herstellungsverfahren dafür

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP 63-255 953 A2. In: Patents Abstracts of Japan, E-717, 20.2.89, Vol. 13, No. 74 *

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0915514A3 (de) * 1997-10-31 1999-11-03 Oki Electric Industry Co., Ltd. Halbleiter
US6054763A (en) * 1997-10-31 2000-04-25 Oki Electric Industry Co., Ltd. Semiconductor device
EP0915514A2 (de) * 1997-10-31 1999-05-12 Oki Electric Industry Co., Ltd. Halbleiter
WO1999045591A1 (en) * 1998-03-06 1999-09-10 Microchip Technology Incorporated An integrated circuit package having interchip bonding and method therefor
US6159765A (en) * 1998-03-06 2000-12-12 Microchip Technology, Incorporated Integrated circuit package having interchip bonding and method therefor
US6333549B2 (en) 1998-03-06 2001-12-25 Microchip Technology Incorporated Integrated circuit package having interchip bonding and method therefor
US7276781B2 (en) 1999-06-17 2007-10-02 Infineon Technologies Ag Multichip module for LOC mounting and method for producing the multichip module
WO2000079591A1 (de) * 1999-06-17 2000-12-28 Infineon Technologies Ag Multichipmodul für die loc-montage sowie verfahren zu dessen herstellung.
DE10012883A1 (de) * 2000-03-16 2001-09-27 Infineon Technologies Ag Verfahren zum Herstellen eines Packages mit mindestens zwei Speicherchips
WO2008067249A2 (en) * 2006-11-30 2008-06-05 Marvell World Trade Ltd. Chip on leads
WO2008067249A3 (en) * 2006-11-30 2008-10-02 Marvell World Trade Ltd Chip on leads
US8294248B2 (en) 2006-11-30 2012-10-23 Marvell World Trade Ltd. Chip on leads
US8809118B2 (en) 2006-11-30 2014-08-19 Marvell World Trade Ltd. Chip on leads
EP2618371A3 (de) * 2012-01-19 2017-02-22 Semiconductor Components Industries, LLC Halbleiterbauelement
DE102022118576A1 (de) 2022-07-25 2024-01-25 Infineon Technologies Ag Halbleitervorrichtungen und Verfahren für ihre Herstellung

Also Published As

Publication number Publication date
JPH06151685A (ja) 1994-05-31
US5373188A (en) 1994-12-13
DE4301915C2 (de) 1996-10-10

Similar Documents

Publication Publication Date Title
DE4301915A1 (de) Mehrfachchip-Halbleitervorrichtung
DE69013254T2 (de) Halbleiter-IC-Bauelement mit verbesserter Interkonnektionsstruktur.
DE69526971T2 (de) Verbesserungen an keramischen chip-sicherungen
DE69527668T2 (de) Anschlussstelle für Halbleiterbauelement
DE69621851T2 (de) Mehrchipanlage und sandwich-typ verfahren zur herstellung durch verwendung von leitern
DE19520700B4 (de) Halbleiterbausteinanordnung
DE3786861T2 (de) Halbleiteranordnung mit Gehäuse mit Kühlungsmitteln.
DE69128140T2 (de) Halbleiteranordnung mit einer Schaltungsplatte zum Zusammenschalten und Verfahren zur Herstellung
DE19747105B4 (de) Bauelement mit gestapelten Halbleiterchips
DE4126043C2 (de) Gekapseltes Halbleiterbauelement
DE3913221A1 (de) Halbleiteranordnung
DE69129619T2 (de) Halbleitervorrichtung mit einer vielzahl von anschlussstiften
DE3724703A1 (de) Entkopplungskondensator fuer schaltkreisbausteine mit rasterfoermigen kontaktstiftanordnungen und daraus bestehende entkopplungsanordnungen
DE10222678A1 (de) Halbleitervorrichtung
DE19651122C2 (de) Halbleiterbauelement mit einem Halbleiterchip und einer Leiterplatte
DE69126115T2 (de) Direkte Entkupplung einer Mikroschaltung
DE10231385A1 (de) Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung
DE10301512A1 (de) Verkleinertes Chippaket und Verfahren zu seiner Herstellung
DE69524724T2 (de) Elektronische schaltungspackung
DE3428881A1 (de) Verfahren zum herstellen einer integrierten schaltungsvorrichtung
DE69618872T2 (de) Integrierte packung mit steckerleitern
DE10142119A1 (de) Elektronisches Bauteil und Verfahren zu seiner Herstellung
DE69033280T2 (de) Anschlussrahmen mit ausgeglichener Kapazität für integrierte Schaltungen
DE69728648T2 (de) Halbleitervorrichtung mit hochfrequenz-bipolar-transistor auf einem isolierenden substrat
DE4234700B4 (de) Gehäuste Halbleiteranordnung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee