JP3185540B2 - 半導体集積回路 - Google Patents

半導体集積回路

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    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＲＡＭ，ＲＯＭ等のメ
モリーモジュールとそれらの上を通過するメモリーモジ
ュール上配線を備えた半導体集積回路に関する。
【０００２】
【従来の技術】ＲＡＭ等のメモリー回路（以下メモリー
モジュールと呼ぶ）は格子状に配置されたビット線とワ
ード線を用いてメモリーセルのアレイに所望のデータの
読み書きを行う。メモリセルの読み書き時は単一のビッ
ト線とワード線が、選択された少数のメモリセルに接続
されるために、ビット線およびワード線（特にビット線
がプリチャージ動作を行うときノイズに弱い）に重畳す
るノイズで誤動作がしやすい。このため、メモリーモジ
ュールを備えた半導体集積回路はメモリモジュール上を
配線が通過しないようにしてブロック間配線をおこなっ
ていた。ブロック間配線がやむなくメモリーモジュール
上を通過させなけらばならない時は、配置配線後にＳＰ
ＩＣＥ等の回路シミュレータを用いてメモリーモジュー
ルの正常動作を確認する必要があった。
【０００３】
【発明が解決しようとする課題】しかしながら、半導体
集積回路のシリコン面積を小さく押さえるにはメモリー
上の領域もブロック間配線に利用する必要がある。
【０００４】本発明は、メモリモジュール上にブロック
間配線（メモリーモジュール上配線と呼ぶ）を配置し
て、高密度な半導体集積回路を提供することが目的であ
る。
【０００５】
【課題を解決するための手段】これらの目的を達成する
手段を述べる。
【０００６】（１）ワード線とビット線を備えたメモリ
ーモジュール上を通過するメモリモジュール上配線が、
ワード線またはビット線に対して鋭角θ（０＜θ＜９０
度）になるように配置する。
【０００７】（２）ブロック間配線座標系とメモリモジ
ュールのビット線とワード線で構成されるメモリーモジ
ュール標系間の回転角を０度に保ち、メモリモジュール
上配線の配線座標系を前記ブロック間配線座標系に対し
て回転角θ（０＜θ＜９０度）に保つ。
【０００８】（３）ブロック間配線を配置するブロック
間配線座標系とメモリモジュールのビット線とワード線
で構成されるメモリーモジュール座標系間の回転角をθ
（０＜θ＜９０度）に保ち、メモリモジュール上配線の
配線座標系を前記ブロック間配線座標系に対して回転角
を０度に保つ。
【０００９】（４）ブロック間配線を配置するブロック
間配線座標系とメモリモジュールのビット線とワード線
で構成されるメモリーモジュール座標系間の回転角をθ
（０＜θ＜９０度）に保ち、メモリモジュール上配線の
配線座標系を前記ブロック間配線座標系に対して回転角
を０度に保つ。そしてメモリモジュールと回路ブロック
の間に発生する三角状領域に外部と信号のやりとりを行
うパッド回路を設ける。
【００１０】（５）メモリモジュール上配線を、相補的
な信号を伝送する配線を組として隣接させて配置する。
【００１１】（６）メモリモジュール上配線を、回路間
の信号接続をおこなうメモリーモジュール上配線と回路
間の信号接続をおこなわない疑似メモリーモジュール上
配線を組として隣接させて配置する。そしてメモリーモ
ジュール上配線の相補信号を隣接する疑似メモリーモジ
ュール上配線に印加する。
【００１２】（７）一方の半導体集積回路のブロック間
配線を配置するブロック間配線座標系と他方の半導体集
積回路のメモリモジュールのビット線とワード線で構成
されるメモリーモジュール座標系間の回転角をθ（０＜
θ＜９０度）になるように、半導体集積回路形成面を向
かい合わせに張り合わせる。
【００１３】
【作用】次に、本発明の作用を述べる。メモリモジュー
ル上を通過するメモリーモジュール上配線はメモリーモ
ジュールのビット線またはワード線に対して鋭角θ（０
＜θ＜９０度）を保っている。このことによりメモリー
モジュール配線は複数のビット線またはワード線を横切
る。また単一のビット線に対して複数のメモリーモジュ
ール上配線が横切る。このため単一のメモリーモジュー
ル上配線は、平行配線人くらべて小さな結合容量で単一
ビット線またはワード線に結合し、単一ビット線または
ワード線へのノイズの影響は少ない。逆に単一ビット線
またはワード線に対しては複数のメモリーモジュール上
配線がそれぞれ小さな結合容量で結合している。複数の
メモリモジュール上配線によって発生する結合容量ノイ
ズは、信号遷移が同時に発生する確率が小さいことと、
論理の遷移方向が均等であることから、平均的に打ち消
されて小さくなる。（結合ノイズは、メモリモジュール
上配線の信号の結合容量による微分成分であり、Ｈから
Ｌメモリーモジュール上配線の信号が遷移する場合の結
合ノイズとＬからＨに信号が遷移する場合の結合ノイズ
は逆極性でうちけしあう。）またメモリーモジュール上
配線を相補信号の組として配置することにより、結合容
量によるノイズは確実に打ち消すことができる。
【００１４】メモリーモジュール上配線とビット線また
はワード線間の角度を鋭角θ（０＜θ＜９０度）に保つ
ためメモリーモジュールをブロック間配線の座標系にた
いしてθ回転するか、メモリーモジュール上配線のみを
ブロック間配線の座標系にたいしてθ回転する。メモリ
ーモジュールの回転の際に発生する三角形の領域にパッ
ド回路を配置しさらに面積の縮小を効果的にする。
【００１５】このようにして本発明により、メモリモジ
ュール上にメモリモジュール上配線を備えた半導体集積
回路を実現することができる。
【００１６】
【実施例】本発明の半導体集積回路の一実施例につい
て、図面を参照しながら説明する。図１は本発明の第１
の実施例における半導体集積回路の構成図である。
【００１７】図１において、半導体集積回路７はメモリ
ーモジュール１を含んだ４層の金属配線を備えた半導体
集積回路である。メモリーモジュール１はメモリーセル
２に選択的にデータの読み書きを行うために格子状に配
置されたワード線３とビット線４が設けられている。ワ
ード線３は１層目の金属配線、ビット線４は２層目の金
属配線で形成される。メモリーモジュール１の上をブロ
ック間の配線接続の目的でメモリーモジュール上配線
５，６が配置されている。メモリーモジュール上配線５
は３層目の金属配線、メモリモジュール上配線６は４層
目の金属配線で形成されている。
【００１８】メモリーモジュール配線５，６はビット線
４またはワード線３に対して鋭角θ（０＜θ＜９０度）
をなすように配置されている。図の場合、θは４５度で
ある。メモリーモジュール配線５，６は複数のビット線
４またはワード線３に平行することなく横切る。このた
め単一のビットまたはワード線と、単一のメモリーセル
上配線間の結合容量は小さく押さえることができる。結
合容量が大きいとメモリーモジュールの誤動作の原因と
なる。例えば、メモリーの読みだし時に、プリチャージ
後のビット線に重畳するノイズによって誤動作が生じや
すい。
【００１９】図５はθによる結合容量の分布変化を示す
説明図である。図５（Ａ）においてビット線５１とメモ
リーモジュール上配線５２は平行して配置されている。
このとき、メモリーモジュール上配線５３とビット線５
１の間の結合容量５３は最大になる。このため、１本の
メモリーモジュール上配線から１本のビット線へのクロ
ーストークノイズは最大になり、メモリーモジュールの
誤動作を引き起こす可能性が高くなる。一方、５図
（Ｂ）ではビット線５４とメモリーモジュール上配線５
５が鋭角θをなす様に配置されている。単一のメモリー
上配線に着目した場合、結合容量５６は複数のビット線
に分配されている。単一のビット線と単一のメモリーセ
ル上配線に着目するとその結合容量は５図（Ａ）の場合
にくらべて小さくなる。
【００２０】１本のメモリーモジュール上配線から１本
のビット線へのクローストークノイズは平行配線にくら
べて十分に小さくなり、誤動作の原因になりにくい。
（メモリーモジュールのノイズ耐性に対する対策設計は
平行配線に関する場合に比べて容易になる。通常は対策
は不要である。）また、１本のメモリーセル上配線に
は、複数のメモリーモジュール上配線が交差する場合が
考えられる。このとき、メモリーセル上配線が同一時刻
に同一論理方向に遷移をおこすことは極めてまれで、通
常は遷移時刻は分散して、Ｈ→Ｌ、Ｌ→Ｈの遷移は平均
的に発生すると考えられる。逆方向論理に遷移するメモ
リーセル上配線からビット線に及ぼすノイズはお互いに
打ち消しあう方向にあること、同一時刻に同時に遷移す
ることが極めて希であることからメモリーモジュール上
配線によって誤動作は発生しにくくなる。しかし、確率
的にノイズの原因になる可能性もありうるので、半導体
集積回路の設計検証段階でメモリーモジュール上配線の
時系列信号を追跡して結合ノイズが実際に十分小さな値
になっていることを検証する事が望ましい。
【００２１】図２は本発明の第２の実施例における半導
体集積回路の構成図である。図２において、半導体集積
回路２１はメモリーモジュール２３を含む回路ブロック
を多層の金属配線によって接続した半導体集積回路であ
る。
【００２２】回路ブロック２２および２４は、ブロック
間配線２６ａで接続されている。ブロック間配線２６ａ
はメモリーモジュール２７と交差し、交差部分の配線を
メモリーモジュール上配線２５と呼んでいる。ブロック
間配線２６ｅ，２６ａ，２６ｃ，２６ｆ，２６ｂ，２６
ｄはＸＹ直交座標系であるブロック間配線座標系２８の
座標軸に直交するように配置されている。一方メモリー
モジュール23のワード線およびビット線はメモリーモジ
ュール座標系２７に直交するように構成されている。メ
モリーモジュール座標系２７とブロック間配線座標系２
８の座標系間の回転角は０度に保たれ、メモリーモジュ
ール上配線２５がメモリー上配線２５がメモリモジュー
ル座標軸にたいしてθ（０＜θ＜９０度）になるように
配線される。このような構成をとることによりメモリー
モジュール上配線２５からビット線またはワード線への
結合ノイズの影響は実施例１に説明したように回避する
事ができる。また本実施例では従来の配置配線ツールで
メモリーモジュール上配線のみ配線アルゴリズムを変更
することにより対応する事ができる。
【００２３】図３は本発明の第３の実施例における半導
体集積回路の構成図である。図３は図２に比べてメモリ
ーモジュール上配線３５をブロック間座標系38の軸と直
交するように配置した点、メモリモジュール３５を回転
して配置し、メモリーモジュール上配線３５とビット線
またはワード線がθ（０＜θ＜９０度）をなすように配
置した点が異なる。この方法によればメモリーモジュー
ルを回転して配置するだけで、従来の配置配線ツールを
なんら変更することなく用いることができる。
【００２４】図４は本発明の第４の実施例における半導
体集積回路の構成図である。図４は第３の実施例に沿っ
てメモリーモジュール４７が配置されている。半導体集
積回路４１は回路ブロック４２ａ，４２ｂ，４２ｄとメ
モリーモジュール４７を備えチップの入出力はパッド回
路４３ａ，４３ｂを介して行われる。パッド回路４３ａ
はメモリーモジュール４７の四隅の三角状領域４４に配
置されチップ面積を有効に利用している。
【００２５】図６は本発明の第5の実施例における半導
体集積回路の構成図である。図６は第１の実施例の図１
と比べてメモリーモジュール上配線に隣接するように疑
似メモリーモジュール上配線を設けた点が異なる。図６
において疑似メモリモジュール上配線６７ａ，６７ｂは
それぞれに隣接するメモリーモジュール上配線６６ａ，
６６ｂの反転信号（相補信号）が印加される。ここで反
転信号を駆動するゲートの出力インピーダンスはメモリ
ーモジュール上配線の信号波形の反転になるように大き
さを調整することが重要である。この手続きにより疑似
メモリーモジュール上配線からビット線またはワード線
に生ずるノイズがメモリーモジュール上配線によって生
ずるノイズの反転であることが保証される。
【００２６】このようにメモリーモジュール上配線をそ
の反転信号を伝送する疑似メモリーモジュール上配線と
組にして配置することにより、多数のメモリーモジュー
ル上配線が同一時刻に同一論理方向に遷移する事象が生
じても、Ｈ→Ｌ、Ｌ→Ｈの遷移が必ず同一割合でおこ
り、メモリーセル上配線からビット線に及ぼすノイズは
いつもお互いに打ち消しあう。こうして半導体集積回路
の設計検証段階でメモリーモジュール上配線の時系列信
号を追跡して結合ノイズが実際に十分小さな値になって
いることを検証する事は不要となる。
【００２７】なお本実施例ではメモリーモジュールが同
一半導体集積回路内にある場合を考えたが複数のチップ
の半導体回路形成面を張り合わせて構成する半導体集積
回路に関してもメモリーモジュールに交錯する配線には
同様の考え方が適用される。
【００２８】本発明の半導体集積回路で重要な点はメモ
リーモジュールのビット線またはワード線にブロック間
配線を平行に交錯させないこと、交錯させるブロック間
配線に対して相補的な信号を与える疑似メモリーモジュ
ール上配線を設けることである。
【００２９】
【発明の効果】以上のように本発明は、メモリーモジュ
ールのノイズによる誤動作なく、任意の配線をメモリー
モジュール上に配置することができて、デバイス面積を
節約することができる。その結果、低コスト化、低消費
電力化、高速化など効果が得られる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１の実施例におけ
る構成図
【図２】本発明の半導体集積回路の第２の実施例におけ
る構成図
【図３】本発明の半導体集積回路の第３の実施例におけ
る構成図
【図４】本発明の半導体集積回路の第４の実施例におけ
る構成図
【図５】本発明の説明図
【図６】本発明の半導体集積回路の第５の実施例におけ
る構成図
【符号の説明】
１ メモリーモジュール ２ メモリーセル ３ ワード線 ４ ビット線 ５，６ メモリーモジュール上配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】ワード線とビット線を備えたメモリーモジ
    ュールを含む半導体集積回路であって、前記メモリモジュール上を通過するメモリモジュール上
    配線が前記ワード線または前記ビット線に対して鋭角θ
    （０＜θ＜９０度）をなすように配置し、 前記メモリモジュールを含む回路ブロックを接続したブ
    ロック間配線を配置するブロック間配線座標系と、前記
    メモリモジュールの前記ビット線と前記ワード線で構成
    されるメモリーモジュール標系との間の回転角を０度に
    保ち、 前記メモリモジュール上配線の配線座標系を前記ブロッ
    ク間配線座標系に対して回転角をθ（０＜θ＜９０度）
    に保つ ことを特徴とする半導体集積回路。
  2. 【請求項２】ワード線とビット線を備えたメモリーモジ
    ュールを含む半導体集積回路であって、 前記メモリモジュール上を通過するメモリモジュール上
    配線が前記ワード線または前記ビット線に対して鋭角θ
    （０＜θ＜９０度）をなすように配置し、 前記メモリモジュールを含む回路ブロックを接続したブ
    ロック間配線を配置するブロック間配線座標系と、前記
    メモリモジュールの前記ビット線と前記ワード線で構成
    されるメモリーモジュール座標系間の回転角をθ（０＜
    θ＜９０度）に保ち、 前記メモリモジュール上配線の配線座標系を前記ブロッ
    ク間配線座標系に対して回転角を０度に保つ ことを特徴
    とする半導体集積回路。
  3. 【請求項３】メモリモジュールと回路ブロックの間に発
    生する三角状領域に外部と信号のやりとりを行うパッド
    回路を設けたことを特徴とする請求項２記載の半導体集
    積回路。
  4. 【請求項４】ワード線とビット線を備えたメモリーモジ
    ュールを含む半導体集積回路であって、 前記メモリモジュール上を通過するメモリモジュール上
    配線が前記ワード線または前記ビット線に対して鋭角θ
    （０＜θ＜９０度）をなすように配置し、 相補的な信号を伝送する前記メモリモジュール上配線を
    組として隣接させて配置する ことを特徴とする半導体集
    積回路。
  5. 【請求項５】回路間の信号接続を行うメモリーモジュー
    ル上配線と回路間の信号接続を行わない疑似メモリーモ
    ジュール上配線を組として隣接させて配置し、前記メモ
    リーモジュール上配線の相補信号が隣接する疑似メモリ
    ーモジュール上配線に印加されること特徴とする請求項
    ４記載の半導体集積回路。
  6. 【請求項６】メモリモジュールを含む回路ブロックと入
    出力回路で構成された複数の半導体集積回路を、お互い
    の入出パッド間の電気的接続がとれるよるに半導体集積
    回路形成面を向かい合わせに張り合わせて構成する半導
    体集積回路において、一方の半導体集積回路のブロック
    間配線を配置するブロック間配線座標系と他方の半導体
    集積回路のメモリモジュールのビット線とワード線で構
    成されるメモリーモジュール座標系間の回転角をθ（０
    ＜θ＜９０度）になるように張り合わせて構成すること
    を特徴とする半導体集積回路。
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