JP4190865B2 - 半導体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに関し、特に、等間隔で配線された拡散層線の隣接拡散層線をドレインまたはソースとしワード線をゲートとするメモリセルを備える半導体メモリに関する。
【０００２】
【従来の技術】
従来、この種の半導体メモリは、大容量メモリとして広く用いられてきた。また、高速化のため、メモリセルアレイが、Ｍ本のワード線ごとに列方向に分割され、複数ブロックから構成される。この場合、分割されたブロックが、アドレスに応じて選択的に接地されるＮ＋１本の仮想接地線と、これら仮想接地線の間に位置しアドレスに応じて選択的にセンスされるＮ本の主ビット線とを共有し、列方向に隣接して交互に線対称に配置され、仮想接地線に対応して４分の１の等間隔で配線された拡散層線の隣接拡散層線をドレインまたはソースとしＭ本のワード線をゲートとするＭ行および４Ｎ列のメモリセルを備える。例えば、図８は、この従来の半導体メモリにおけるメモリセルアレイの１部を示す部分回路図である（特許文献１参照）。
【０００３】
図８を参照すると、この従来の半導体メモリは、メモリセルアレイが３本のワード線ごとに列方向に３つのブロックに分割され、分割された各ブロック０，１，２が、アドレスに応じて選択的に接地される２本の仮想接地線Ｄ３，Ｄ５と、これら仮想接地線の間に位置しアドレスに応じて選択的にセンスされる２本の主ビット線Ｄ４，Ｄ６とを共有し、列方向に隣接して交互に線対称に配置される。但し、ワード線およびブロックの数は、図面記載の便宜上、それぞれ３つとされ、仮想接地線または主ビット線も４本のみ記載されている。
【０００４】
また、各ブロック０，１，２は、仮想接地線に対応して４分の１の等間隔で配線された拡散層線の隣接拡散層線をドレインまたはソースとし３本のワード線をゲートとする３行および４列単位のメモリセルを備え、更に、拡散層線の一端側，他端側で、２本の列選択線をそれぞれ配線し、主ビット線および仮想接地線に対応して、３個のビット列選択トランジスタと、３個の接地列選択トランジスタとを４列メモリセル単位に備える。
【０００５】
例えば、ブロック１は、拡散層線ＢＮ１１〜１７の一端側で、主ビット線Ｄ４に接続する３個のビット列選択トランジスタＳ４１，Ｓ４０，Ｓ４２を備える。ビット列選択トランジスタＳ４１は、主ビット線Ｄ４に接続する拡散層と、４列メモリセル単位の中央の拡散層線ＢＮ１３とをドレインまたはソースとし列選択線ＢＳ１１をゲートとし、ビット列選択トランジスタＳ４０，Ｓ４２は、主ビット線Ｄ４に接続する拡散層と、拡散層線ＢＮ１３の隣接拡散層線ＢＮ１２，ＢＮ１４とをそれぞれドレインまたはソースとし列選択線ＢＳ１０をそれぞれゲートとする。
【０００６】
また、ブロック１は、拡散層線ＢＮ１１〜１７の他端側で、仮想接地線Ｄ５に接続する３個の接地列選択トランジスタＳ５１，Ｓ５０，Ｓ５２を備える。接地列選択トランジスタＳ５１は、仮想接地線Ｄ５に接続する拡散層と、４列メモリセル単位の端の拡散層線ＢＮ１５とをドレインまたはソースとし列選択線ＢＳ１０をゲートとし、接地列選択トランジスタＳ５０，Ｓ５２は、拡散層線ＢＮ１５の隣接拡散層線ＢＮ１４，ＢＮ１６とをそれぞれドレインまたはソースとし列選択線ＢＳ１１をそれぞれゲートとする。
【０００７】
次に、この従来の半導体メモリにおけるメモリセルの選択動作について説明する。なお、この従来の半導体メモリにおいて、各ブロックのメモリセルアレイは、４列メモリセル単位に同一構成であり同様または対称的に動作するので、例えば、図示したように、仮想接地線Ｄ３，Ｄ５間と、ブロック１のワード線Ｗ１１とに対応した４つのメモリセルＭ１〜Ｍ４を選択する場合について、それぞれ説明する。
【０００８】
これらメモリセルＭ１〜Ｍ４選択の場合、それぞれ、ブロック１のワード線Ｗ１１のみが高レベルになり、対応するメモリセルは、メモリデータに応じてそれぞれオンまたはオフし、ワード線Ｗ１１以外の全ブロックのワード線Ｗ１０，Ｗ１２，Ｗ００〜０２，Ｗ２０〜２２は低レベルであり、対応するメモリセルは、全てオフしている。
【０００９】
まず、メモリセルＭ１選択の場合、アドレスに応じて仮想接地線Ｄ３，Ｄ５が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、列選択線ＢＳ１０が高レベルになる。これにより、接地列選択トランジスタＳ３１，Ｓ５１およびビット列選択トランジスタＳ４０，Ｓ４２がオンし、メモリセルＭ１を含むメモリセル列の両側の拡散層線ＢＮ１１，ＢＮ１２が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ１のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００１０】
メモリセルＭ２選択の場合、アドレスに応じて仮想接地線Ｄ３，Ｄ５が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、列選択線ＢＳ１１が高レベルになる。これにより、接地列選択トランジスタＳ３２，Ｓ５０およびビット列選択トランジスタＳ４１がオンし、メモリセルＭ２を含むメモリセル列の両側の拡散層線ＢＮ１２，ＢＮ１３が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ２のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００１１】
メモリセルＭ３選択の場合、アドレスに応じて仮想接地線Ｄ５，Ｄ３が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、列選択線ＢＳ１１が高レベルになる。これにより、接地列選択トランジスタＳ５０，Ｓ３２およびビット列選択トランジスタＳ４１がオンし、メモリセルＭ３を含むメモリセル列の両側の拡散層線ＢＮ１４，ＢＮ１３が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ３のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００１２】
メモリセルＭ４選択の場合、アドレスに応じて仮想接地線Ｄ５，Ｄ３が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、列選択線ＢＳ１０が高レベルになる。これにより、接地列選択トランジスタＳ５１，Ｓ３１およびビット列選択トランジスタＳ４２，Ｓ４０がオンし、メモリセルＭ４を含むメモリセル列の両側の拡散層線ＢＮ１５，ＢＮ１４が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ４のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００１３】
また、上述のように、４列メモリセル単位の仮想接地線Ｄ３，Ｄ５の一方を常にプリチャージすることにより、隣接する４列メモリセルとの間で、選択のメモリセルを介したチャージシェアリングが防止され、メモリセルＭ１〜Ｍ４の選択が４列メモリセル単位で分離されて行われる。
【００１４】
図９は、この従来の半導体メモリにおけるメモリセルアレイの１部を示す部分レイアウト図であり、図８に示したメモリセルアレイの１部におけるブロック１の部分を示す。この従来の半導体メモリは、図９に示すように、各ブロックが、等間隔で配線された拡散層線の隣接拡散層線をドレインまたはソースとしワード線をゲートとするメモリセルを備え、拡散層線の一端側および他端側で、交互に、主ビット線，仮想接地線に接続するコネクタを１個ずつ４列メモリセル単位に備えて構成でき、大容量メモリが可能であり、また、メモリセルアレイが複数のワード線ごとに列方向にブロック分割され、主ビット線に選択的に並列接続されるメモリセル数が少なく、主ビット線の負荷が小さくなり、高速化が可能である。
【００１５】
また、この従来の半導体メモリは、アドレスに応じてワード線により選択されるメモリセルが異なっても、主ビット線から仮想接地線に流れるセンス電流の経路が、同等のビット列選択トランジスタと、同等のメモリセルと、同等の接地列選択トランジスタと、ほぼ１本分の長さの拡散層線とから構成され、ほぼ一定の等価抵抗を有し、動作マージンを確保し易くなり、センスアンプを高速設計でき、更に高速化が可能である。
【００１６】
【特許文献１】
特開平５−１６７０４２号公報（段落００２２〜００２６，図３，図４）
【００１７】
【発明が解決しようとする課題】
上述したように、この従来の半導体メモリでは、例えば、メモリセルＭ１，Ｍ４選択の場合、アドレスに応じてビット列選択トランジスタＳ４０，Ｓ４２がオンし、主ビット線Ｄ４から拡散層線ＢＮ１２，ＢＮ１４が充電され、更に、メモリセルＭ２またはＭ３の状態により拡散層線ＢＮ１３が充電される。また、メモリセルＭ２，Ｍ３選択の場合、アドレスに応じてビット列選択トランジスタＳ４１がオンし、主ビット線Ｄ４から拡散層線ＢＮ１３が充電され、更に、メモリセルＭ３，Ｍ２の状態により拡散層線ＢＮ１４またはＢＮ１２が充電される。
【００１８】
従って、この従来の半導体メモリでは、アドレス選択およびメモリセル状態に応じて、主ビット線から充電される拡散層線が１本〜３本とばらつき、主ビット線Ｄ４から充電される充電負荷容量が３倍ばらつき、動作マージンが狭くなり、主ビット線を介してセンスアンプがセンスするセンス判定時間が遅延し、更に高速化することが難しいと云う問題がある。
【００１９】
例えば、図１０は、この従来の半導体メモリにおける充電負荷容量のばらつきによるセンス判定時間の遅延を説明するための説明図である。分図（Ａ），（Ｂ），（Ｃ）は、充電負荷容量が、ばらつき平均，大，小である場合について、選択メモリのオン／オフ状態に対応したセンス電圧であるオンレベル／オフレベルの時間変化の例をそれぞれ示す。一般に、センスアンプがセンス判定時に参照するリファレンスレベルは、分図（Ａ）に示すように、ばらつき平均の充電負荷容量および動作マージンに対応して設定される。仮に、アドレス選択およびメモリセル状態により、充電負荷容量が大きくなった場合、分図（Ｂ）に示すように、充電能力一定により充電不足となり、オンレベル／オフレベルが共に下がり、動作マージンが狭くなり、オフレベルのセンス判定時間が遅延し、充電負荷容量が小さくなった場合、分図（Ｃ）に示すように、充電能力一定により過充電となり、オンレベル／オフレベルが共に上がり、動作マージンが狭くなり、オンレベルのセンス判定時間が遅延する。
【００２０】
また、この従来の半導体メモリは、メモリセルアレイが複数のワード線ごとに列方向に分割された各ブロックで、等間隔で配線された拡散層線の一端側，他端側で交互に主ビット線，仮想接地線に接続するビット列選択トランジスタ，ビット列選択トランジスタを３個ずつ４列メモリセル単位に備え、２本の列選択線ＢＳ１０，ＢＳ１１がそれぞれ配線される領域を有する。この領域のチップ全体に対する面積割合が、分割されたブロックの数が増大するほど大きくなるため、更に高速化するために、ブロックの数を増大させ、主ビット線に選択的に並列接続されるメモリセル数を少なくし、主ビット線の負荷を小さくすると、チップ全体の面積が著しく増大すると云う問題もある。
【００２１】
また、この対策として、特許文献１に記載されている他の構成例のように、回路構成が同一で、等間隔で配線された拡散層線の一端側，他端側で、１本の列選択線ＢＳ１０またはＢＳ１１をそれぞれ配線した場合、主ビット線から仮想接地線に流れるセンス電流の経路が、ワード線により選択されたメモリセルでＵターンする経路になり、ワード線の選択により異なる等価抵抗を有するようになり、動作マージンを確保できず、センスアンプの高速設計が難しくなり、高速化できなくなる。
【００２２】
従って、本発明の目的は、チップ全体の面積を増大させず、更に高速化することにある。
【００２３】
【課題を解決するための手段】
そのため、本発明は、メモリセルアレイがＭ本のワード線ごとに列方向に分割され、分割されたブロックが、アドレスに応じて選択的に接地されるＮ＋１本の仮想接地線と、これら仮想接地線の間に位置しアドレスに応じて選択的にセンスされるＮ本の主ビット線とを共有し、列方向に隣接して交互に線対称に配置され、前記仮想接地線に対応して４分の１の等間隔で配線された拡散層線の隣接拡散層線をドレインまたはソースとしＭ本のワード線をゲートとするＭ行および４Ｎ列のメモリセルを備える半導体メモリにおいて、
前記ブロックが、前記拡散層線の一端側で前記主ビット線に接続する拡散層と４列メモリセル単位の中央の拡散層線およびその隣接拡散層線とをそれぞれドレインまたはソースとしビット列選択線をそれぞれゲートとする３個のビット列選択トランジスタと、
前記拡散層線の他端側で前記仮想接地線に接続する拡散層と４列メモリセル単位の端の拡散層線およびその隣接拡散層線とをそれぞれドレインまたはソースとし接地列選択線をそれぞれゲートとする３個の接地列選択トランジスタと、
前記拡散層線の他端側の隣接ブロックとの間で４列メモリセル単位の中央の拡散層線を互いに接続するブロック間ビット線の半分と、
前記拡散層線の一端側の隣接ブロックとの間で４列メモリセル単位の端の拡散層線を互いに接続するブロック間接地線の半分とを４列メモリセル単位に備えている。
【００２４】
また、前記ブロック間ビット線が、前記拡散層線の他端側の隣接ブロックとの間で前記拡散層線の他端を互いに接続し、前記ブロック間接地線が、前記拡散層線の一端側の隣接ブロックとの間で前記拡散層線の一端を互いに接続している。
【００２５】
また、前記ブロック間ビット線が、前記拡散層線の他端側の隣接ブロックとの間で前記拡散層線の一端を互いに接続し、前記ブロック間接地線が、前記拡散層線の一端側の隣接ブロックとの間で前記拡散層線の他端を互いに接続している。
【００２６】
また、前記ブロック間ビット線および前記ブロック間接地線は、前記主ビット線または前記仮想接地線と異なる配線層で形成され、コネクタを介して前記拡散層線の一端または他端にそれぞれ接続している。
【００２７】
また、前記主ビット線および前記仮想接地線が、互いに異なる配線層で形成されている。
【００２８】
また、メモリセル無しのダミーのビット列選択ブロックまたは接地列選択ブロックを複数ブロックの初段ブロックまたは終段ブロックに隣接して備えている。
【００２９】
また、前記ダミーのビット列選択ブロックが、前記ブロック間ビット線および前記主ビット線をドレインまたはソースに接続しビット列選択線をゲートとするビット列選択トランジスタと、
前記ブロック間ビット線に接続し前記拡散層線の３本と電気的に等価なダミーの拡散層またはトランジスタとを４列メモリセル単位に備えている。
【００３０】
また、前記ダミーの接地列選択ブロックが、前記ブロック間接地線および前記仮想接地線をドレインまたはソースに接続し接地列選択線をゲートとする接地列選択トランジスタと、
前記ブロック間接地線に接続し前記拡散層線と電気的に等価なダミーの拡散層またはトランジスタとを４列メモリセル単位に備えている。
【００３１】
また、本発明は、メモリセルアレイがＭ本のワード線ごとに列方向に分割され、分割されたブロックが、アドレスに応じて選択的に接地，プリチャージまたはセンスされる複数の主ビット線を有し、列方向に隣接して交互に線対称に配置され、前記主ビット線に対応して２分の１の等間隔で配線された拡散層線の隣接拡散層線をドレインまたはソースとしＭ本のワード線をゲートとするＭ行および２列単位のメモリセルを備える半導体メモリにおいて、
前記ブロックが、前記拡散層線の一端側，他端側で交互に主ビット線に接続する拡散層と主ビット線に対応した拡散層線およびその隣接拡散層線とをそれぞれドレインまたはソースとし第１，第２の列選択線をそれぞれゲートとする３個の列選択トランジスタと、
前記拡散層線の他端側，一端側の隣接ブロックとの間で交互に主ビット線に対応した拡散層線を互いに接続するブロック間ビット線の半分とを２列メモリセル単位に備えている。
【００３２】
また、前記メモリセルが、フローティングゲートまたはＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ）膜をワード線の下層に配置する不揮発性メモリセルである。
【００３３】
【発明の実施の形態】
次に、本発明について、図面を参照して説明する。図１は、本発明の半導体メモリの実施形態１におけるメモリセルアレイの１部を示す部分回路図である。
【００３４】
図１を参照すると、本実施形態の半導体メモリは、従来と同じく、メモリセルアレイが３本のワード線ごとに列方向に３つのブロックに分割され、分割された各ブロック０，１，２が、アドレスに応じて選択的に接地される３本の仮想接地線Ｄ３，Ｄ５と、これら仮想接地線の間に位置しアドレスに応じて選択的にセンスされる２本の主ビット線Ｄ４，Ｄ６とを共有し、列方向に隣接して交互に線対称に配置される。但し、ワード線およびブロックの数は、図面記載の便宜上、それぞれ３つとされ、仮想接地線または主ビット線も４本のみ記載されている。
【００３５】
また、各ブロック０，１，２は、仮想接地線に対応して４分の１の等間隔で配線された拡散層線の隣接拡散層線をドレインまたはソースとし３本のワード線をゲートとする３行および４列単位のメモリセルを備え、さらに、本実施形態では、各ブロックが、拡散層線の一端側，他端側で、ビット列選択線，接地列選択線を配線し、主ビット線および仮想接地線に対応して、３個のビット列選択トランジスタと、３個の接地列選択トランジスタと、ブロック間ビット線の半分と、ブロック間接地線の半分とを４列メモリセル単位に備える。
【００３６】
３個のビット列選択トランジスタは、拡散層線の一端側で主ビット線に接続する拡散層と４列メモリセル単位の中央の拡散層線およびその隣接拡散層線とをそれぞれドレインまたはソースとしビット列選択線をそれぞれゲートとする。例えば、ブロック１で主ビット線Ｄ４に接続する３個のビット列選択トランジスタＳ４１，Ｓ４０，４２は、拡散層線ＢＮ１１〜１７の一端側で拡散層と、４列メモリセル単位の中央の拡散層線ＢＮ１３およびその隣接拡散層線ＢＮ１２，ＢＮ１４とをそれぞれドレインまたはソースとし、ビット列選択線ＢＳ１１をそれぞれゲートとする。
【００３７】
３個の接地列選択トランジスタは、拡散層線の他端側で仮想接地線に接続する拡散層と４列メモリセル単位の端の拡散層線およびその隣接拡散層線とをそれぞれドレインまたはソースとし接地列選択線をそれぞれゲートとする。例えば、ブロック１で仮想接地線Ｄ５に接続する３個の接地列選択トランジスタＳ５１，Ｓ５０，Ｓ５２は、拡散層線ＢＮ１１〜１７の他端側で仮想接地線Ｄ５に接続する拡散層と、４列メモリセル単位の端の拡散層線ＢＮ１５およびその隣接拡散層線ＢＮ１４，ＢＮ１６とをそれぞれドレインまたはソースとし、接地列選択線ＢＳ１０をそれぞれゲートとする。
【００３８】
ブロック間ビット線は、拡散層線の他端側の隣接ブロックとの間で４列メモリセル単位の中央の拡散層線を互いに接続し、その半分が１ブロック内に含まれる。本実施形態では、ブロック間ビット線が拡散層で構成され、中央の拡散層線の他端を互いに接続する。例えば、主ビット線Ｄ４に対応したブロック１，２間のブロック間ビット線Ｄ４１２は、拡散層線ＢＮ１１〜１７の他端側の隣接ブロック２との間で４列メモリセル単位の中央の拡散層線ＢＮ１３およびＢＮ２３を互いに接続する。
【００３９】
ブロック間接地線は、拡散層線の一端側の隣接ブロックとの間で４列メモリセル単位の端の拡散層線を互いに接続し、その半分が１ブロック内に含まれる。本実施形態では、ブロック間接地線が拡散層で構成され、端の拡散層線の一端を互いに接続する。例えば、仮想接地線Ｄ５に対応したブロック０，１間のブロック間接地線Ｄ５０１は、拡散層線ＢＮ１１〜１７の他端側の隣接ブロック０との間で４列メモリセル単位の端の拡散層線ＢＮ１５およびＢＮ０５を互いに接続する。
【００４０】
次に、本実施形態の半導体メモリにおけるメモリセルの選択動作について説明する。なお、本実施形態の半導体メモリにおいて、従来と同じく、各ブロックのメモリセルアレイは、４列メモリセル単位に同一構成であり同様に動作するので、例えば、図示したように、仮想接地線Ｄ３，Ｄ５間と、ブロック１のワード線Ｗ１１とに対応した４つのメモリセルＭ１〜Ｍ４を選択する場合について、それぞれ説明する。
【００４１】
これらメモリセルＭ１〜Ｍ４選択の場合、従来と同じく、それぞれ、ブロック１のワード線Ｗ１１のみが高レベルになり、対応するメモリセルは、メモリデータに応じてそれぞれオンまたはオフし、ワード線Ｗ１１以外の全ブロックのワード線Ｗ１０，Ｗ１２，Ｗ００〜０２，Ｗ２０〜２２は低レベルであり、対応するメモリセルは、全てオフしている。
【００４２】
まず、メモリセルＭ１選択の場合、アドレスに応じて仮想接地線Ｄ３，Ｄ５が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、ビット列選択線ＢＳ１１および接地列選択線ＢＳ００が高レベルになる。これにより、ビット列選択トランジスタＳ４０，Ｓ４１，Ｓ４２および接地列選択トランジスタＲ３１，Ｒ３２，Ｒ５０，Ｒ５１がオンし、仮想接地線Ｄ３，接地列選択トランジスタＲ３１，拡散層線ＢＮ０１およびブロック間接地線Ｄ３０１を介して拡散層線ＢＮ１１が選択的に接地され、メモリセルＭ１を含むメモリセル列の両側の拡散層線ＢＮ１１，ＢＮ１２が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ１のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００４３】
メモリセルＭ２選択の場合、アドレスに応じて仮想接地線Ｄ３，Ｄ５が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、接地列選択線ＢＳ１０およびビット列選択線ＢＳ２１が高レベルになる。これにより、接地列選択トランジスタＳ３１，Ｓ３２，Ｓ５０，Ｓ５１およびビット列選択トランジスタＴ４０，Ｔ４１，Ｔ４２がオンし、主ビット線Ｄ４，ビット列選択トランジスタＴ４１，拡散層線ＢＮ２３およびブロック間ビット線Ｄ４１２を介して拡散層線ＢＮ１３が選択的にセンスされ、メモリセルＭ２を含むメモリセル列の両側の拡散層線ＢＮ１２，ＢＮ１３が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ２のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００４４】
メモリセルＭ３選択の場合、アドレスに応じて仮想接地線Ｄ５，Ｄ３が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、接地列選択線ＢＳ１０およびビット列選択線ＢＳ２１が高レベルになる。これにより、接地列選択トランジスタＳ３１，Ｓ３２，Ｓ５０，Ｓ５１およびビット列選択トランジスタＴ４０，Ｔ４１，Ｔ４２がオンし、主ビット線Ｄ４，ビット列選択トランジスタＴ４１，拡散層線ＢＮ２３およびブロック間ビット線Ｄ４１２を介して拡散層線ＢＮ１３が選択的にセンスされ、メモリセルＭ３を含むメモリセル列の両側の拡散層線ＢＮ１４，ＢＮ１３が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ３のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００４５】
メモリセルＭ４選択の場合、アドレスに応じて仮想接地線Ｄ５，Ｄ３が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、ビット列選択線ＢＳ１１および接地列選択線ＢＳ００が高レベルになる。これにより、ビット列選択トランジスタＳ４０，Ｓ４１，Ｓ４２および接地列選択トランジスタＲ３１，Ｒ３２，Ｒ５０，Ｒ５１がオンし、仮想接地線Ｄ５，接地列選択トランジスタＲ５１，拡散層線ＢＮ０５およびブロック間接地線Ｄ５０１を介して拡散層線ＢＮ１５が選択的に接地され、メモリセルＭ４を含むメモリセル列の両側の拡散層線ＢＮ１５，ＢＮ１４が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ４のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００４６】
また、これらメモリセルＭ１〜Ｍ４の選択は、従来と同じく、４列メモリセル単位の仮想接地線Ｄ３，Ｄ５の一方を常にプリチャージすることにより、隣接する４列メモリセルとの間で、選択のメモリセルを介したチャージシェアリングが防止され、４列メモリセル単位で分離されて行われる。
【００４７】
本実施形態の半導体メモリは、上述のように、例えば、メモリセルＭ１，Ｍ４選択の場合、アドレスに応じてビット列選択トランジスタＳ４０〜Ｓ４２がオンし、主ビット線Ｄ４から４本の拡散層線ＢＮ１２〜ＢＮ１４およびＢＮ２３が充電され、また、メモリセルＭ２，Ｍ３選択の場合、アドレスに応じてビット列選択トランジスタＴ４０〜Ｔ４２がオンし、主ビット線Ｄ４から４本の拡散層線ＢＮ２２〜ＢＮ２４およびＢＮ１３が充電される。従って、アドレス選択およびメモリセル状態に対して、主ビット線から充電される拡散層線の数が変化せず常に４本であり、主ビット線から充電される充電負荷容量が一定であり、動作マージンを確保し易くなり、主ビット線を介してセンスするセンスアンプを高速設計でき、更に高速化できる。
【００４８】
また、図２は、本実施形態の半導体メモリにおけるメモリセルアレイの１部を示す部分レイアウト図であり、図１に示したメモリセルアレイの１部におけるブロック１の部分を示す。本実施形態の半導体メモリは、図２に示すように、各ブロックが、等間隔で配線された拡散層線の一端側および他端側で、交互に主ビット線，仮想接地線に接続するコネクタを１個ずつ４列メモリセル単位に備え、且つ、１本のビット列選択線または接地列選択線をそれぞれ配線して構成でき、この領域のチップ全体に対する面積割合が従来の半導体メモリより小さくなる。このため、大容量メモリが可能であり、従来の半導体メモリと同じチップ面積で、ブロックの数を増大させ、主ビット線に選択的に並列接続されるメモリセル数を少なくし、主ビット線の負荷を小さくし、更に高速化できる。
【００４９】
なお、本実施形態の半導体メモリでは、主ビット線および仮想接地線を同一の配線層で形成するとして説明したが、この説明に限定されず、例えば、主ビット線および前記仮想接地線を互いに異なる配線層で形成する変形例も可能である。
【００５０】
例えば、図３は、この変形例の半導体メモリにおけるメモリセルアレイの１部を示す部分レイアウト図であり、図２と同様に、図１に示したメモリセルアレイの１部におけるブロック１の部分を示す。図３に示すように、この変形例の半導体メモリでは、仮想接地線Ｄ３，Ｄ５と主ビット線Ｄ４，Ｄ６とが互いに異なる１ＡＬ配線層および２ＡＬ配線層により交互に形成され、図２と比較すると、主ビット線が１ＡＬ配線でなく２ＡＬ配線であることを除き、同レイアウト構成である。この仮想接地線および主ビット線の配線層の相違により、同一配線層の場合と比較して、配線ピッチによるメモリセルサイズ制限が緩和され、更なるメモリセルの縮小が可能となり、チップサイズの縮小を図れ、主ビット線が上層の配線層から形成されるので線間容量が減少し、主ビット線の配線容量を削減でき、高速化に有利である。
【００５１】
図４は、本発明の半導体メモリの実施形態２におけるメモリセルアレイの１部を示す部分回路図である。
【００５２】
図４を参照すると、本実施形態の半導体メモリは、図１に示した実施形態１の半導体メモリと同じ回路構成であり、同じ拡散層線，メモリセル，ビット列選択トランジスタ，接地列選択トランジスタを備え、ブロック間ビット線およびブロック間接地線と拡散層線との接続方法のみ異なる。
【００５３】
本実施形態の半導体メモリにおいて、ブロック間ビット線は、拡散層線の他端側の隣接ブロックとの間で、４列メモリセル単位の中央に位置する拡散層線の一端を互いに接続し、ブロック間接地線は、拡散層線の一端側の隣接ブロックとの間で、４列メモリセル単位の端に位置する拡散層線の他端を互いに接続する。そのため、これらブロック間ビット線およびブロック間接地線は、拡散層でなく、主ビット線または仮想接地線と異なる配線層で形成され、コネクタを介して、拡散層線の一端または他端にそれぞれ接続する。
【００５４】
次に、本実施形態の半導体メモリにおけるメモリセルの選択動作について説明する。なお、本実施形態の半導体メモリは、図１に示した実施形態１の半導体メモリと、ブロック間ビット線およびブロック間接地線と拡散層線との接続方法を除き、同じ回路構成であり、拡散層線におけるセンス電流の向きを除き、同じく動作する。従って、例えば、仮想接地線Ｄ３，Ｄ５間と、ブロック１のワード線Ｗ１１とに対応した４つのメモリセルＭ１〜Ｍ４を含む４列メモリセルから、メモリセルＭ１を含むメモリセル列のメモリセルを選択する場合のセンス電流の経路について説明する。
【００５５】
メモリセルＭ１選択の場合、図１に示した実施形態１の半導体メモリと同じく、メモリセルＭ１を含むメモリセル列の両側の拡散層線ＢＮ１１，ＢＮ１２が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ１のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。このセンス電流は、ブロック間接地線Ｄ３０１が拡散層線ＢＮ１１，ＢＮ０１の他端に接続するので、拡散層線ＢＮ１２の一端からメモリセルＭ１を介して拡散層線ＢＮ１１の他端へ流れる。
【００５６】
また、メモリセルＭ１を含むメモリセル列においてメモリセルＭ１以外のメモリセルが選択された場合も、同様に、センス電流は、拡散層線ＢＮ１２の一端から拡散層線ＢＮ１１の他端間まで流れ、拡散層線ＢＮ１２の一端から拡散層線ＢＮ１１の他端間までのセンス電流の経路は、メモリセルＭ１を含むメモリセル列の選択メモリセルの位置が変化するだけであり、これら経路は、ほぼ１本分の拡散層線およびメモリセルからなり、これら経路の等価抵抗は、ワード線の選択により変化せず、一定である。また、他のメモリセルＭ２〜Ｍ４を含むメモリセル列についても、同様であり、主ビット線Ｄ４から仮想接地線Ｄ３までのセンス電流の経路の等価抵抗は、ワード線の選択により変化せず、一定である。
【００５７】
従って、本実施形態の半導体メモリでは、従来と異なり、実施形態１の半導体メモリの効果と両立して、主ビット線から仮想接地線までのセンス電流の経路の等価抵抗をアドレス選択に対して一定にすることができ、センスアンプを更に高速設計できるなどの効果がある。
【００５８】
図５は、本実施形態の半導体メモリにおけるメモリセルアレイの１部を示す部分レイアウト図であり、図４に示したメモリセルアレイの１部におけるブロック１の部分を示す。
【００５９】
本実施形態の半導体メモリは、図５に示すように、各ブロックが、等間隔で配線された拡散層線の一端側および他端側で、１ＡＬ配線層で形成された主ビット線，仮想接地線に接続するコネクタを１個ずつ４列メモリセル単位に備え、且つ、主ビット線，仮想接地線に対応して下層の２ＡＬ配線層で形成されたバンク間ビット線，バンク間接地線を１本ずつ４列メモリセル単位に備える。また、各ブロックが、実施形態１の半導体メモリと同じく、等間隔で配線された拡散層線の一端側および他端側で、１本のビット列選択線または接地列選択線をそれぞれ配線して構成でき、この領域のチップ全体に対する面積割合が従来の半導体メモリより小さくなる。このため、大容量メモリが可能であり、従来の半導体メモリと同じチップ面積で、ブロックの数を増大させ、主ビット線に選択的に並列接続されるメモリセル数を少なくし、主ビット線の負荷を小さくし、更に高速化できる。
【００６０】
上述したように、これら実施形態１，２の半導体メモリは、ワード線が択一選択され、選択ワード線に対応したメモリセルが、選択ワード線を有する選択ブロックおよびその隣接ブロックのビット列選択線および接地列選択線の高レベル組合せにより選択される。この選択動作は、選択ブロックが複数ブロックの初段または終段ブロックの場合も、その隣接ブロックとしてダミーのブロックを配置することにより、同様に行われる。
【００６１】
例えば、図６，図７は、実施形態２の半導体メモリにおいて複数ブロックの初段または終段ブロックに隣接するダミーのブロック例の１部を示す部分回路図，部分レイアウト図である。なお、これら図６，図７では、図面記載の便宜上、中央に記載したブロック１を複数ブロックの代表として表現し、且つ、複数ブロックの初段または終段ブロックとして説明する。
【００６２】
図６に示すように、この半導体メモリは、中央に記載した複数ブロックの初段ブロックまたは終段ブロックに隣接して、メモリセル無しのダミーの接地列選択ブロック０またはビット列選択ブロック２を備える。
【００６３】
ダミーの接地列選択ブロック０は、ブロック間接地線および仮想接地線をドレインまたはソースに接続し接地列選択線をゲートとする接地列選択トランジスタと、ブロック間接地線に接続し拡散層線と電気的に等価なダミーの拡散層またはトランジスタとを４列メモリセル単位に備える。例えば、仮想接地線Ｄ５に接続する接地列選択トランジスタＳ５１は、ブロック間接地線Ｄ５０１および仮想接地線Ｄ５をドレインまたはソースに接続し接地列選択線ＢＳ００をゲートとする。また、ブロック間接地線Ｄ５０１に接続する拡散層ＢＮ０５は、ブロック１の拡散層線ＢＮ１５と電気的に等価である。
【００６４】
ダミーのビット列選択ブロック２は、ブロック間ビット線および主ビット線をドレインまたはソースに接続しビット列選択線をゲートとするビット列選択トランジスタと、ブロック間ビット線に接続し拡散層線の３本と電気的に等価なダミーの拡散層またはトランジスタとを４列メモリセル単位に備える。例えば、主ビット線Ｄ４に接続するビット列選択トランジスタＳ４１は、ブロック間ビット線Ｄ４０１および主ビット線Ｄ４をドレインまたはソースに接続しビット列選択線ＢＳ２１をゲートとする。また、ブロック間ビット線Ｄ４０１に接続する拡散層ＢＮ２３は、ブロック１の３本の拡散層線ＢＮ１２〜ＢＮ１４と電気的に等価である。
【００６５】
次に、これらダミーの接地列選択ブロック０，ビット列選択ブロック２を隣接ブロックとする初段ブロックまたは終段ブロックにおけるメモリセルの選択動作について、説明する。なお、これらダミーの接地列選択ブロック０，ビット列選択ブロック２は、中央に記載した複数ブロックの初段ブロックまたは終段ブロックと同様に、４列メモリセル単位に同一構成であり同様に動作するので、例えば、図示したように、仮想接地線Ｄ３，Ｄ５間と、初段ブロックまたは終段ブロックのワード線Ｗ１１とに対応した４つのメモリセルＭ１〜Ｍ４を選択する場合についてそれぞれ説明する。
【００６６】
まず、メモリセルＭ１選択の場合、アドレスに応じて仮想接地線Ｄ３，Ｄ５が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、ビット列選択線ＢＳ１１およびダミー接地列選択線ＢＳ００が高レベルになる。これにより、ビット列選択トランジスタＳ４０，Ｓ４１，Ｓ４２および接地列選択トランジスタＲ３１，Ｒ５１がオンし、仮想接地線Ｄ３，接地列選択トランジスタＲ３１およびブロック間接地線Ｄ３０１を介して拡散層線ＢＮ１１が選択的に接地され、メモリセルＭ１を含むメモリセル列の両側の拡散層線ＢＮ１１，ＢＮ１２が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ１のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００６７】
メモリセルＭ２選択の場合、アドレスに応じて仮想接地線Ｄ３，Ｄ５が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、接地列選択線ＢＳ１０およびビット列選択線ＢＳ２１が高レベルになる。これにより、接地列選択トランジスタＳ３１，Ｓ３２，Ｓ５０，Ｓ５１およびビット列選択トランジスタＴ４１がオンし、主ビット線Ｄ４，ビット列選択トランジスタＴ４１およびブロック間ビット線Ｄ４１２を介して拡散層線ＢＮ１３が選択的にセンスされ、メモリセルＭ２を含むメモリセル列の両側の拡散層線ＢＮ１２，ＢＮ１３が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ２のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００６８】
メモリセルＭ３選択の場合、アドレスに応じて仮想接地線Ｄ５，Ｄ３が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、接地列選択線ＢＳ１０およびビット列選択線ＢＳ２１が高レベルになる。これにより、接地列選択トランジスタＳ３１，Ｓ３２，Ｓ５０，Ｓ５１およびビット列選択トランジスタＴ４１がオンし、主ビット線Ｄ４，ビット列選択トランジスタＴ４１およびブロック間ビット線Ｄ４１２を介して拡散層線ＢＮ１３が選択的にセンスされ、メモリセルＭ３を含むメモリセル列の両側の拡散層線ＢＮ１４，ＢＮ１３が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ３のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００６９】
メモリセルＭ４選択の場合、アドレスに応じて仮想接地線Ｄ５，Ｄ３が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、ビット列選択線ＢＳ１１および接地列選択線ＢＳ００が高レベルになる。これにより、ビット列選択トランジスタＳ４０，Ｓ４１，Ｓ４２および接地列選択トランジスタＲ３１，Ｒ５１がオンし、仮想接地線Ｄ５，接地列選択トランジスタＲ５１およびブロック間接地線Ｄ５０１を介して拡散層線ＢＮ１５が選択的に接地され、メモリセルＭ４を含むメモリセル列の両側の拡散層線ＢＮ１５，ＢＮ１４が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ４のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００７０】
上述のように、複数ブロックの初段または終段ブロックが、ダミーの接地列選択ブロック０またはビット列選択ブロック２を隣接して備えることにより、複数ブロックの内側ブロックと同様に動作できる。また、ダミーの接地列選択ブロック０またはビット列選択ブロック２は、メモリセルを有せず、本発明の適用による回路面積の増大が抑制される。
【００７１】
なお、上述した実施形態１，２の半導体メモリにおいて、各ブロックが、従来技術と同じく、アドレスに応じて選択的に接地，センスされる仮想接地線，主ビット線をそれぞれ共有するとして説明したが、この説明に限定されず、仮想接地線と主ビット線とに機能分離しない変形例も可能である。
【００７２】
例えば、「メモリセルアレイがＭ本のワード線ごとに列方向に分割され、分割されたブロックが、アドレスに応じて選択的に接地，プリチャージまたはセンスされる複数の主ビット線を有し、列方向に隣接して交互に線対称に配置され、主ビット線に対応して２分の１の等間隔で配線された拡散層線の隣接拡散層線をドレインまたはソースとしＭ本のワード線をゲートとするＭ行および２列単位のメモリセルを備え、且つ、拡散層線の一端側，他端側で交互に主ビット線に接続する拡散層と主ビット線に対応した拡散層線およびその隣接拡散層線とをそれぞれドレインまたはソースとし第１，第２の列選択線をそれぞれゲートとする３個の列選択トランジスタと、拡散層線の他端側，一端側の隣接ブロックとの間で交互に主ビット線に対応した拡散層線を互いに接続するブロック間ビット線の半分とを２列メモリセル単位に備える」変形例も可能である。
【００７３】
また、上述した実施形態１，２の半導体メモリにおいて、メモリセルが読み出し専用のメモリセルであるとして説明したが、この説明に限定されず、例えば、「メモリセルが、フローティングゲートまたはＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ）膜をワード線の下層に配置する不揮発性メモリセルである」変形例も可能であり、同様の効果があることは明らかである。
【００７４】
【発明の効果】
以上説明したように、本発明による半導体メモリは、アドレス選択およびメモリセル状態に対して、主ビット線から充電される拡散層線の数が変化せず常に４本であり、主ビット線から充電される充電負荷容量が一定であり、動作マージンを確保し易くなり、主ビット線を介してセンスするセンスアンプを高速設計でき、更に高速化できる。
【００７５】
また、本発明による半導体メモリは、等間隔で配線された拡散層線の一端側および他端側で１本のビット列選択線または接地列選択線をそれぞれ配線して構成でき、大容量メモリが可能であり、従来の半導体メモリと同じチップ面積で、ブロックの数を増大させ、主ビット線に選択的に並列接続されるメモリセル数を少なくし、主ビット線の負荷を小さくし、更に高速化できるなどの効果がある。
【００７６】
更に、本発明による半導体メモリは、従来と異なり、上述の効果と両立して、主ビット線から仮想接地線までのセンス電流の経路の等価抵抗をアドレス選択に対して一定にすることができ、センスアンプを更に高速設計できるなどの効果がある。
【図面の簡単な説明】
【図１】本発明の半導体メモリの実施形態１におけるメモリセルアレイの１部を示す部分回路図である。
【図２】図１の半導体メモリにおけるメモリセルアレイの１部を示す部分レイアウト図である。
【図３】実施形態１の半導体メモリの変形例におけるメモリセルアレイの１部を示す部分レイアウト図である。
【図４】本発明の半導体メモリの実施形態２におけるメモリセルアレイの１部を示す部分回路図である。
【図５】図４の半導体メモリにおけるメモリセルアレイの１部を示す部分レイアウト図である。
【図６】実施形態２の半導体メモリにおける複数ブロックの初段または終段ブロックに隣接するダミーのブロック例の１部を示す部分回路図である。
【図７】図６の半導体メモリにおける複数ブロックの初段または終段ブロックに隣接するダミーのブロック例の１部を示す部分レイアウト図である。
【図８】従来の半導体メモリにおけるメモリセルアレイの１部を示す部分回路図である。
【図９】図８の半導体メモリにおけるメモリセルアレイの１部を示す部分レイアウト図である。
【図１０】従来の半導体メモリにおける充電負荷容量のばらつきによるセンス判定時間の遅延を説明するための説明図である。
【符号の説明】
ＢＮ０１〜ＢＮ２Ａ 拡散層線
ＢＳ００〜ＢＳ２３ 列選択線
Ｄ３，Ｄ５，Ｄ７ 仮想接地線
Ｄ４，Ｄ６ 主ビット線
Ｄ３０１，Ｄ５０１ ブロック間接地線
Ｄ４１２，Ｄ６１２ ブロック間ビット線
Ｒ３１〜Ｒ５２，Ｓ３１〜Ｓ５２，Ｔ３１〜Ｔ５２ 接地列選択トランジスタ
Ｒ４０〜Ｒ６１，Ｓ４０〜Ｓ６１，Ｔ４０〜Ｔ６１ ビット列選択トランジスタ
Ｗ００〜Ｗ２２ ワード線
【発明の属する技術分野】
本発明は、半導体メモリに関し、特に、等間隔で配線された拡散層線の隣接拡散層線をドレインまたはソースとしワード線をゲートとするメモリセルを備える半導体メモリに関する。
【０００２】
【従来の技術】
従来、この種の半導体メモリは、大容量メモリとして広く用いられてきた。また、高速化のため、メモリセルアレイが、Ｍ本のワード線ごとに列方向に分割され、複数ブロックから構成される。この場合、分割されたブロックが、アドレスに応じて選択的に接地されるＮ＋１本の仮想接地線と、これら仮想接地線の間に位置しアドレスに応じて選択的にセンスされるＮ本の主ビット線とを共有し、列方向に隣接して交互に線対称に配置され、仮想接地線に対応して４分の１の等間隔で配線された拡散層線の隣接拡散層線をドレインまたはソースとしＭ本のワード線をゲートとするＭ行および４Ｎ列のメモリセルを備える。例えば、図８は、この従来の半導体メモリにおけるメモリセルアレイの１部を示す部分回路図である（特許文献１参照）。
【０００３】
図８を参照すると、この従来の半導体メモリは、メモリセルアレイが３本のワード線ごとに列方向に３つのブロックに分割され、分割された各ブロック０，１，２が、アドレスに応じて選択的に接地される２本の仮想接地線Ｄ３，Ｄ５と、これら仮想接地線の間に位置しアドレスに応じて選択的にセンスされる２本の主ビット線Ｄ４，Ｄ６とを共有し、列方向に隣接して交互に線対称に配置される。但し、ワード線およびブロックの数は、図面記載の便宜上、それぞれ３つとされ、仮想接地線または主ビット線も４本のみ記載されている。
【０００４】
また、各ブロック０，１，２は、仮想接地線に対応して４分の１の等間隔で配線された拡散層線の隣接拡散層線をドレインまたはソースとし３本のワード線をゲートとする３行および４列単位のメモリセルを備え、更に、拡散層線の一端側，他端側で、２本の列選択線をそれぞれ配線し、主ビット線および仮想接地線に対応して、３個のビット列選択トランジスタと、３個の接地列選択トランジスタとを４列メモリセル単位に備える。
【０００５】
例えば、ブロック１は、拡散層線ＢＮ１１〜１７の一端側で、主ビット線Ｄ４に接続する３個のビット列選択トランジスタＳ４１，Ｓ４０，Ｓ４２を備える。ビット列選択トランジスタＳ４１は、主ビット線Ｄ４に接続する拡散層と、４列メモリセル単位の中央の拡散層線ＢＮ１３とをドレインまたはソースとし列選択線ＢＳ１１をゲートとし、ビット列選択トランジスタＳ４０，Ｓ４２は、主ビット線Ｄ４に接続する拡散層と、拡散層線ＢＮ１３の隣接拡散層線ＢＮ１２，ＢＮ１４とをそれぞれドレインまたはソースとし列選択線ＢＳ１０をそれぞれゲートとする。
【０００６】
また、ブロック１は、拡散層線ＢＮ１１〜１７の他端側で、仮想接地線Ｄ５に接続する３個の接地列選択トランジスタＳ５１，Ｓ５０，Ｓ５２を備える。接地列選択トランジスタＳ５１は、仮想接地線Ｄ５に接続する拡散層と、４列メモリセル単位の端の拡散層線ＢＮ１５とをドレインまたはソースとし列選択線ＢＳ１０をゲートとし、接地列選択トランジスタＳ５０，Ｓ５２は、拡散層線ＢＮ１５の隣接拡散層線ＢＮ１４，ＢＮ１６とをそれぞれドレインまたはソースとし列選択線ＢＳ１１をそれぞれゲートとする。
【０００７】
次に、この従来の半導体メモリにおけるメモリセルの選択動作について説明する。なお、この従来の半導体メモリにおいて、各ブロックのメモリセルアレイは、４列メモリセル単位に同一構成であり同様または対称的に動作するので、例えば、図示したように、仮想接地線Ｄ３，Ｄ５間と、ブロック１のワード線Ｗ１１とに対応した４つのメモリセルＭ１〜Ｍ４を選択する場合について、それぞれ説明する。
【０００８】
これらメモリセルＭ１〜Ｍ４選択の場合、それぞれ、ブロック１のワード線Ｗ１１のみが高レベルになり、対応するメモリセルは、メモリデータに応じてそれぞれオンまたはオフし、ワード線Ｗ１１以外の全ブロックのワード線Ｗ１０，Ｗ１２，Ｗ００〜０２，Ｗ２０〜２２は低レベルであり、対応するメモリセルは、全てオフしている。
【０００９】
まず、メモリセルＭ１選択の場合、アドレスに応じて仮想接地線Ｄ３，Ｄ５が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、列選択線ＢＳ１０が高レベルになる。これにより、接地列選択トランジスタＳ３１，Ｓ５１およびビット列選択トランジスタＳ４０，Ｓ４２がオンし、メモリセルＭ１を含むメモリセル列の両側の拡散層線ＢＮ１１，ＢＮ１２が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ１のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００１０】
メモリセルＭ２選択の場合、アドレスに応じて仮想接地線Ｄ３，Ｄ５が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、列選択線ＢＳ１１が高レベルになる。これにより、接地列選択トランジスタＳ３２，Ｓ５０およびビット列選択トランジスタＳ４１がオンし、メモリセルＭ２を含むメモリセル列の両側の拡散層線ＢＮ１２，ＢＮ１３が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ２のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００１１】
メモリセルＭ３選択の場合、アドレスに応じて仮想接地線Ｄ５，Ｄ３が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、列選択線ＢＳ１１が高レベルになる。これにより、接地列選択トランジスタＳ５０，Ｓ３２およびビット列選択トランジスタＳ４１がオンし、メモリセルＭ３を含むメモリセル列の両側の拡散層線ＢＮ１４，ＢＮ１３が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ３のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００１２】
メモリセルＭ４選択の場合、アドレスに応じて仮想接地線Ｄ５，Ｄ３が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、列選択線ＢＳ１０が高レベルになる。これにより、接地列選択トランジスタＳ５１，Ｓ３１およびビット列選択トランジスタＳ４２，Ｓ４０がオンし、メモリセルＭ４を含むメモリセル列の両側の拡散層線ＢＮ１５，ＢＮ１４が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ４のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００１３】
また、上述のように、４列メモリセル単位の仮想接地線Ｄ３，Ｄ５の一方を常にプリチャージすることにより、隣接する４列メモリセルとの間で、選択のメモリセルを介したチャージシェアリングが防止され、メモリセルＭ１〜Ｍ４の選択が４列メモリセル単位で分離されて行われる。
【００１４】
図９は、この従来の半導体メモリにおけるメモリセルアレイの１部を示す部分レイアウト図であり、図８に示したメモリセルアレイの１部におけるブロック１の部分を示す。この従来の半導体メモリは、図９に示すように、各ブロックが、等間隔で配線された拡散層線の隣接拡散層線をドレインまたはソースとしワード線をゲートとするメモリセルを備え、拡散層線の一端側および他端側で、交互に、主ビット線，仮想接地線に接続するコネクタを１個ずつ４列メモリセル単位に備えて構成でき、大容量メモリが可能であり、また、メモリセルアレイが複数のワード線ごとに列方向にブロック分割され、主ビット線に選択的に並列接続されるメモリセル数が少なく、主ビット線の負荷が小さくなり、高速化が可能である。
【００１５】
また、この従来の半導体メモリは、アドレスに応じてワード線により選択されるメモリセルが異なっても、主ビット線から仮想接地線に流れるセンス電流の経路が、同等のビット列選択トランジスタと、同等のメモリセルと、同等の接地列選択トランジスタと、ほぼ１本分の長さの拡散層線とから構成され、ほぼ一定の等価抵抗を有し、動作マージンを確保し易くなり、センスアンプを高速設計でき、更に高速化が可能である。
【００１６】
【特許文献１】
特開平５−１６７０４２号公報（段落００２２〜００２６，図３，図４）
【００１７】
【発明が解決しようとする課題】
上述したように、この従来の半導体メモリでは、例えば、メモリセルＭ１，Ｍ４選択の場合、アドレスに応じてビット列選択トランジスタＳ４０，Ｓ４２がオンし、主ビット線Ｄ４から拡散層線ＢＮ１２，ＢＮ１４が充電され、更に、メモリセルＭ２またはＭ３の状態により拡散層線ＢＮ１３が充電される。また、メモリセルＭ２，Ｍ３選択の場合、アドレスに応じてビット列選択トランジスタＳ４１がオンし、主ビット線Ｄ４から拡散層線ＢＮ１３が充電され、更に、メモリセルＭ３，Ｍ２の状態により拡散層線ＢＮ１４またはＢＮ１２が充電される。
【００１８】
従って、この従来の半導体メモリでは、アドレス選択およびメモリセル状態に応じて、主ビット線から充電される拡散層線が１本〜３本とばらつき、主ビット線Ｄ４から充電される充電負荷容量が３倍ばらつき、動作マージンが狭くなり、主ビット線を介してセンスアンプがセンスするセンス判定時間が遅延し、更に高速化することが難しいと云う問題がある。
【００１９】
例えば、図１０は、この従来の半導体メモリにおける充電負荷容量のばらつきによるセンス判定時間の遅延を説明するための説明図である。分図（Ａ），（Ｂ），（Ｃ）は、充電負荷容量が、ばらつき平均，大，小である場合について、選択メモリのオン／オフ状態に対応したセンス電圧であるオンレベル／オフレベルの時間変化の例をそれぞれ示す。一般に、センスアンプがセンス判定時に参照するリファレンスレベルは、分図（Ａ）に示すように、ばらつき平均の充電負荷容量および動作マージンに対応して設定される。仮に、アドレス選択およびメモリセル状態により、充電負荷容量が大きくなった場合、分図（Ｂ）に示すように、充電能力一定により充電不足となり、オンレベル／オフレベルが共に下がり、動作マージンが狭くなり、オフレベルのセンス判定時間が遅延し、充電負荷容量が小さくなった場合、分図（Ｃ）に示すように、充電能力一定により過充電となり、オンレベル／オフレベルが共に上がり、動作マージンが狭くなり、オンレベルのセンス判定時間が遅延する。
【００２０】
また、この従来の半導体メモリは、メモリセルアレイが複数のワード線ごとに列方向に分割された各ブロックで、等間隔で配線された拡散層線の一端側，他端側で交互に主ビット線，仮想接地線に接続するビット列選択トランジスタ，ビット列選択トランジスタを３個ずつ４列メモリセル単位に備え、２本の列選択線ＢＳ１０，ＢＳ１１がそれぞれ配線される領域を有する。この領域のチップ全体に対する面積割合が、分割されたブロックの数が増大するほど大きくなるため、更に高速化するために、ブロックの数を増大させ、主ビット線に選択的に並列接続されるメモリセル数を少なくし、主ビット線の負荷を小さくすると、チップ全体の面積が著しく増大すると云う問題もある。
【００２１】
また、この対策として、特許文献１に記載されている他の構成例のように、回路構成が同一で、等間隔で配線された拡散層線の一端側，他端側で、１本の列選択線ＢＳ１０またはＢＳ１１をそれぞれ配線した場合、主ビット線から仮想接地線に流れるセンス電流の経路が、ワード線により選択されたメモリセルでＵターンする経路になり、ワード線の選択により異なる等価抵抗を有するようになり、動作マージンを確保できず、センスアンプの高速設計が難しくなり、高速化できなくなる。
【００２２】
従って、本発明の目的は、チップ全体の面積を増大させず、更に高速化することにある。
【００２３】
【課題を解決するための手段】
そのため、本発明は、メモリセルアレイがＭ本のワード線ごとに列方向に分割され、分割されたブロックが、アドレスに応じて選択的に接地されるＮ＋１本の仮想接地線と、これら仮想接地線の間に位置しアドレスに応じて選択的にセンスされるＮ本の主ビット線とを共有し、列方向に隣接して交互に線対称に配置され、前記仮想接地線に対応して４分の１の等間隔で配線された拡散層線の隣接拡散層線をドレインまたはソースとしＭ本のワード線をゲートとするＭ行および４Ｎ列のメモリセルを備える半導体メモリにおいて、
前記ブロックが、前記拡散層線の一端側で前記主ビット線に接続する拡散層と４列メモリセル単位の中央の拡散層線およびその隣接拡散層線とをそれぞれドレインまたはソースとしビット列選択線をそれぞれゲートとする３個のビット列選択トランジスタと、
前記拡散層線の他端側で前記仮想接地線に接続する拡散層と４列メモリセル単位の端の拡散層線およびその隣接拡散層線とをそれぞれドレインまたはソースとし接地列選択線をそれぞれゲートとする３個の接地列選択トランジスタと、
前記拡散層線の他端側の隣接ブロックとの間で４列メモリセル単位の中央の拡散層線を互いに接続するブロック間ビット線の半分と、
前記拡散層線の一端側の隣接ブロックとの間で４列メモリセル単位の端の拡散層線を互いに接続するブロック間接地線の半分とを４列メモリセル単位に備えている。
【００２４】
また、前記ブロック間ビット線が、前記拡散層線の他端側の隣接ブロックとの間で前記拡散層線の他端を互いに接続し、前記ブロック間接地線が、前記拡散層線の一端側の隣接ブロックとの間で前記拡散層線の一端を互いに接続している。
【００２５】
また、前記ブロック間ビット線が、前記拡散層線の他端側の隣接ブロックとの間で前記拡散層線の一端を互いに接続し、前記ブロック間接地線が、前記拡散層線の一端側の隣接ブロックとの間で前記拡散層線の他端を互いに接続している。
【００２６】
また、前記ブロック間ビット線および前記ブロック間接地線は、前記主ビット線または前記仮想接地線と異なる配線層で形成され、コネクタを介して前記拡散層線の一端または他端にそれぞれ接続している。
【００２７】
また、前記主ビット線および前記仮想接地線が、互いに異なる配線層で形成されている。
【００２８】
また、メモリセル無しのダミーのビット列選択ブロックまたは接地列選択ブロックを複数ブロックの初段ブロックまたは終段ブロックに隣接して備えている。
【００２９】
また、前記ダミーのビット列選択ブロックが、前記ブロック間ビット線および前記主ビット線をドレインまたはソースに接続しビット列選択線をゲートとするビット列選択トランジスタと、
前記ブロック間ビット線に接続し前記拡散層線の３本と電気的に等価なダミーの拡散層またはトランジスタとを４列メモリセル単位に備えている。
【００３０】
また、前記ダミーの接地列選択ブロックが、前記ブロック間接地線および前記仮想接地線をドレインまたはソースに接続し接地列選択線をゲートとする接地列選択トランジスタと、
前記ブロック間接地線に接続し前記拡散層線と電気的に等価なダミーの拡散層またはトランジスタとを４列メモリセル単位に備えている。
【００３１】
また、本発明は、メモリセルアレイがＭ本のワード線ごとに列方向に分割され、分割されたブロックが、アドレスに応じて選択的に接地，プリチャージまたはセンスされる複数の主ビット線を有し、列方向に隣接して交互に線対称に配置され、前記主ビット線に対応して２分の１の等間隔で配線された拡散層線の隣接拡散層線をドレインまたはソースとしＭ本のワード線をゲートとするＭ行および２列単位のメモリセルを備える半導体メモリにおいて、
前記ブロックが、前記拡散層線の一端側，他端側で交互に主ビット線に接続する拡散層と主ビット線に対応した拡散層線およびその隣接拡散層線とをそれぞれドレインまたはソースとし第１，第２の列選択線をそれぞれゲートとする３個の列選択トランジスタと、
前記拡散層線の他端側，一端側の隣接ブロックとの間で交互に主ビット線に対応した拡散層線を互いに接続するブロック間ビット線の半分とを２列メモリセル単位に備えている。
【００３２】
また、前記メモリセルが、フローティングゲートまたはＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ）膜をワード線の下層に配置する不揮発性メモリセルである。
【００３３】
【発明の実施の形態】
次に、本発明について、図面を参照して説明する。図１は、本発明の半導体メモリの実施形態１におけるメモリセルアレイの１部を示す部分回路図である。
【００３４】
図１を参照すると、本実施形態の半導体メモリは、従来と同じく、メモリセルアレイが３本のワード線ごとに列方向に３つのブロックに分割され、分割された各ブロック０，１，２が、アドレスに応じて選択的に接地される３本の仮想接地線Ｄ３，Ｄ５と、これら仮想接地線の間に位置しアドレスに応じて選択的にセンスされる２本の主ビット線Ｄ４，Ｄ６とを共有し、列方向に隣接して交互に線対称に配置される。但し、ワード線およびブロックの数は、図面記載の便宜上、それぞれ３つとされ、仮想接地線または主ビット線も４本のみ記載されている。
【００３５】
また、各ブロック０，１，２は、仮想接地線に対応して４分の１の等間隔で配線された拡散層線の隣接拡散層線をドレインまたはソースとし３本のワード線をゲートとする３行および４列単位のメモリセルを備え、さらに、本実施形態では、各ブロックが、拡散層線の一端側，他端側で、ビット列選択線，接地列選択線を配線し、主ビット線および仮想接地線に対応して、３個のビット列選択トランジスタと、３個の接地列選択トランジスタと、ブロック間ビット線の半分と、ブロック間接地線の半分とを４列メモリセル単位に備える。
【００３６】
３個のビット列選択トランジスタは、拡散層線の一端側で主ビット線に接続する拡散層と４列メモリセル単位の中央の拡散層線およびその隣接拡散層線とをそれぞれドレインまたはソースとしビット列選択線をそれぞれゲートとする。例えば、ブロック１で主ビット線Ｄ４に接続する３個のビット列選択トランジスタＳ４１，Ｓ４０，４２は、拡散層線ＢＮ１１〜１７の一端側で拡散層と、４列メモリセル単位の中央の拡散層線ＢＮ１３およびその隣接拡散層線ＢＮ１２，ＢＮ１４とをそれぞれドレインまたはソースとし、ビット列選択線ＢＳ１１をそれぞれゲートとする。
【００３７】
３個の接地列選択トランジスタは、拡散層線の他端側で仮想接地線に接続する拡散層と４列メモリセル単位の端の拡散層線およびその隣接拡散層線とをそれぞれドレインまたはソースとし接地列選択線をそれぞれゲートとする。例えば、ブロック１で仮想接地線Ｄ５に接続する３個の接地列選択トランジスタＳ５１，Ｓ５０，Ｓ５２は、拡散層線ＢＮ１１〜１７の他端側で仮想接地線Ｄ５に接続する拡散層と、４列メモリセル単位の端の拡散層線ＢＮ１５およびその隣接拡散層線ＢＮ１４，ＢＮ１６とをそれぞれドレインまたはソースとし、接地列選択線ＢＳ１０をそれぞれゲートとする。
【００３８】
ブロック間ビット線は、拡散層線の他端側の隣接ブロックとの間で４列メモリセル単位の中央の拡散層線を互いに接続し、その半分が１ブロック内に含まれる。本実施形態では、ブロック間ビット線が拡散層で構成され、中央の拡散層線の他端を互いに接続する。例えば、主ビット線Ｄ４に対応したブロック１，２間のブロック間ビット線Ｄ４１２は、拡散層線ＢＮ１１〜１７の他端側の隣接ブロック２との間で４列メモリセル単位の中央の拡散層線ＢＮ１３およびＢＮ２３を互いに接続する。
【００３９】
ブロック間接地線は、拡散層線の一端側の隣接ブロックとの間で４列メモリセル単位の端の拡散層線を互いに接続し、その半分が１ブロック内に含まれる。本実施形態では、ブロック間接地線が拡散層で構成され、端の拡散層線の一端を互いに接続する。例えば、仮想接地線Ｄ５に対応したブロック０，１間のブロック間接地線Ｄ５０１は、拡散層線ＢＮ１１〜１７の他端側の隣接ブロック０との間で４列メモリセル単位の端の拡散層線ＢＮ１５およびＢＮ０５を互いに接続する。
【００４０】
次に、本実施形態の半導体メモリにおけるメモリセルの選択動作について説明する。なお、本実施形態の半導体メモリにおいて、従来と同じく、各ブロックのメモリセルアレイは、４列メモリセル単位に同一構成であり同様に動作するので、例えば、図示したように、仮想接地線Ｄ３，Ｄ５間と、ブロック１のワード線Ｗ１１とに対応した４つのメモリセルＭ１〜Ｍ４を選択する場合について、それぞれ説明する。
【００４１】
これらメモリセルＭ１〜Ｍ４選択の場合、従来と同じく、それぞれ、ブロック１のワード線Ｗ１１のみが高レベルになり、対応するメモリセルは、メモリデータに応じてそれぞれオンまたはオフし、ワード線Ｗ１１以外の全ブロックのワード線Ｗ１０，Ｗ１２，Ｗ００〜０２，Ｗ２０〜２２は低レベルであり、対応するメモリセルは、全てオフしている。
【００４２】
まず、メモリセルＭ１選択の場合、アドレスに応じて仮想接地線Ｄ３，Ｄ５が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、ビット列選択線ＢＳ１１および接地列選択線ＢＳ００が高レベルになる。これにより、ビット列選択トランジスタＳ４０，Ｓ４１，Ｓ４２および接地列選択トランジスタＲ３１，Ｒ３２，Ｒ５０，Ｒ５１がオンし、仮想接地線Ｄ３，接地列選択トランジスタＲ３１，拡散層線ＢＮ０１およびブロック間接地線Ｄ３０１を介して拡散層線ＢＮ１１が選択的に接地され、メモリセルＭ１を含むメモリセル列の両側の拡散層線ＢＮ１１，ＢＮ１２が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ１のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００４３】
メモリセルＭ２選択の場合、アドレスに応じて仮想接地線Ｄ３，Ｄ５が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、接地列選択線ＢＳ１０およびビット列選択線ＢＳ２１が高レベルになる。これにより、接地列選択トランジスタＳ３１，Ｓ３２，Ｓ５０，Ｓ５１およびビット列選択トランジスタＴ４０，Ｔ４１，Ｔ４２がオンし、主ビット線Ｄ４，ビット列選択トランジスタＴ４１，拡散層線ＢＮ２３およびブロック間ビット線Ｄ４１２を介して拡散層線ＢＮ１３が選択的にセンスされ、メモリセルＭ２を含むメモリセル列の両側の拡散層線ＢＮ１２，ＢＮ１３が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ２のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００４４】
メモリセルＭ３選択の場合、アドレスに応じて仮想接地線Ｄ５，Ｄ３が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、接地列選択線ＢＳ１０およびビット列選択線ＢＳ２１が高レベルになる。これにより、接地列選択トランジスタＳ３１，Ｓ３２，Ｓ５０，Ｓ５１およびビット列選択トランジスタＴ４０，Ｔ４１，Ｔ４２がオンし、主ビット線Ｄ４，ビット列選択トランジスタＴ４１，拡散層線ＢＮ２３およびブロック間ビット線Ｄ４１２を介して拡散層線ＢＮ１３が選択的にセンスされ、メモリセルＭ３を含むメモリセル列の両側の拡散層線ＢＮ１４，ＢＮ１３が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ３のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００４５】
メモリセルＭ４選択の場合、アドレスに応じて仮想接地線Ｄ５，Ｄ３が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、ビット列選択線ＢＳ１１および接地列選択線ＢＳ００が高レベルになる。これにより、ビット列選択トランジスタＳ４０，Ｓ４１，Ｓ４２および接地列選択トランジスタＲ３１，Ｒ３２，Ｒ５０，Ｒ５１がオンし、仮想接地線Ｄ５，接地列選択トランジスタＲ５１，拡散層線ＢＮ０５およびブロック間接地線Ｄ５０１を介して拡散層線ＢＮ１５が選択的に接地され、メモリセルＭ４を含むメモリセル列の両側の拡散層線ＢＮ１５，ＢＮ１４が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ４のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００４６】
また、これらメモリセルＭ１〜Ｍ４の選択は、従来と同じく、４列メモリセル単位の仮想接地線Ｄ３，Ｄ５の一方を常にプリチャージすることにより、隣接する４列メモリセルとの間で、選択のメモリセルを介したチャージシェアリングが防止され、４列メモリセル単位で分離されて行われる。
【００４７】
本実施形態の半導体メモリは、上述のように、例えば、メモリセルＭ１，Ｍ４選択の場合、アドレスに応じてビット列選択トランジスタＳ４０〜Ｓ４２がオンし、主ビット線Ｄ４から４本の拡散層線ＢＮ１２〜ＢＮ１４およびＢＮ２３が充電され、また、メモリセルＭ２，Ｍ３選択の場合、アドレスに応じてビット列選択トランジスタＴ４０〜Ｔ４２がオンし、主ビット線Ｄ４から４本の拡散層線ＢＮ２２〜ＢＮ２４およびＢＮ１３が充電される。従って、アドレス選択およびメモリセル状態に対して、主ビット線から充電される拡散層線の数が変化せず常に４本であり、主ビット線から充電される充電負荷容量が一定であり、動作マージンを確保し易くなり、主ビット線を介してセンスするセンスアンプを高速設計でき、更に高速化できる。
【００４８】
また、図２は、本実施形態の半導体メモリにおけるメモリセルアレイの１部を示す部分レイアウト図であり、図１に示したメモリセルアレイの１部におけるブロック１の部分を示す。本実施形態の半導体メモリは、図２に示すように、各ブロックが、等間隔で配線された拡散層線の一端側および他端側で、交互に主ビット線，仮想接地線に接続するコネクタを１個ずつ４列メモリセル単位に備え、且つ、１本のビット列選択線または接地列選択線をそれぞれ配線して構成でき、この領域のチップ全体に対する面積割合が従来の半導体メモリより小さくなる。このため、大容量メモリが可能であり、従来の半導体メモリと同じチップ面積で、ブロックの数を増大させ、主ビット線に選択的に並列接続されるメモリセル数を少なくし、主ビット線の負荷を小さくし、更に高速化できる。
【００４９】
なお、本実施形態の半導体メモリでは、主ビット線および仮想接地線を同一の配線層で形成するとして説明したが、この説明に限定されず、例えば、主ビット線および前記仮想接地線を互いに異なる配線層で形成する変形例も可能である。
【００５０】
例えば、図３は、この変形例の半導体メモリにおけるメモリセルアレイの１部を示す部分レイアウト図であり、図２と同様に、図１に示したメモリセルアレイの１部におけるブロック１の部分を示す。図３に示すように、この変形例の半導体メモリでは、仮想接地線Ｄ３，Ｄ５と主ビット線Ｄ４，Ｄ６とが互いに異なる１ＡＬ配線層および２ＡＬ配線層により交互に形成され、図２と比較すると、主ビット線が１ＡＬ配線でなく２ＡＬ配線であることを除き、同レイアウト構成である。この仮想接地線および主ビット線の配線層の相違により、同一配線層の場合と比較して、配線ピッチによるメモリセルサイズ制限が緩和され、更なるメモリセルの縮小が可能となり、チップサイズの縮小を図れ、主ビット線が上層の配線層から形成されるので線間容量が減少し、主ビット線の配線容量を削減でき、高速化に有利である。
【００５１】
図４は、本発明の半導体メモリの実施形態２におけるメモリセルアレイの１部を示す部分回路図である。
【００５２】
図４を参照すると、本実施形態の半導体メモリは、図１に示した実施形態１の半導体メモリと同じ回路構成であり、同じ拡散層線，メモリセル，ビット列選択トランジスタ，接地列選択トランジスタを備え、ブロック間ビット線およびブロック間接地線と拡散層線との接続方法のみ異なる。
【００５３】
本実施形態の半導体メモリにおいて、ブロック間ビット線は、拡散層線の他端側の隣接ブロックとの間で、４列メモリセル単位の中央に位置する拡散層線の一端を互いに接続し、ブロック間接地線は、拡散層線の一端側の隣接ブロックとの間で、４列メモリセル単位の端に位置する拡散層線の他端を互いに接続する。そのため、これらブロック間ビット線およびブロック間接地線は、拡散層でなく、主ビット線または仮想接地線と異なる配線層で形成され、コネクタを介して、拡散層線の一端または他端にそれぞれ接続する。
【００５４】
次に、本実施形態の半導体メモリにおけるメモリセルの選択動作について説明する。なお、本実施形態の半導体メモリは、図１に示した実施形態１の半導体メモリと、ブロック間ビット線およびブロック間接地線と拡散層線との接続方法を除き、同じ回路構成であり、拡散層線におけるセンス電流の向きを除き、同じく動作する。従って、例えば、仮想接地線Ｄ３，Ｄ５間と、ブロック１のワード線Ｗ１１とに対応した４つのメモリセルＭ１〜Ｍ４を含む４列メモリセルから、メモリセルＭ１を含むメモリセル列のメモリセルを選択する場合のセンス電流の経路について説明する。
【００５５】
メモリセルＭ１選択の場合、図１に示した実施形態１の半導体メモリと同じく、メモリセルＭ１を含むメモリセル列の両側の拡散層線ＢＮ１１，ＢＮ１２が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ１のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。このセンス電流は、ブロック間接地線Ｄ３０１が拡散層線ＢＮ１１，ＢＮ０１の他端に接続するので、拡散層線ＢＮ１２の一端からメモリセルＭ１を介して拡散層線ＢＮ１１の他端へ流れる。
【００５６】
また、メモリセルＭ１を含むメモリセル列においてメモリセルＭ１以外のメモリセルが選択された場合も、同様に、センス電流は、拡散層線ＢＮ１２の一端から拡散層線ＢＮ１１の他端間まで流れ、拡散層線ＢＮ１２の一端から拡散層線ＢＮ１１の他端間までのセンス電流の経路は、メモリセルＭ１を含むメモリセル列の選択メモリセルの位置が変化するだけであり、これら経路は、ほぼ１本分の拡散層線およびメモリセルからなり、これら経路の等価抵抗は、ワード線の選択により変化せず、一定である。また、他のメモリセルＭ２〜Ｍ４を含むメモリセル列についても、同様であり、主ビット線Ｄ４から仮想接地線Ｄ３までのセンス電流の経路の等価抵抗は、ワード線の選択により変化せず、一定である。
【００５７】
従って、本実施形態の半導体メモリでは、従来と異なり、実施形態１の半導体メモリの効果と両立して、主ビット線から仮想接地線までのセンス電流の経路の等価抵抗をアドレス選択に対して一定にすることができ、センスアンプを更に高速設計できるなどの効果がある。
【００５８】
図５は、本実施形態の半導体メモリにおけるメモリセルアレイの１部を示す部分レイアウト図であり、図４に示したメモリセルアレイの１部におけるブロック１の部分を示す。
【００５９】
本実施形態の半導体メモリは、図５に示すように、各ブロックが、等間隔で配線された拡散層線の一端側および他端側で、１ＡＬ配線層で形成された主ビット線，仮想接地線に接続するコネクタを１個ずつ４列メモリセル単位に備え、且つ、主ビット線，仮想接地線に対応して下層の２ＡＬ配線層で形成されたバンク間ビット線，バンク間接地線を１本ずつ４列メモリセル単位に備える。また、各ブロックが、実施形態１の半導体メモリと同じく、等間隔で配線された拡散層線の一端側および他端側で、１本のビット列選択線または接地列選択線をそれぞれ配線して構成でき、この領域のチップ全体に対する面積割合が従来の半導体メモリより小さくなる。このため、大容量メモリが可能であり、従来の半導体メモリと同じチップ面積で、ブロックの数を増大させ、主ビット線に選択的に並列接続されるメモリセル数を少なくし、主ビット線の負荷を小さくし、更に高速化できる。
【００６０】
上述したように、これら実施形態１，２の半導体メモリは、ワード線が択一選択され、選択ワード線に対応したメモリセルが、選択ワード線を有する選択ブロックおよびその隣接ブロックのビット列選択線および接地列選択線の高レベル組合せにより選択される。この選択動作は、選択ブロックが複数ブロックの初段または終段ブロックの場合も、その隣接ブロックとしてダミーのブロックを配置することにより、同様に行われる。
【００６１】
例えば、図６，図７は、実施形態２の半導体メモリにおいて複数ブロックの初段または終段ブロックに隣接するダミーのブロック例の１部を示す部分回路図，部分レイアウト図である。なお、これら図６，図７では、図面記載の便宜上、中央に記載したブロック１を複数ブロックの代表として表現し、且つ、複数ブロックの初段または終段ブロックとして説明する。
【００６２】
図６に示すように、この半導体メモリは、中央に記載した複数ブロックの初段ブロックまたは終段ブロックに隣接して、メモリセル無しのダミーの接地列選択ブロック０またはビット列選択ブロック２を備える。
【００６３】
ダミーの接地列選択ブロック０は、ブロック間接地線および仮想接地線をドレインまたはソースに接続し接地列選択線をゲートとする接地列選択トランジスタと、ブロック間接地線に接続し拡散層線と電気的に等価なダミーの拡散層またはトランジスタとを４列メモリセル単位に備える。例えば、仮想接地線Ｄ５に接続する接地列選択トランジスタＳ５１は、ブロック間接地線Ｄ５０１および仮想接地線Ｄ５をドレインまたはソースに接続し接地列選択線ＢＳ００をゲートとする。また、ブロック間接地線Ｄ５０１に接続する拡散層ＢＮ０５は、ブロック１の拡散層線ＢＮ１５と電気的に等価である。
【００６４】
ダミーのビット列選択ブロック２は、ブロック間ビット線および主ビット線をドレインまたはソースに接続しビット列選択線をゲートとするビット列選択トランジスタと、ブロック間ビット線に接続し拡散層線の３本と電気的に等価なダミーの拡散層またはトランジスタとを４列メモリセル単位に備える。例えば、主ビット線Ｄ４に接続するビット列選択トランジスタＳ４１は、ブロック間ビット線Ｄ４０１および主ビット線Ｄ４をドレインまたはソースに接続しビット列選択線ＢＳ２１をゲートとする。また、ブロック間ビット線Ｄ４０１に接続する拡散層ＢＮ２３は、ブロック１の３本の拡散層線ＢＮ１２〜ＢＮ１４と電気的に等価である。
【００６５】
次に、これらダミーの接地列選択ブロック０，ビット列選択ブロック２を隣接ブロックとする初段ブロックまたは終段ブロックにおけるメモリセルの選択動作について、説明する。なお、これらダミーの接地列選択ブロック０，ビット列選択ブロック２は、中央に記載した複数ブロックの初段ブロックまたは終段ブロックと同様に、４列メモリセル単位に同一構成であり同様に動作するので、例えば、図示したように、仮想接地線Ｄ３，Ｄ５間と、初段ブロックまたは終段ブロックのワード線Ｗ１１とに対応した４つのメモリセルＭ１〜Ｍ４を選択する場合についてそれぞれ説明する。
【００６６】
まず、メモリセルＭ１選択の場合、アドレスに応じて仮想接地線Ｄ３，Ｄ５が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、ビット列選択線ＢＳ１１およびダミー接地列選択線ＢＳ００が高レベルになる。これにより、ビット列選択トランジスタＳ４０，Ｓ４１，Ｓ４２および接地列選択トランジスタＲ３１，Ｒ５１がオンし、仮想接地線Ｄ３，接地列選択トランジスタＲ３１およびブロック間接地線Ｄ３０１を介して拡散層線ＢＮ１１が選択的に接地され、メモリセルＭ１を含むメモリセル列の両側の拡散層線ＢＮ１１，ＢＮ１２が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ１のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００６７】
メモリセルＭ２選択の場合、アドレスに応じて仮想接地線Ｄ３，Ｄ５が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、接地列選択線ＢＳ１０およびビット列選択線ＢＳ２１が高レベルになる。これにより、接地列選択トランジスタＳ３１，Ｓ３２，Ｓ５０，Ｓ５１およびビット列選択トランジスタＴ４１がオンし、主ビット線Ｄ４，ビット列選択トランジスタＴ４１およびブロック間ビット線Ｄ４１２を介して拡散層線ＢＮ１３が選択的にセンスされ、メモリセルＭ２を含むメモリセル列の両側の拡散層線ＢＮ１２，ＢＮ１３が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ２のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００６８】
メモリセルＭ３選択の場合、アドレスに応じて仮想接地線Ｄ５，Ｄ３が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、接地列選択線ＢＳ１０およびビット列選択線ＢＳ２１が高レベルになる。これにより、接地列選択トランジスタＳ３１，Ｓ３２，Ｓ５０，Ｓ５１およびビット列選択トランジスタＴ４１がオンし、主ビット線Ｄ４，ビット列選択トランジスタＴ４１およびブロック間ビット線Ｄ４１２を介して拡散層線ＢＮ１３が選択的にセンスされ、メモリセルＭ３を含むメモリセル列の両側の拡散層線ＢＮ１４，ＢＮ１３が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ３のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００６９】
メモリセルＭ４選択の場合、アドレスに応じて仮想接地線Ｄ５，Ｄ３が選択的に接地，プリチャージされ、主ビット線Ｄ４が選択的にセンスアンプに接続されセンスされ、ビット列選択線ＢＳ１１および接地列選択線ＢＳ００が高レベルになる。これにより、ビット列選択トランジスタＳ４０，Ｓ４１，Ｓ４２および接地列選択トランジスタＲ３１，Ｒ５１がオンし、仮想接地線Ｄ５，接地列選択トランジスタＲ５１およびブロック間接地線Ｄ５０１を介して拡散層線ＢＮ１５が選択的に接地され、メモリセルＭ４を含むメモリセル列の両側の拡散層線ＢＮ１５，ＢＮ１４が接地，センスされ、ワード線Ｗ１１に対応したメモリセルＭ４のオンまたはオフに応じてセンス電流が主ビット線Ｄ４に流れる。
【００７０】
上述のように、複数ブロックの初段または終段ブロックが、ダミーの接地列選択ブロック０またはビット列選択ブロック２を隣接して備えることにより、複数ブロックの内側ブロックと同様に動作できる。また、ダミーの接地列選択ブロック０またはビット列選択ブロック２は、メモリセルを有せず、本発明の適用による回路面積の増大が抑制される。
【００７１】
なお、上述した実施形態１，２の半導体メモリにおいて、各ブロックが、従来技術と同じく、アドレスに応じて選択的に接地，センスされる仮想接地線，主ビット線をそれぞれ共有するとして説明したが、この説明に限定されず、仮想接地線と主ビット線とに機能分離しない変形例も可能である。
【００７２】
例えば、「メモリセルアレイがＭ本のワード線ごとに列方向に分割され、分割されたブロックが、アドレスに応じて選択的に接地，プリチャージまたはセンスされる複数の主ビット線を有し、列方向に隣接して交互に線対称に配置され、主ビット線に対応して２分の１の等間隔で配線された拡散層線の隣接拡散層線をドレインまたはソースとしＭ本のワード線をゲートとするＭ行および２列単位のメモリセルを備え、且つ、拡散層線の一端側，他端側で交互に主ビット線に接続する拡散層と主ビット線に対応した拡散層線およびその隣接拡散層線とをそれぞれドレインまたはソースとし第１，第２の列選択線をそれぞれゲートとする３個の列選択トランジスタと、拡散層線の他端側，一端側の隣接ブロックとの間で交互に主ビット線に対応した拡散層線を互いに接続するブロック間ビット線の半分とを２列メモリセル単位に備える」変形例も可能である。
【００７３】
また、上述した実施形態１，２の半導体メモリにおいて、メモリセルが読み出し専用のメモリセルであるとして説明したが、この説明に限定されず、例えば、「メモリセルが、フローティングゲートまたはＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ）膜をワード線の下層に配置する不揮発性メモリセルである」変形例も可能であり、同様の効果があることは明らかである。
【００７４】
【発明の効果】
以上説明したように、本発明による半導体メモリは、アドレス選択およびメモリセル状態に対して、主ビット線から充電される拡散層線の数が変化せず常に４本であり、主ビット線から充電される充電負荷容量が一定であり、動作マージンを確保し易くなり、主ビット線を介してセンスするセンスアンプを高速設計でき、更に高速化できる。
【００７５】
また、本発明による半導体メモリは、等間隔で配線された拡散層線の一端側および他端側で１本のビット列選択線または接地列選択線をそれぞれ配線して構成でき、大容量メモリが可能であり、従来の半導体メモリと同じチップ面積で、ブロックの数を増大させ、主ビット線に選択的に並列接続されるメモリセル数を少なくし、主ビット線の負荷を小さくし、更に高速化できるなどの効果がある。
【００７６】
更に、本発明による半導体メモリは、従来と異なり、上述の効果と両立して、主ビット線から仮想接地線までのセンス電流の経路の等価抵抗をアドレス選択に対して一定にすることができ、センスアンプを更に高速設計できるなどの効果がある。
【図面の簡単な説明】
【図１】本発明の半導体メモリの実施形態１におけるメモリセルアレイの１部を示す部分回路図である。
【図２】図１の半導体メモリにおけるメモリセルアレイの１部を示す部分レイアウト図である。
【図３】実施形態１の半導体メモリの変形例におけるメモリセルアレイの１部を示す部分レイアウト図である。
【図４】本発明の半導体メモリの実施形態２におけるメモリセルアレイの１部を示す部分回路図である。
【図５】図４の半導体メモリにおけるメモリセルアレイの１部を示す部分レイアウト図である。
【図６】実施形態２の半導体メモリにおける複数ブロックの初段または終段ブロックに隣接するダミーのブロック例の１部を示す部分回路図である。
【図７】図６の半導体メモリにおける複数ブロックの初段または終段ブロックに隣接するダミーのブロック例の１部を示す部分レイアウト図である。
【図８】従来の半導体メモリにおけるメモリセルアレイの１部を示す部分回路図である。
【図９】図８の半導体メモリにおけるメモリセルアレイの１部を示す部分レイアウト図である。
【図１０】従来の半導体メモリにおける充電負荷容量のばらつきによるセンス判定時間の遅延を説明するための説明図である。
【符号の説明】
ＢＮ０１〜ＢＮ２Ａ 拡散層線
ＢＳ００〜ＢＳ２３ 列選択線
Ｄ３，Ｄ５，Ｄ７ 仮想接地線
Ｄ４，Ｄ６ 主ビット線
Ｄ３０１，Ｄ５０１ ブロック間接地線
Ｄ４１２，Ｄ６１２ ブロック間ビット線
Ｒ３１〜Ｒ５２，Ｓ３１〜Ｓ５２，Ｔ３１〜Ｔ５２ 接地列選択トランジスタ
Ｒ４０〜Ｒ６１，Ｓ４０〜Ｓ６１，Ｔ４０〜Ｔ６１ ビット列選択トランジスタ
Ｗ００〜Ｗ２２ ワード線
Claims (7)
- メモリセルアレイがＭ本のワード線ごとに列方向に分割され、分割されたブロックが、アドレスに応じて選択的に接地されるＮ＋１本の仮想接地線と、これら仮想接地線の間に位置しアドレスに応じて選択的にセンスされるＮ本の主ビット線とを共有し、列方向に隣接して交互に線対称に配置され、前記仮想接地線に対応して４分の１の等間隔で配線された拡散層線の隣接拡散層線をドレインまたはソースとしＭ本のワード線をゲートとするＭ行および４Ｎ列のメモリセルを備える半導体メモリにおいて、
前記ブロックが、前記拡散層線の一端側で前記主ビット線に接続する拡散層と４列メモリセル単位の中央の拡散層線およびその隣接拡散層線とをそれぞれドレインまたはソースとしビット列選択線をそれぞれゲートとする３個のビット列選択トランジスタと、
前記拡散層線の他端側で前記仮想接地線に接続する拡散層と４列メモリセル単位の端の拡散層線およびその隣接拡散層線とをそれぞれドレインまたはソースとし接地列選択線をそれぞれゲートとする３個の接地列選択トランジスタと、
前記拡散層線の他端側の隣接ブロックとの間で４列メモリセル単位の中央の拡散層線を互いに接続するブロック間ビット線の半分と、
前記拡散層線の一端側の隣接ブロックとの間で４列メモリセル単位の端の拡散層線を互いに接続するブロック間接地線の半分とを４列メモリセル単位に備えることを特徴とする半導体メモリ。 - 列方向に分割される第１、第２、第３のブロックを備え、前記ブロック間ビット線が、前記第２のブロックと前記第３のブロックとの間で両ブロックの拡散層線を互いに接続し、前記ブロック間接地線が、前記第１のブロックと前記第２のブロックとの間で両ブロックの前記拡散層線と異なる拡散層線を互いに接続する、請求項１記載の半導体メモリ。
- 前記ブロック間ビット線および前記ブロック間接地線は、前記主ビット線または前記仮想接地線と異なる配線層で形成され、コネクタを介して前記拡散層線の一端または他端にそれぞれ接続する、請求項２記載の半導体メモリ。
- 前記主ビット線および前記仮想接地線が、互いに異なる配線層で形成された配線である、請求項１，２または３記載の半導体メモリ。
- メモリセル無しのダミーのビット列選択ブロックまたは接地列選択ブロックを複数ブロックの初段ブロックまたは終段ブロックに隣接して備える、請求項１，２，３または４記載の半導体メモリ。
- 前記ダミーのビット列選択ブロックが、前記ブロック間ビット線および前記主ビット線をドレインまたはソースに接続しビット列選択線をゲートとするビット列選択トランジスタと、
前記ブロック間ビット線に接続し前記拡散層線の３本と電気的に等価なダミーの拡散層またはトランジスタとを４列メモリセル単位に備える、請求項５記載の半導体メモリ。 - 前記ダミーの接地列選択ブロックが、前記ブロック間接地線および前記仮想接地線をドレインまたはソースに接続し接地列選択線をゲートとする接地列選択トランジスタと、
前記ブロック間接地線に接続し前記拡散層線と電気的に等価なダミーの拡散層またはトランジスタとを４列メモリセル単位に備える、請求項５記載の半導体メモリ。
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