KR20060133556A

KR20060133556A - 집적 회로 장치 및 데이터 판독 방법

Info

Publication number: KR20060133556A
Application number: KR1020067015166A
Authority: KR
Inventors: 우덴 알베르투스 제이 피 엠 반
Original assignee: 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 2004-01-28
Filing date: 2005-01-18
Publication date: 2006-12-26
Also published as: EP1711951A1; EP1711951B1; WO2005073982A1; US7554831B2; JP2007520024A; CN1914690A; US20090016145A1

Abstract

집적 회로에서의 ROM 매트릭스는 매트릭스의 셀들 중 데이터 의존적인 셀에서의 비트 라인 및 워드 라인 둘다에 접속된 데이터 트랜지스터를 포함한다. 차동 감지 증폭기는 비트 라인에 접속된 제 1 입력과, 참조 회로에 접속된 제 2 입력과, 감지 증폭기에 의한 증폭의 활성화 및 비활성화를 제어하는 제어 입력을 갖는다. 접속 회로는 비트 라인들 중 선택가능한 비트 라인과 제 1 입력 사이의 전하 공유를 제어가능하게 허용한다. 타이밍 회로는 워드 라인이 매트릭스의 행을 선택하는 경우, 제 2 위상 이전의 제 1 위상에서의 동작을 시그널링하도록 배열된다. 타이밍 회로는 접속 회로를 제어하여, 제 1 위상에서의 비트 라인들 중 선택가능한 비트 라인과 입력 사이의 전하 공유를 허용한다. 제 2 위상에서, 타이밍 회로는 접속 회로를 제어하여, 전하 공유를 방지하고, 참조 회로가 참조 전압을 구동하는 것을 비활성화시키며, 후속하여, 차동 감지 증폭기에 의한 증폭을 활성화시키도록 한다. 바람직하게, 타이밍 회로는 더미 비트 라인과, 더미 비트 라인상의 전위 스윙이 임계값을 초과하는 경우 제 2 위상을 트리거링하는 트리거 회로를 포함한다.

Description

집적 회로 장치 및 데이터 판독 방법{INTEGRATED CIRCUIT DEVICE WITH A ROM MATRIX}

본 발명은 ROM(Read Only Memory) 매트릭스를 갖는 집적 회로 장치에 관한 것이다.

미국 특허 제 5,930,180 호는 교차 접속된 인버터들(cross coupled inverters)의 쌍을 포함하는 감지 증폭기를 구비한 ROM 매트릭스를 개시한다. 인버터들 중 하나의 입력은 비트 라인에 접속되고, 다른 인버터의 입력은 참조(reference) 비트 라인에 접속된다. 교차 접속된 인버터들의 쌍은, 인버터가 활성화될 때 비트 라인 및 참조 비트 라인상의 전압의 값에 의존하여 결국 하나의 논리적 상태 또는 다른 논리적 상태를 나타내는 차동 감지 증폭기(differential sense amplifier)로서 작용한다.

차동 감지는, 속도 및 감도의 관점에서 명백한 이점을 가지며, 그것은 큰 ROM 매트릭스와 작용하는 능력으로 이어진다. 그러나, 단일의 종료 신호들의 신뢰성있는 차동 감지를 위해, 참조 신호가 요구된다. 이것은 종래의 ROM의 경우에 그 러하며, 여기서, 각각의 데이터 비트는 메모리 셀이 선택되는 경우 메모리 셀이 비트 라인상의 전압을 풀다운(pulls down)하는지의 여부를 결정하는 단일의 회로 접속부의 존재 또는 부재에 의해 표현된다.

미국 특허 제 5,930,180 호는 참조 비트 라인을 이용하여, 참조 신호를 생성한다. 복수의 정규 비트 라인을 위해 하나의 참조 비트 라인이 제공된다. ROM에서, 비트 라인상의 초기 신호 전개의 속도는, DRAM 또는 SRAM의 경우보다, 비선택 데이터에 훨씬 크게 의존한다. 비트 라인 및/또는 워드 라인에 대한 회로 접속부의 존재 또는 부재에 의해 표현되는 비선택 메모리 셀에서의 데이터는 비트 라인 및/또는 워드 라인상의 용량성 부하(capacitive load)에 영향을 미친다. 따라서, 상이한 비트 라인들은 상이한 용량성 부하값을 가질 것이다. 임의의 선택된 비트 라인에 대한 참조로서 기능해야 하는 참조 비트 라인은 하나의 용량성 부하값만을 제공할 수 있다. 그 결과, 참조 비트 라인상의 전압이 상이한 데이터 값들을 구별하는데 이용되는 것을 보장하기 위해서는, 주의깊은 매칭이 필요하다. 이것은 작은 에러 마진을 남긴다. 그러나, 참조 비트 라인상의 전압은 간섭에 의해 쉽게 교란될 수 있다. 더욱이, 참조 비트 라인은 집적 회로에서 장소를 차지하게 되며, 그의 동작은 전력을 소모한다.

발명의 개요

본 발명의 목적은 감지 증폭기의 하나의 차동 입력에 접속되는 비트 라인과 다른 차동 입력에 접속된 참조 회로 사이의 캐패시턴스 밸런싱을 필요로 하지 않는 차동 감지 증폭기를 갖는 ROM 매트릭스를 포함하는 집적 회로 장치를 제공하는 것이다.

본 발명의 목적은 차동 감지 증폭기에 참조 전압을 공급하는 참조 비트 라인이 필요하지 않은 차동 감지 증폭기를 갖는 ROM 매트릭스를 포함하는 집적 회로 장치를 제공하는 것이다.

본 발명은 청구항 1에 따른 집적 회로 장치를 제공한다. 그러한 장치는 차동 감지 증폭기를 갖는 ROM을 포함한다. 감지 증폭기는 2개의 위상(phase) 판독 처리에서 이용되며, 여기서, 선택된 비트 라인과 감지 증폭기의 제 1 입력 노드 사이에 제 1 전하 공유 접속부가 형성되고, 제 2 위상(phase)에서 전하 공유 접속이 절단되며, 감지 증폭기의 증폭이 활성화된다. 참조 회로는 참조 전압을 감지 증폭기의 제 2 입력 노드로 구동하지만, 구동은 제 2 위상에서 간섭된다. 따라서, 감지 증폭기는, 그의 입력이 더 이상 비트 라인에 접속되지 않고, 참조 회로에 의해 구동되는 경우에만 증폭한다. 그 결과, 비트 라인과 참조 회로 사이의 캐패시턴스 밸런싱이 필요하지 않게 된다. 따라서, 비트 라인과 병렬로 전체 메모리 매트릭스를 따라 연장되는 참조 비트 라인을 이용하지 않고서, 참조 회로는 메모리 매트픽스의 주변에 포함될 수 있다.

바람직하게, 타이밍 회로는 임의의 비트 라인상에서 발생될 수 있는 최저속의 가능한 신호 전개를 갖는 더미 비트 신호를 생성하는 더미 비트 라인을 포함한다. 타이밍 회로는 이러한 더미 비트 신호가 임계값에 도달하는 경우에만 제 2 위상으로 스위칭하도록 배열되며, 그러한 임계값은 더미 비트 신호가 임계값에 도달 하는 경우 임의의 활성 비트 라인상의 전위가 참조 전압과 교차하는 것을 보장하도록 선택된다.

일실시예에서, 차동 감지 증폭기는 감지 증폭기와 제 1 및 제 2 전원 접속부 사이에 각각 접속된 제 1 및 제 2 스위칭 회로를 가지며, 타이밍 회로는 두 스위칭 회로가 각각 비도전성 및 도전성이 되도록 함으로써 감지 증폭기에 의한 증폭을 비활성화 및 활성화시킨다. 따라서, 감지 증폭기는 비트 라인이 감지 증폭기에 접속되는 한, 어떠한 신호도 증폭할 수 없다. 감지 증폭기는 교차 접속된 인버터들의 쌍을 포함하며, 예를 들어, 그러한 양의 피드백 회로는 비트 라인으로부터 수신된 전하에 의존하여 2개의 정의된 상태들 중 하나를 결국 나타낼 것이다.

본 발명의 이들 및 다른 목적은 이하의 도면들을 참조하여, 예를 통해 기술될 것이다.

도 1은 ROM 회로를 도시한다.

도 1a는 2개의 비트 라인을 도시한다.

도 1b는 타이밍 회로를 도시한다.

도 2는 감지 증폭기를 도시한다.

도 3은 참조 회로를 도시한다.

도 3a는 대안적인 참조 회로를 도시한다.

도 4는 타이밍 신호를 도시한다.

도 1은 메모리 매트릭스(10), 열 사전충전 회로(column precharge circuit)(12), 어드레싱 회로(14a, 14b), 열 다중화기(16), 감지 증폭기(18) 및 타이밍 회로(19)를 포함하는 ROM 회로를 도시한다.

도 1a는 메모리 매트릭스(10) 및 사전충전 회로(12)의 부분을 보다 상세히 도시한다. 메모리 매트릭스는 행 및 열로 구성된다. 메모리 매트릭스는 복수의 비트 라인(102)(단지 2개만 도시됨)을 포함하며, 각 비트 라인은 각각의 열에 대응한다. 사전충전 회로는 사전충전 트랜지스터들(120)을 포함하며, 각각의 사전충전 트랜지스터는 개별적인 비트 라인(102)과 제 1 전원 접속부 Vdd 사이에 접속된 주 전류 채널을 갖는다. 사전충전 트랜지스터(120)의 제어 전극들은 함께 접속되며, 사전충전 입력에 접속된다.

메모리 매트릭스는 복수의 워드 라인 WL0, WL1, WL2,...을 포함하며, 각각의 워드 라인은 개별적인 행에 대응한다. 비트 라인(102)과 워드 라인 WL0, WL1, WL2,...의 각각의 교차점은 메모리 셀에 대응한다. 데이터는 비트 라인(102)과 제 2 전원 접속부(Vss이며, 명시적으로 도시되지 않음) 사이에 접속된 주 전류 채널을 갖는 데이터 트랜지스터(100)의 존재 또는 부재에 의해 표현된다. 각각의 특정한 데이터 트랜지스터(100)의 제어 전극은, 특정 데이터 트랜지스터(100)가 속하는 행의 워드 라인 WL0, WL1, WL2,...에 접속된다. 예로써, 제 1 비트 라인(102)은 워드 라인 WL0, WL2 등에 접속된 제어 전극을 갖는 데이터 트랜지스터(100)에 접속되지만, 워드 라인 WL1에 접속된 제어 전극을 갖는 데이터 트랜지스터(100)에는 접속되지 않는다. 제 2 비트 라인(102)은 워드 라인 WL1에 접속된 제어 전극을 갖는 데이터 트랜지스터(100)를 갖지 않는다. 저장된 데이터는 어느 비트 라인이 메모리 매트릭스(10)에서의 각각의 워드 라인 WL0, WL1, WL2,...에 접속되는 데이터 트랜지스터(100)에 접속되는지를 정확하게 결정함을 이해할 것이다.

도 1b는 타이밍 회로(19)의 예를 도시한다. 이러한 타이밍 회로의 부분은 지리적으로 메모리 매트릭스(10)의 부분을 형성한다. 이러한 부분은 사전충전 회로(12)의 사전충전 트랜지스터들(120) 중 하나의 주 전류 채널을 통해 제 1 전원 접속부 Vdd에 접속된 더미 비트 라인(194)을 포함한다. 행에 대응하는 위치에서, 참조 트랜지스터(190)가 더미 비트 라인(194)에 접속된다. 참조 트랜지스터(190)는 메모리 매트릭스(10)의 데이터 트랜지스터와 동일하지만, 그들의 제어 전극은 제 2 전원 접속부 Vss에 접속되어, 참조 트랜지스터(190)의 주 전류 채널이 비도전성이 되도록 한다.

또한, 타이밍 회로는 펄스 발생기 회로(196) 및 더미 데이터 트랜지스터(192)를 포함한다. 더미 데이터 트랜지스터(192)는 메모리 매트릭스(10)의 데이터 트랜지스터와 유사하게 더미 비트 라인에 접속되지만, 그의 제어 전극은 펄스 발생기(196)에 의해 구동된다. 더미 비트 라인(194)은 펄스 발생기(196)의 입력에 접속된다.

타이밍 회로는 하나의 데이터 트랜지스터(100)가 임계값 전압 아래에서 도통하는 임의의 비트 라인(102)의 전위 아래로 될 필요가 있는 최악의 경우의 시간에 대응하는 폭을 갖는 펄스를 생성하도록 배열된다. 이것은 펄스의 시작부에서의 신호 전이를 더미 데이터 트랜지스터(192)의 제어 전극에 인가하고, 더미 비트 라인(194)상의 결과적인 전압 변화를 이용하여 펄스를 종료시킴으로써 실현된다. 더미 비트 라인(194)에 접속된 입력을 갖는 종래의 인버터 회로를 이용하여, 예를 들면, 펄스를 종료할 때를 시그널링할 수 있다. 충분한 폭을 보장하기 위해, 바람직하게, 더미 비트 라인(194)은 (각 행에 대해 하나의) 실제 비트 라인에 부하를 제공할 수 있는 최대수의 트랜지스터(참조 트랜지스터(190) 및 더미 데이터 트랜지스터(192))에 의해, 용량성 부하가 제공되지만, 이러한 수로부터의 작은 편차가 타이밍 회로에 큰 영향을 미치지 않음을 이해해야 한다.

바람직하게, 타이밍 회로(19)는 열 다중화기(16)가 비트 라인에 대해 행하는 것과 동일한 방식으로, 더미 비트 라인으로부터 스레스홀딩(thresholding)으로의 전압 전달에 영향을 미치는 구조를 또한 포함한다.

어드레싱 회로(14a, 14b)는 메모리 어드레스의 제 1 부분을 수신하며, 워드 라인 WL0, WL1, WL2,...에 접속된 출력을 갖는 행 선택기(14a)를 포함한다. 더욱이, 어드레싱 회로(14a, 14b)는 선택된 비트 라인들의 세트를, 메모리 어드레스의 제 2 부분의 제어하에 선택된 감지 증폭기(18)에 접속하는 열 다중화기(16)를 포함한다.

도 2는 감지 증폭기 회로를 도시한다. 감지 증폭기의 중심부에서는, 교차 접속된 입력 및 출력을 가지며, 제 1 및 제 2 전원 접속부 Vdd, Vss 둘다에 대한 간섭가능한 전원 접속부를 갖는 인버터 회로들의 쌍(244a, 244b), (246a, 246b)이 위치된다.

제 1 전원 트랜지스터(240)는 제 1 전원 Vdd와 제 1 노드(241) 사이에 접속된 주 전류 채널을 갖는다. 각각 제 1 노드(241)와 제 2 노드(243) 사이에 접속된 PMOS 트랜지스터(244a, 246a) 및 NMOS 트랜지스터(244b, 246b)의 주 전류 채널의 직렬 접속부를 포함한다. 제 2 노드(243)는 제 2 전원 트랜지스터(242)의 주 전류 채널을 통해 제 2 전원 Vdd에 접속된다. 각각의 직렬 접속부의 PMOS 트랜지스터(244a, 246a) 및 NMOS 트랜지스터(244b, 246b)의 제어 전극은 서로 접속되며, 다른 직렬 접속부의 트랜지스터의 주 전류 채널들 사이의 노드에 접속된다.

감지 증폭기 회로는 NMOS 트랜지스터(20a) 및 PMOS 트랜지스터(20b)를 포함하고, 그들의 주 전류 채널은 열 다중화기(16)의 출력과 내부 비트 라인 부분 BL 사이에 병렬로 접속되며, 내부 비트 라인 부분 BL은 인버터들의 쌍 중 제 1 쌍(246a, 246b)의 입력에 접속된다. 더욱이, 감지 증폭기 회로는 인버터들의 쌍 중 제 2 쌍(244a, 244b)의 입력에 접속된 출력 REF를 갖는 참조 회로(22)를 포함한다.

도 3은 참조 회로(22)의 실시예를 도시한다. 이러한 참조 회로는 내부 비트 라인 부분 BL과 제 1 전원 접속부 Vdd, 내부 비트 라인 부분 BL과 참조 출력 REF, 및 참조 출력 REF와 제 1 전원 접속부 Vdd 사이에 각각 접속된 주 전류 채널들을 갖는 등화(equalization) 트랜지스터(30, 32, 34)를 포함한다. 등화 트랜지스터의 제어 전극들은 함께 접속된다. 더욱이, 참조 회로(22)는 참조 출력 REF와 제 1 전원 접속부 Vdd 및 참조 출력 REF와 제 2 전원 접속부 Vss 사이에 각각 접속된 주 전류 채널들을 갖는 NMOS 바이어스 트랜지스터(36) 및 PMOS 바이어스 트랜지스터(38)를 포함한다.

도 4는 ROM 회로의 동작을 설명하는데 이용될 것이다. 동작은 어드레싱 회로(14a, 14b)의 어드레스 입력에 어드레스를 공급하고, 감지 증폭기(18)로부터 데이터를 판독하며, 그들의 동작을 클록 신호 CLK에 의해 메모리 회로의 동작과 동기화시키는 처리 회로(도시되지 않음)에 의해 시작된다. 메모리 회로의 동작은 타이밍 회로(19)에 공급되는 클록 신호 CLK에서의 전이(40)의 수신시에 시작된다.

전이(40) 이전에, 메모리는 동작의 준비 위상에 있다. 이러한 위상에서 사전충전 회로(12)에서의 사전충전 트랜지스터(120)는 비트 라인을 제 1 전원 접속부에 접속하여, 그들의 전위가 Vdd로 되도록 한다. NMOS 트랜지스터(20a) 및 PMOS 트랜지스터(20b)는 비도전성이다. 등화 트랜지스터(30, 32, 34)는 도전성으로 되어, 내부 비트 라인 부분 BL 및 참조 출력 REF상의 전위가 등화되어, Vdd로 되도록 한다. 제 1 및 제 2 전원 트랜지스터(240, 242)는 비도전성이다.

전이(40)는 메모리의 동작의 제 1 위상을 트리거링한다. 클록 신호 CLK에서의 전이(40)에 응답하여, 타이밍 회로(19)는 디코딩 신호 DEC 및 그의 논리 보수(logic complement) DECn에서의 제 1 전이(41)를 발생시킨다. DEC는 사전충전 회로(12)에 공급되어, 사전충전 트랜지스터(120)의 주 전류 채널이 제 1 위상에서 비도전성이도록 한다. DEC에 대하여 약간의 지연을 갖는, 타이밍 회로(19)에 의해 생성된 신호 DEC'은 행 선택기(14a)가 워드 라인 WL0, WL1, WL2,...중 어드레싱된 워드 라인상의 전압을 상승시키도록 한다.

그 결과, (워드 라인에 의해 나타낸 바와 같이) 선택된 행에서 데이터 트랜지스터(100)를 포함하는 비트 라인(102)상의 전압은, 관련 데이터 트랜지스터(100)에 의해 풀다운될 것이다. 이것은 도면의 신호 A에서의 굵은 라인에 의해 도시된다. 선택된 행에서 데이터 트랜지스터(100)를 포함하지 않는 비트 라인(102)상의 전압은, 누설 전류로 인해, 일반적으로 또한 강하되지만, 데이터 트랜지스터(100)가 존재하는 경우보다 천천히 강하된다. 이것은 도면의 신호 A에서의 대시 라인에 의해 도시된다.

열 다중화기(16)는 비트 라인들 중 선택된 것들을 감지 증폭기(1)에 도전성으로 접속시킨다. 감지 증폭기(1)에서, 등화 트랜지스터(30, 32, 34)는 클록 신호 CLK의 전이(40)시에 제 1 위상에서 비도전성으로 만들어진다. DEC 및 DECn 신호의 제어하에, NMOS 트랜지스터(20a) 및 PMOS 트랜지스터(20b)는 도전성으로 만들어진다. 그 결과, 선택된 비트 라인(102)은 내부 비트 라인 부분 BL과 전하를 공유한다. 따라서, 내부 비트 라인 부분 BL의 전위는 제 1 위상에서 선택된 비트 라인(102)의 전위를 따른다.

제 1 위상에서, NMOS 및 PMOS 바이어스 트랜지스터(36, 38)는, DEC 및 DECn의 제어하에 도전성으로 만들어진다. 그 결과, 참조 출력 REF는 이들 바이어스 트랜지스터에 의해 결정된 전위를 나타낸다. 이러한 전위는 대략적으로, 제 1 전원 접속부 Vdd의 전위 이하의 NMOS 바이어스 트랜지스터(36)의 하나의 임계값 전압 VTn이다. NMOS 바이어스 트랜지스터(36)의 소스는 Vdd 전위에 있지 않기 때문에, 임계값 VTn은, 그들의 소스가 Vdd에 접속되는 집적 회로의 통상적인 NMOS 트랜지스터에 대해 보다 높다. 바이어스 트랜지스터(36, 38)는, 참조 출력 REF에서의 전압이, 타이밍 회로(19)가 DEC 펄스를 컷오프하는 더미 비트 라인(194)에서의 임계값 전압보다 높도록 치수가 정해진다. 따라서, 데이터 트랜지스터(100)에 의해 풀다운되는 가장 부하가 큰 비트 라인상의 전위도, DEC 펄스의 끝에서 참조 전압 아래로 떨어지는 것이 보장된다. 참조 출력 REF가 그의 참조 레벨을 나타내는 속도는 일반적으로 비트 라인 부분 BL의 전위 변화의 속도보다 훨씬 빠른데, 그 이유는, 참조 출력 REF는 많은 데이터 트랜지스터가 접속될 수 있는 비트 라인에 의해 부하가 제공되지 않고, 바이어스 트랜지스터(36, 38)의 제어 전극은 DEC 및 DECn에 의해 직접적으로 구동되기 때문이다.

동작의 제 2 위상은 디코딩 신호 DEC에서의 제 2 전이(42)에 응답하여 시작된다. 타이밍 회로(19)는 제 1 전이(41) 이후에 지연을 갖는 제 2 전이(42)를 발생시킨다. 지연은 더미 비트 라인(194)의 전위가 임계값 이하로 떨어지도록, 더미 비트 라인(194)을 방전시키는데 필요한 시간 간격에 의해 결정된다. 타이밍 회로(19)의 구성 때문에, 이러한 시간 간격은, 선택된 데이터 트랜지스터(100)가 해당 비트 라인(102)에 접속되는 경우 임계값에 도달하기 위해, 임의의 비트 라인(102)에 의해 요구되는 시간 간격보다 크도록 보장된다.

제 2 위상에서, 선택된 비트 라인(102)과 비트 라인 부분 BL 사이의 도전성 접속은 (패스(pass) 트랜지스터(20a, b)를 비도전성으로 만드는 것에 의해) 절단되며, 바이어스 트랜지스터(36, 38)는 비도전성으로 만들어진다. 후속하여, 감지 증폭기의 교차 접속된 인버터(244a, 244b), (246a, 246b)의 제 1 및 제 2 내부 전원 노드(241, 243)는 전원 접속부 Vdd, Vss에 접속된다.

그 결과, 교차 접속된 인버터(244a, 244b), (246a, 246b)는 그들의 입력들, 즉, 비트 라인 부분 BL과 참조 출력 REF 사이의 임의의 전위 차이를, 하나의 인버터가 논리 로우 입력을 갖고 다른 인버터가 논리 하이를 갖는 상태가 가정될 때까지, 증폭한다. 이들 논리 레벨은 출력 신호로서 이용된다. 이들 레벨은 래치 회로(도시되지 않음, 예를 들면, NAND 게이트들의 쌍으로서, 그 각각은 인버터들 각각의 출력에 접속된 제 1 입력 및 다른 NAND 게이트의 출력에 접속된 제 2 입력을 가짐)내로 래치될 수 있다. 이러한 래치 회로로부터, 데이터가 처리 회로(다른 이용을 위해 도시되지 않음)에 공급된다.

해당 데이터가 래치되면, 회로는 다음 주기를 위한 준비가 된다. 이러한 주기는 회로가 동작의 준비 위상으로 리턴하는 클록 신호 CLK에서의 다른 전이(44)에 의해 시작될 수 있다.

따라서, 감지 증폭기가 활성 증폭을 제공하고, 선택된 비트 라인이 내부 비트 라인 부분 BL과 전하를 공유하는 것을 방지하고, 활성 증폭 이전에, 선택된 비트 라인(102)과 내부 비트 라인 부분 BL 사이의 접속을 절단함으로써, 차동 감지 증폭기가 비트 라인의 용량성 특성과 유사한 용량성 특성을 가질 필요가 없는 참조 회로와 함께 이용될 수 있다. 특히, 참조 전압을 제공하기 위해 메모리 매트릭스(10)의 비트 라인과 병렬로 연장되는 더미 비트 라인을 포함하지 않는 참조 회로가 이용될 수 있다. 따라서, 그러한 더미 비트 라인으로 인한 전위 간섭 문제가 제거되며, 참조 전압을 발생시키기 위한 공간 및 전력 소모가 감소된다.

참조 회로는 단지 몇 개의 트랜지스터만을 요구하므로, 참조 회로는 누설 전류를 크게 겪지 않는다. 이것은 적절한 참조 레벨을 보장하는 것을 더욱 쉽게 만든다.

도 3a는 참조 회로(22)의 대안적인 실시예를 도시한다. 도 3과 비교하여, 이러한 실시예에서는, 바이어스 트랜지스터(36, 38)가, PMOS 바이어스 트랜지스터(360), NMOS 바이어스 트랜지스터(380), 제 1 및 제 2 PMOS 제어 트랜지스터(390, 395)를 포함하는 대안적인 바이어스 회로에 의해 대체되었다. 참조 출력 REF는 PMOS 바이어스 트랜지스터(360)의 주 전류 채널을 통해 제 1 전원 접속부 Vdd에 접속되고, NMOS 바이어스 트랜지스터(380)의 주 전류 채널을 통해 제 2 전원 접속부 Vss에 접속된다. 제 1 제어 트랜지스터(390)의 주 전류 채널은 기준 출력 REF와 PMOS 바이어스 트랜지스터(380)의 제어 전극 사이에 접속된다. 제 1 제어 트랜지스터(390)의 제어 전극은 DECn을 수신한다. 제 2 제어 트랜지스터(390)의 주 전류 채널은 PMOS 바이어스 트랜지스터(380)의 제어 전극과 제 1 전원 접속부 Vdd 사이에 접속된다. 제 2 제어 트랜지스터(390)의 제어 전극은 DEC를 수신한다.

동작시에, 제 1 위상에서, NMOS 바이어스 트랜지스터(380)는 DEC의 제어하에 도전성으로 만들어진다. 제 1 PMOS 제어 트랜지스터(390)도 마찬가지로 도전성으로 만들어진다. 그 결과, PMOS 바이어스 트랜지스터(360)는 다이오드로서 동작하고, 회로는 NMOS 바이어스 트랜지스터(380)를 통한 전류의 영향하에 PMOS 바이어스 트랜지스터(360) 양단의 전압 강하에 의해 결정된 참조 레벨을 발생시킨다. 바이어스 트랜지스터(36, 38)는, 참조 출력 REF에서의 전압이, 타이밍 회로(19)가 DEC 펄스를 컷오프시키는 더미 비트 라인(194)에서의 임계값 전압보다 높도록, 치수가 정해진다. 따라서, 데이터 트랜지스터(100)에 의해 풀다운되는 가장 부하가 큰 비트 라인상의 전위도, DEC 펄스의 끝에서 참조 전압 아래로 떨어지는 것이 보장된다. 제 1 위상 밖에서, 제 2 제어 PMOS 트랜지스터(395)는 도전성으로 만들어져서, PMOS 바이어스 트랜지스터(360)가 비도전성이 되는 것을 보장한다.

본 발명은 도면에 도시된 특정 실시예에서의 감지 증폭기 또는 참조 회로에 한정되지 않음을 이해해야 한다. 또한, 알려진 참조 전압 발생 회로가 이용될 수 있다. 그러한 참조 회로는 참조 전압을 영구적으로 발생시킬 수 있고, 패스 트랜지스터(20a, b)와 유사한 하나 이상의 패스 트랜지스터를 통해 참조 출력에 접속될 수 있다. 이 경우, 이들 패스 트랜지스터는, 예를 들면, DEC 펄스의 제어하에 도전성으로 만들어질 수 있다. 마찬가지로, 선택된 비트 라인과 비트 라인 세그먼트 BL 사이의 접속이 절단되고, 참조 출력 REF가 또한 부동 상태(floating)로 된 후, 감지 및 활성화 이전에, 밸런싱된 상태로 초기화되는 다른 증폭기가 이용될 수 있다.

마찬가지로, 다른 타입의 ROM 매트릭스가 이용될 수 있으며, 예를 들어, 데이터 트랜지스터가 워드 라인과 비트 라인 사이의 모든 교차점에 제공될 수 있지만, 단지 선택된 것만이, 예컨대, 퓨즈 절단(fuse blowing) 또는 차단 프로그래밍(mask programming)에 의해 비트 라인에 접속될 수 있음을 알아야 한다. 마찬가지로, 데이터 트랜지스터가 모두 비트 라인에 접속되지만, 단지 일부만이 워드 라인에 접속되는 ROM 매트릭스가 이용될 수 있다. 그러한 접속은 부동 게이트에 의해 조정된다. 마찬가지로, 예를 들면, 레이트 프로그램가능(late programmable) ROM(금속), 콘택트 홀을 부가하거나 부가하지 않음으로써 프로그램된 ROM 등과 같은, 임의의 방식의 프로그래밍을 이용한 ROM이 이용될 수 있다.

Claims

집적 회로 장치에 있어서,

관련된 비트 라인(102)을 갖는 열(column) 및 관련된 워드 라인(WL)을 갖는 행(row)으로 구성된 셀(cell)들을 포함하고, 또한, 상기 셀들 중 데이터 의존적인 셀에서 상기 비트 라인(102) 및 상기 워드 라인(WL) 둘다에 접속된 데이터 트랜지스터(100)를 포함하는 ROM 매트릭스(10)와,

제 1 입력(BL)과, 제 2 입력(REF)과, 감지 증폭기(18)에 의한 증폭의 활성화 및 비활성화를 제어하는 제어 입력(SNS, SNSn)을 갖는 차동 감지 증폭기(18)와,

상기 비트 라인(102)과 상기 제 1 입력(BL) 사이에 접속되어, 상기 비트 라인(102) 중 선택가능한 비트 라인과 상기 제 1 입력(BL) 사이의 전하 공유를 제어가능하게 허용하는 접속 회로(coupling circuit)(16)와,

상기 제 2 입력(REF)에 접속되며, 상기 제 2 입력(REF)에서의 참조 전압의 구동을 제어가능하게 활성화시키도록 배열된 참조 회로(22)와,

상기 워드 라인(WL)이 상기 매트릭스의 행을 선택한 경우, 제 2 위상(phase) 이전의 제 1 위상에서의 동작을 시그널링하도록 배열되고, 상기 제 1 위상에서 상기 접속 회로(16)를 제어하여 상기 입력과 상기 비트 라인(102) 중 상기 선택가능한 비트 라인 사이의 전하 공유를 허용하며, 상기 제 2 위상에서 상기 접속 회로(16)를 제어하여 상기 전하 공유를 방지하고, 상기 참조 회로(22)가 상기 참조 전압 구동을 비활성화하도록 하며, 상기 전하 공유가 방지되고 상기 구동이 비활성 화되는 경우에만 상기 차동 감지 증폭기(18)에 의한 증폭을 활성화시키는 타이밍 회로(19)를 포함하는

집적 회로 장치.
제 1 항에 있어서,

상기 타이밍 회로(19)는,

가정의(hypothetical) 비트 라인(102)에 접속된 최대수의 데이터 트랜지스터(100)를 갖는 상기 가정의 비트 라인(102)의 용량성 부하(capacitive loading)로서 실질적으로 용량성 부하가 제공되는 더미 비트 라인(194)과,

상기 더미 비트 라인(194)에 접속된 더미 데이터 트랜지스터(192)와,

상기 제 2 위상을 트리거링하고, 상기 제 1 위상에서 상기 더미 데이터 트랜지스터(192)를 활성화시키며, 상기 제 1 위상에서의 상기 더미 데이터 트랜지스터(192)의 활성화로 인한 상기 더미 비트 라인(194)상의 전위 스윙(potential swing)이, 참조 전압과 교차하도록 상기 비트 라인(102)상에서 요구되는 전위 스윙보다 큰 임계값을 초과하는 경우 상기 제 2 위상을 시작하는 트리거 회로(196)를 포함하는 집적 회로 장치.
제 1 항에 있어서,

상기 참조 회로(22)는, 상기 매트릭스(10)의 열 높이(column height)를 통해 상기 비트 라인(102)과 병렬로 연장되는 신호 라인을 포함하지 않고서 상기 메모리 매트릭스(10)의 주변에 대해 국부적인 집적 회로 장치.
제 1 항에 있어서,

상기 차동 감지 증폭기(18)는 제 1 및 제 2 전원 접속부(Vss, Vdd) 사이에 접속되고, 상기 감지 증폭기(18)와 상기 제 1 및 제 2 전원 접속부(Vdd, Vss) 각각의 사이에 접속된 제 1 및 제 2 스위칭 회로(240, 242)를 포함하며, 상기 타이밍 회로(19)는 상기 스위칭 회로(240, 242)가 각각 비도전성 및 도전성이 되도록 함으로써, 상기 감지 증폭기(18)에 의한 증폭을 비활성화 및 활성화시키는 집적 회로 장치.
제 4 항에 있어서,

상기 차동 감지 증폭기(18)는 상기 제 1 및 제 2 입력(BL, REF)에 각각 접속된 입력과 각각의 다른 입력들과 교차 접속된 출력을 갖는 인버터들(244ab, 246ab)의 쌍을 포함하고, 상기 인버터(244ab, 246ab)는 상기 제 1 및 제 2 스위칭 회로(240, 242)를 통해 상기 전원 접속부(Vdd, Vss)로부터의 전원을 수신하는 집적 회로 장치.
제 5 항에 있어서,

상기 인버터(244ab, 246ab)의 출력에 접속된 입력을 갖는 래치 회로를 포함하는 집적 회로 장치.
제 1 항에 있어서,

상기 참조 회로(22)는 상기 제 1 및 제 2 입력(BL, REF) 사이에 접속되는 제어가능한 등화(equalization) 회로(30, 32, 34)를 포함하고, 상기 등화 회로는 상기 제 1 위상 이전에 상기 제 1 및 제 2 입력(BL, REF)상의 전위를 등화시키도록 배열되는 집적 회로 장치.
제 1 항에 있어서,

상기 참조 회로는 제 2 입력(REF)으로부터 음 및 양의 전원 단자(Vss, Vdd)로 각각 접속된 주 전류 채널을 갖는 PMOS 바이어스 트랜지스터(38) 및 NMOS 바이어스 트랜지스터(36)를 포함하고, 상기 타이밍 회로는 상기 제 1 위상 동안 상기 PMOS 바이어스 트랜지스터(38) 및 NMOS 바이어스 트랜지스터(36)의 제어 전극을 상기 음 및 양의 전원 단자(Vss, Vdd)의 전위로 각각 구동하도록 배열되는 집적 회로 장치.
제 1 항에 있어서,

상기 참조 회로는 개별적인 전원 단자(Vss, Vdd)에 접속된 주 전류 채널을 갖는 상호 반대 극성의 제 1 바이어스 트랜지스터(38) 및 제 2 바이어스 트랜지스터(36)를 포함하고, 상기 타이밍 회로(19)는 상기 제 1 위상 동안 상기 제 1 바이어스 트랜지스터(38)의 상기 주 전류 채널을 도전성 상태로 스위칭하고, 상기 제 2 바이어스 트랜지스터(36)를 다이오드로서 스위칭하도록 배열되는 집적 회로 장치.
제 1 항에 있어서,

상기 타이밍 회로는,

상기 비트 라인(102) 중 임의의 비트 라인에 대한 최대 가능 용량성 부하에 실질적으로 대응하는 용량성 부하를 갖는 더미 비트 라인(194)과,

상기 제 1 위상의 시작으로부터 개시되는 상기 더미 비트 라인의 전위를 풀링(pulling)하는 풀 트랜지스터(pull transistor)(192)와,

상기 풀링으로 인한 상기 전위 스윙이, 상기 참조 전압과 교차하도록 상기 비트 라인(102)상에서 요구되는 전위 스윙보다 큰 임계값을 초과하는 경우, 상기 제 2 위상을 트리거링하는 트리거 회로(196)를 포함하는 집적 회로 장치.
제 1 항에 있어서,

상기 제 1 위상 이전에 제 1 전원 접속부(Vdd)로부터 상기 비트 라인을 사전충전하고, 상기 제 2 위상 동안 상기 제 1 전원 접속부(Vdd)로부터 상기 비트 라인(102)을 접속해제하도록 배열되는 사전충전 회로(120)을 포함하는 집적 회로 장치.
집적 회로 장치에서, 관련된 비트 라인(102)을 갖는 열 및 관련된 워드 라인(WL)을 갖는 행으로 구성된 셀들을 포함하고, 또한, 상기 셀들 중 데이터 의존적인 셀에서 상기 비트 라인(102) 및 상기 워드 라인(WL) 둘다에 접속된 데이터 트랜지스터(100)를 포함하는 ROM 매트릭스(10)로부터 데이터를 판독하는 방법에 있어서,

제 1 입력(BL)과, 제 2 입력(REF)과, 감지 증폭기(18)에 의한 증폭의 활성화 및 비활성화를 제어하는 제어 입력(SNS, SNSn)을 갖는 차동 감지 증폭기(18)를 제공하는 단계와,

상기 비트 라인(102)과 상기 제 1 입력(BL) 사이에 접속되어, 상기 비트 라인(102) 중 선택가능한 비트 라인과 상기 제 1 입력(BL) 사이의 전하 공유를 제어가능하게 허용하는 접속 회로(16)를 제공하는 단계와,

상기 제 2 입력(REF)에 접속된 참조 회로(22)를 제공하는 단계와,

상기 제 2 입력(REF)에서 참조 전압을 구동하기 위해, 상기 참조 회로를 제어가능하게 활성화시키는 단계와,

상기 워드 라인(WL)이 상기 매트릭스의 행을 선택한 경우, 제 2 위상 이전의 상기 제 1 위상에서의 동작을 시그널링하는 단계를 포함하되,

상기 접속 회로(16)는 상기 입력과 상기 비트 라인(102) 중 상기 선택가능한 비트 라인 사이의 전하 공유를 허용하도록 제어되며, 상기 전하 공유를 방지하고, 상기 참조 회로(22)가 상기 참조 전압 구동을 비활성화하도록 하고, 상기 전하 공유가 방지되고 상기 구동이 비활성화되는 경우에만 상기 차동 감지 증폭기(18)에 의한 증폭을 활성화시키도록 제어되는

데이터 판독 방법.