KR102159214B1 - 물리적으로 복제 불가능한 기능(puf) 생성 - Google Patents

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웨이 민 찬
치-유 린
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Abstract

물리적으로 복제 불가능한 기능(physically unclonable function; PUF) 생성기는 복수의 메모리 셀 중 제1 메모리 셀로부터 신호를 수신하도록 구성된 제1 입력 단자 및 복수의 메모리 셀 중 제2 메모리로부터 신호를 수신하도록 구성된 제2 입력 단자를 갖는 제1 감지 증폭기를 포함한다. 제1 감지 증폭기는 상기 복수의 메모리 셀 중 상기 제1 및 제2 메모리 셀의 액세스 속도를 비교하도록 구성된다. 액세스 속도의 비교를 기초로, 감지 증폭기는 PUF 시그너처를 생성하기 위한 제1 출력 신호를 제공한다. 제어기는 제1 감지 증폭기에 인에이블 신호를 출력하도록 구성되며, 제1 감지 증폭기는 제1 메모리 셀의 비트 라인으로부터 신호를 수신하도록 구성된 제1 입력 단자 및 제2 메모리 셀의 비트 라인으로부터 신호를 수신하도록 구성된 제2 입력 단자를 가진다.

Description

물리적으로 복제 불가능한 기능(PUF) 생성{PHYSICALLY UNCLONABLE FUNCTION(PUF) GENERATION}
상호 참조
본 출원은 그 전체가 참조로 인용되고 2017년 8월 17일자 출원된 미국 특허 가출원 번호 제62/546,726호의 이익을 주장한다.
다른 다양한 애플리케이션에 대해 다양한 유형의 정보를 제공하는 집적 회로를 사용하는 전자 디바이스의 사용 증가에 따라, 이러한 정보에 대한 액세스를 해당 정보에 대한 액세스 권한을 가진 다른 디바이스에만 제한하도록 전자 디바이스 내에 저장될 수 있는 민감한 그리고/또는 중요한 정보를 적절히 보호할 필요성이 증가되고 있다. 어플리케이션의 일부 예로는 디바이스의 인증, 디바이스 내 기밀 정보의 보호 및 2개 이상의 디바이스 간의 통신의 보안이 포함된다.
물리적으로 복제 불가능한(unclonable) 기능(PUF)은 일반적으로는 PUF에 대한 입력(예를 들면, 도전/요청)에 응답하여 다수의 대응하는 출력(즉, 응답)을 제공하는 집적 회로 내에 있는 물리적 구조이다. 각각의 PUF는 한 세트 이상의 요청-응답 쌍을 제공한다. 집적 회로의 아이덴티티(identity)는 PUF에 의해 제공된 이러한 요청-응답 쌍에 의해 수립될 수 있다. 아이덴티티의 확립으로, 디바이스 간에 안전한 통신이 제공될 수 있다. PUF는 전자 디바이스에 아이덴티티를 할당하는 현재의 방법을 대체하기 위해 기존의 인증 목적으로 사용될 수 있다. PUF는 제조 프로세스의 고유 속성에 기반하기 때문에, PUF는 모방 및 /또는 리버스 엔지니어링이 보다 쉽게 행해질 수 있는 디바이스에 동일성을 등록하는 기존의 인증 방법에 비해 여러 가지 장점을 가진다.
본 개시 내용의 양태들은 첨부된 도면과 함께 파악할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 다양한 특징부는 반드시 일정한 비율로 작성된 것은 아니라는 점에 유의해야 한다. 실제, 다양한 특징부의 치수는 설명의 명료성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 인증 회로를 포함하는 메모리 디바이스의 일례를 예시한 블록도이다.
도 2는 일부 실시예에 따른 인증 회로의 개략도를 포함하는 도 1의 예시적인 메모리 디바이스를 예시한 블록도이다.
도 3은 일부 실시예에 따른 도 2의 인증 회로의 감지 증폭기와 제어기 및 SRAM 셀 어레이의 2개의 메모리 셀의 일례를 예시한 회로도이다.
도 4a는 일부 실시예에 따른 감지 증폭기들 및 도 2의 인증 회로의 일례의 관련 제어기를 예시한 회로도이다.
도 4b는 일부 실시예에 따른 감지 증폭기들 및 도 2의 인증 회로의 다른 실시예의 제어기를 예시한 회로도이다.
도 5는 일부 실시예에 따른 SRAM 셀 어레이의 2개의 메모리 셀의 일례와 도 2의 인증 회로의 감지 증폭기 및 제어기의 일례를 예시한 회로도이다.
도 6은 일부 실시예에 따른 도 5에 예시된 제어기의 펄스 생성기의 일례를 예시한 회로도이다.
도 7은 일부 실시예에 따라 도 6에 예시된 일례의 펄스 생성기에 의해 생성된 파형을 예시한다.
도 8은 일부 실시예에 따른 도 5의 회로의 신호의 파형을 예시한다.
도 9는 일부 실시예에 따른 SRAM 셀 어레이의 2개의 메모리 셀의 다른 예와 도 2의 인증 회로의 감지 증폭기 및 제어기의 다른 예를 예시한 회로도이다.
도 10은 일부 실시예에 따른 도 9의 회로의 신호의 파형을 예시한다.
도 11은 일부 실시예에 따른 SRAM 셀 어레이의 2개의 메모리 셀의 다른 예와 도 2의 인증 회로의 감지 증폭기 및 제어기의 또 다른 예를 예시한 회로도이다.
도 12는 일부 실시예에 따른 도 11의 회로의 신호의 파형을 예시한다.
도 13은 일부 실시예에 따른 SRAM 셀 어레이의 2개의 메모리 셀의 다른 예와 도 2의 인증 회로의 감지 증폭기 및 제어기의 또 다른 예를 예시한 회로도이다.
도 14는 일부 실시예에 따른 도 13의 회로의 신호의 파형을 예시한다.
도 15는 일부 실시예에 따른 PUF 시그너처를 생성하는 방법의 일례를 설명하는 흐름도이다.
다음의 개시 내용은 주제의 다양한 특징을 구현하기 위한 다양한 예시적인 실시예들을 설명한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예가 아래에 설명된다. 이들은 물론 예시일뿐 한정하려는 것이 아니다. 예를 들어, 어떤 요소가 다른 요소에 "접속된" 또는 "결합된" 것으로 언급된 경우, 이것은 상기 다른 요소에 직접 연결 또는 결합될 수 있거나, 하나 이상의 요소가 개재될 수 있다는 것을 이해할 것이다.
물리적으로 복제 불가능한 기능(physically unclonable function: PUF)은 일반적으로 안전한 전기적 소거 가능 및 프로그램 가능한 읽기 전용 메모리(EEPROM) 및/또는 다른 고가의 하드웨어(예를 들어, 배터리 전원의 SRAM)을 필요로 하지 않고 인증 및 보안 키 저장에 사용된다. 디지털 메모리에 비밀 정보를 저장하는 대신, PUF는 집적 회로(IC)의 물리적 특성으로부터 비밀 정보를 유도한다. PUF는 동일한 제조 공정이 복수의 IC를 제조하는 데 사용되더라도, 각각의 IC는 제조 변동성으로 인해 약간 다를 수 있다는 아이디어에 기초한다. PUF는 이러한 변동성을 활용하여 각 IC(예, 실리콘 "생체 인식")에 고유한 "비밀" 정보를 유도한다. 일반적으로, 이러한 비밀 정보는 IC의 "시그너처(signature)"라고 한다. 또한, 상기 시그너처를 정의하는 제조 변동성으로 인해 IC 설계에 대한 충분한 지식이 있어도 2개의 동일한 IC를 제조할 수 없다. IC의 다양한 유형의 변동성은 예를 들어, 게이트 지연(들)(gate delay), SRAM)디바이스의 파워-온 상태(들) 및/또는 IC의 임의의 다양한 물리적 특성과 같은 그러한 시그너처를 정의하는 데 사용될 수 있다.
상기 제공된 SRAM 디바이스의 파워-온 상태(들)를 이용하는 예에서, SRAM 디바이스가 대칭적 셀(비트)을 포함하는 경우에도, 제조 변동성은 여전히 각각의 비트가 SRAM 디바이스의 파워-온 상태에 있는 동안 하이 상태(즉, 로직 "1")또는 로우 상태(즉, 로직 "0")에 있도록 할 수 있다. 비트의 이러한 초기의 파워-온 상태는 SRAM 디바이스 전체에 걸쳐 무작위로 분포되어, SRAM 디바이스의 고유한 시그너처를 생성하도록 PUF에 의해 정의될 수 있는 변동성을 야기한다. 일반적으로, SRAM 디바이스의 파워-온 상태(들)를 사용하여 PUF 시그너처를 생성하는 것을 "파워-온 SRAM 기반 PUF"라고 한다. 일반적으로 파워-온 SRAM 기반 PUF를 사용하여 PUF 시그너처를 생성하려면 SRAM 디바이스를 작동시키는 동안 불리하게도 부가적인 전력 소모를 초래할 수 있는 적어도 1회의 파워 상승 및 하강의 반복을 사용하며, 상기 시그너처를 생성하는 데 더 긴 시간이 필요할 수 있다(예, 제한된 처리량). 또한, SRAM 디바이스의 각 비트의 파워-온 상태는 전형적으로, 예를 들어, 비트의 동작 온도, 비트의 공급 전압, 비트에 의해 허용되는 스트레스, 비트의 에이징 효과 등과 같은 다양한 로컬 환경 파라미터에 종속된다. 따라서, 2개의 상이한 위치에 위치한 2비트의 파워-온 상태는 상기 2비트가 받는 각각의 로컬 환경 파라미터에 크게 의존할 수 있다. 이와 같이, 상기 2비트의 파워-온 상태를 기초로 생성된 PUF 시그너처는 신뢰도가 떨어질 수 있다. IC의 물리적 특성을 사용하여 PUF 시그너처를 생성하는 다른 유형의 종래의 PUF는 전술 한 바와 유사한 문제를 가질 수 있다. 따라서, 종래의 PUF는 모든면에서 완전히 만족스럽지 못했다.
본 개시 내용의 실시예는 메모리 디바이스의 2개의 메모리 셀의 액세스 속도(예를 들어, 판독 속도)를 비교함으로써 메모리 디바이스에 대한 PUF 시그너처의 비트를 적어도 생성하기 위한 다양한 시스템 및 방법을 제공한다. 개시된 시스템 및 방법은 판독 속도의 비교를 기초로 PUF 시그너처를 생성하기 때문에, 메모리 디바이스의 파워 증가 및 감소의 반복은 필요하지 않으며, 이는 종래의 파워-온 SRAM 기반 PUF가 직면하고 있는 전력 소비 문제를 제거한다. 또한, (PUF 시그너처를 생성하기 위해) 메모리 디바이스의 2개의 인접 메모리 셀의 판독 속도를 비교함으로써, PUF 시그너처는 상술 한 바와 같이 환경 파라미터의 영향을 덜 받을 수 있고, 따라서 더 신뢰성이 있을 수 있다. 또한, 소정의 개시된 실시예에서, 2개의 메모리 셀들의 액세스 속도를 비교하는 것은 글로벌 클록 신호와 같이 경험적으로 도출된 신호보다는 메모리 셀 자체로부터 수신된 신호를 기초로 개시되므로, 액세스 속도의 비교에 보다 안정적인 판독 마진을 제공한다.
도 1은 다양한 실시예에 따른 메모리 디바이스(100)를 예시한다. 도 1의 예시된 실시예에서, 메모리 디바이스(100)는 메모리 셀 어레이(102), 인증 회로(104), 예비-충전/예비-방전(PC/PD) 회로(106), 행(row) 디코더(108), 선택적인 열(column) 디코더(110), 입력/출력(I/O) 회로(112) 및 제어 로직(114)을 포함한다. 또한, 도 1에 예시된 바와 같이, 메모리 셀 어레이(102)는 임베디드 전압 제어기(116)를 포함한다. 일부 실시예에서, 도 1에 예시되지 않지만, 상기 구성 요소(즉, 102, 104, 106, 108, 110, 112)는 모두 서로 결합될 수 있고 이들이 제어 로직(114)에 의해 제어되도록 제어 로직(114)에 결합될 수 있다. 예시된 도 1의 실시예에서, 각 구성 요소는 명확한 설명을 위해 별도의 블록으로 예시되지만, 일부 다른 실시예에서 도 1에 예시된 구성 요소 중 일부 또는 전부가 함께 통합될 수 있다. 예를 들어, 메모리 셀 어레이(102)는 임베디드 인증 회로(예컨대, 104)를 포함할 수 있다.
여전히 도 1을 참조하면, 일부 실시예에서, 메모리 셀 어레이(102)는 각각의 열이 비트 라인(BL) 및 비트 바 라인(BBL)을 가지고 각 행은 워드 라인(WL)을 가지고 있는 열-행 구성으로 배치된 복수의 메모리 셀을 포함한다. 더 구체적으로, 각 열의 BL 및 BBL은 각각 그 열에 배치된 복수의 메모리 셀에 결합되고, 그 열의 각 메모리 셀은 다른 행에 배열되고 각각의 (상이한) WL에 결합된다. 즉, 메모리 셀 어레이(102)의 각 메모리 셀은 메모리 셀 어레이(102)의 열의 BL, 메모리 셀 어레이(102)의 열의 BBL, 상기 메모리 셀 어레이(102)의 행의 WL에 결합된다. 일부 실시예에서, BL들과 BBL들이 수직으로 평행하게 배치되고 WL들이 수평으로(즉, BL들 및 BBL들에 수직으로) 평행하게 배치된다. 일부 실시예에서, 인증 회로(104)는 복수의 메모리 셀에 결합된 복수의 감지 증폭기를 포함한다. 인증 회로(104)의 각각의 감지 증폭기는 각각의 메모리 셀의 결합된 BL 또는 BBL을 통해 해당 감지 증폭기에 결합된 2개 이상의 메모리 셀들 사이에서 판독 속도(즉, 아래에 추가로 논의되는 충전 속도 또는 방전 속도)를 비교하여 비교 결과를 기초로 출력 비트를 제공하도록 구성된다.
일부 실시예에서, 인증 회로(104)는 각각의 감지 증폭기의 출력 비트를 수신하고 PUF 시그너처를 생성하기 위해 출력 비트(들)를 사용하는 컴파일러(105)를 더 포함할 수 있다. PC/PD 회로(106)는 복수의 메모리 셀에 결합되고, BL 및/또는 BBL을 예비-충전 및/또는 예비-방전하도록 구성된다. 행 디코더(108)는 메모리 셀 어레이의 행 어드레스를 수신하고 그 행 어드레스에서 WL을 어서팅(assert)하도록 구성된다. 일부 실시예에서, 열 디코더(110)는 선택적일 수 있다. 열 디코더(110)는 메모리 셀 어레이의 열 어드레스를 수신하고 그 열 어드레스에서 BL 및/또는 BBL을 어서팅하도록 구성된다. I/O 회로(112)는 각각의 메모리 셀에서 데이터 비트(즉, 로직 "1" 또는 로직 "0")를 액세스하도록 구성된다. 일부 실시예에서, 데이터 비트는 I/O 회로(112)에 의해 메모리 셀에 기록되거나 메모리 셀로부터 판독될 수 있다. 전술한 바와 같이, 일부 실시예에서, 제어 로직(114)은 모든 구성 요소에 결합되고, 해당 결합된 구성 요소를 제어하도록 구성된다. 전압 제어기(116)는 각각의 메모리 셀에 인가된 공급 전압의 전압 레벨을 제어(예, 증가 또는 감소)하도록 구성된다. 일부 대안적인 실시예에서, 전압 제어기(116)는 도 1에 예시된 바와 같이 메모리 셀 어레이(102)에 내장되지 않는 별도의 블록으로서 구현될 수 있다. 메모리 셀 어레이(102), 인증 회로(104) 및 I/O 회로(112)의 예시된 실시예는 도 2를 참조하여 이하 더 상세하게 제공될 것이다.
도 2를 참조하면, 메모리 디바이스(200)의 실시예가 예시된다. 메모리 디바이스(200)는 메모리 디바이스(100)와 실질적으로 유사하므로, 메모리 셀 어레이(202), 인증 회로(204), PC/PD 회로(206), 행 디코더(208), I/O 회로(212), 제어 로직(214) 및 전압 제어기(216)는 도 1의 대응하는 구성 요소(102, 104, 106, 108, 112, 114, 116)와 실질적으로 유사할 수 있다. 따라서, 도 2의 각 구성 요소의 기능은 도 1의 대응하는 구성 요소와 실질적으로 유사할 수 있다. 일부 실시예에서, 메모리 셀 어레이(202)는 SRAM 어레이일 수 있다. 그러나, 메모리 셀 어레이(202)는 본 개시 내용의 범위 내에 있으면서 다양한 메모리 셀 어레이(예를 들어, DRAM, MRAM, RRAM 등) 중 임의의 것으로 구현될 수 있다. 예를 들어, 메모리 셀 어레이(102/202)는 읽기 전용 메모리(ROM) 어레이, 로직 n-형 금속 산화물 반도체(NMOS) 어레이, 로직 p-형 금속 산화물 반도체(PMOS) 어레이, 또는 이들의 조합으로서 구현될 수 있으며, 이들은 도 11, 도 12 및 도 13에 관한 일부 추가 실시예에 예시되어 논의된다.
여전히 도 2를 참조하면, 전술한 바와 같이, 상기 SRAM 메모리 셀 어레이(202)는 열-행 구성으로 배열된 복수의 SRAM 메모리 셀(예, 221, 229, 231, 239, 241, 249, 251, 259, 261, 269, 271, 279, 281, 289, 291, 299)을 포함한다. 명확성을 위해, SRAM 메모리 셀은 이후 "셀"로 칭한다. 도 2의 예시된 실시예는 16개의 셀만을 예시하지만, 원하는 수의 셀이 본 개시 내용의 범위 내에 유지되면서 메모리 디바이스(200)의 실시예에 포함될 수 있다. 더 구체적으로, 도 2의 메모리 셀 어레이(202)에서, 셀(221 및 229) 및 이들 사이에 배치된 임의의 다른 셀들은 "A" 열에 배열된다. 유사하게, 셀(231 및 239) 및 그 사이에 배치된 임의의 다른 셀은 "B" 열에 배열되고, 셀(241 및 249) 및 그 사이에 배치된 임의의 다른 셀은 "C" 열에 배열되고, 셀(251 및 259) 및 그 사이에 배치된 임의의 다른 셀은 "D" 열에 배열되고, 셀(261 및 269) 및 그 사이에 배치된 임의의 다른 셀은 "E" 열에 배열되고, 셀(271 및 279) 및 그 사이에 배치된 임의의 다른 셀은 "F" 열에 배열되고, 셀(281 및 289) 및 그 사이에 배치된 임의의 다른 셀은 "G"열에 배열되고, 셀(291 및 299) 및 그 사이에 배치된 임의의 다른 셀은 "H" 열에 배열된다. 비록 8개의 열만 예시되어 있지만, 임의의 원하는 수의 열이 열(D와 E) 사이에 배열될 수 있다. 각 열에서 임의의 원하는 수의 셀이 예시된 셀 사이에 배치될 수 있다. 예를 들어, A 열에서, 하나 이상의 셀이 셀(221, 229) 사이에 배치될 수 있다. 도 2에서 더 구체적으로, 각 열의 셀은 각각의 행에 각각 배치되고, 각 행은 각각의 다른 열에 각기 속하는 복수의 셀을 포함할 수 있다. 도 2에 예시된 실시예에서, 각각 A, B, C, D, E, F, G 및 H 열에 속하는 셀(221, 231, 241, 251, 261, 271, 281 및 291)은 동일한 행(이하 "a" 행)에 배치된다. 유사하게, 각각 A, B, C, D, E, F, G 및 H 열에 속하는 셀(229, 239, 249, 259, 269, 279, 289 및 299)은 동일한 행(이하 "b" 행)에 배치된다. 오직 2개의 행만이 예시되지만, 임의의 원하는 수의 행이 행(a, b) 사이에 배열될 수 있다.
전술한 바와 같이, 각 열은 해당 열의 셀에 결합된 BL과 BBL의 개별 쌍을 가지며, 각각의 행은 복수의 열에 각기 속하는 복수의 셀에 결합된 각각의 WL을 가진다. 예를 들어, 도 2의 SRAM 셀 어레이(202)에 예시된 바와 같이, A 열은 BL(222) 및 BBL(224)을 가지며; B 열은 BL(232) 및 BBL(234)을 가지며; C 열은 BL(242) 및 BBL(244)을 가지며; D 열은 BL(252) 및 BBL(254)을 가지며; E 열은 BL(262) 및 BBL(264)을 가지며; F 열은 BL(272) 및 BBL(274)을 가지며; G 열은 BL(282) 및 BBL(284)을 가지며; H 열은 BL(292) 및 BBL(294)을 가진다. 각 열의 셀은 열의 BL 및 BBL에 결합된다. 예를 들어, 도 2에서, 셀(221, 229) 및 그 사이에 결합된 임의의 셀은 각각 BL(222) 및 BBL(224)에 결합되고; 셀(231, 239) 및 그 사이에 결합된 임의의 셀은 각각 BL(232) 및 BBL(234)에 결합되고; 셀(241, 249) 및 그 사이에 결합된 임의의 셀은 각각 BL(242) 및 BBL(244)에 결합되고; 셀(251, 259) 및 그 사이에 결합된 임의의 셀은 각각 BL(252) 및 BBL(254)에 결합되고; 셀(261, 269) 및 그 사이에 결합된 임의의 셀은 각각 BL(262) 및 BBL(264)에 결합되고; 셀(281, 289) 및 그 사이에 결합된 임의의 셀은 각각 BL(282) 및 BBL(284)에 결합되고; 셀(291, 299) 및 그 사이에 결합된 임의의 셀은 각각 BL(292) 및 BBL(294)에 결합된다. 또한 도 2에서, a 행에 배열된 셀(221, 231, 241, 251, 261, 271, 281 및 291까지)은 각각 a 행의 WL(220)에 결합되고; b 행에 배열된 셀(229, 239, 249, 259, 269, 279, 289 및 299까지)은 각각 b 행의 WL(240)에 결합된다.
여전히 도 2를 참조하면, 인증 회로(204)는 감지 증폭기(204-1, 204-2, 204-3, 204-4까지)를 포함하고, 인증 회로(204)의 각각의 감지 증폭기는 각각 2개의 인접한 열에 속하는 2개의 BL에 결합된다. 예를 들어, 도 2의 예시된 실시예에 예시된 바와 같이, 감지 증폭기(204-1)는 BL(222, 232)에 결합되고; 감지 증폭기(204-2)는 BL(242, 252)에 결합되고; 감지 증폭기(204-3)는 BL(262, 272)에 결합되고; 감지 증폭기(204-4)는 BL(282, 292)에 결합된다. 도 2에 예시된 바와 같이, 인증 회로(204)의 각각의 감지 증폭기는 2개의 인접한 열에 각각 속하는 2개의 BL에 결합되지만, 일부 다른 실시예에서, 인증 회로(204)의 각각의 감지 증폭기는 2개의 인접한 열에 각각 속하는 2개의 BBL에 결합될 수 있다(예를 들어, 감지 증폭기(204-1)는 BBL(224, 234)에 결합됨). 일부 실시예에서, 인증 회로(204)의 감지 증폭기 각각은 2개의 인접한 열에 각각 속하는 결합 BL을 통해 제1 및 제2 입력 신호를 수신하고 해당 제1 및 제2 입력 신호를 비교하여 출력 신호를 제공하도록 구성된다. 더 구체적으로, 제1 및 제2 입력 신호는 동일한 열에 있으면서 각각 2개의 인접한 열에 속하는 2개의 셀에 의해 해당 2개의 셀이 액세스(예를 들어, 판독)되는 동안 제공된다. 예를 들어, 감지 증폭기(204-1)에 대한 한 쌍의 제1 및 제2 입력 신호는 셀(221, 231)이 액세스되는 동안 생성될 수 있고; 감지 증폭기(204-1)에 대한 다른 쌍의 제1 및 제2 입력 신호는 셀(229, 239)이 액세스되는 동안 생성될 수 있다. 일부 실시예에서, 이러한 제1 및 제2 입력 신호는 결합된 셀의 방전 속도 또는 충전 속도(즉, 판독 속도)를 각각 포함할 수 있다. 따라서, 출력 신호는 판독 속도의 비교를 기초로 생성되며, 이러한 출력 신호는 인증 회로(204)의 컴파일러(205)에 의해 사용되어 PUF 시그너처의 적어도 일부를 생성할 수 있다. 일례에서, 감지 증폭기(204-1)는 BL(222)을 따른 셀(221)로부터의 제1 판독 속도(신호(222-1))와 BL(232)을 따른 셀(231)로부터의 제2 판독 속도(신호(232-1))를 수신하고 해당 신호(222-1, 232-1)를 비교하여 출력 신호(205-1)를 제공하도록 구성된다.
여전히 도 2를 참조하면, 상기 PC/PD 회로(206)는 SRAM 셀 어레이(202)의 BL 및 BBL 모두에 결합된다. 일부 실시예에서, PC/PD 회로(206)는 결합된 BL 및/또는 BBL을 통해 셀에 저장된 데이터 비트(즉, 로직 1 또는 0)가 판독되기 전에 SRAM 셀 어레이(202)의 셀에 결합된 BL 및/또는 BBL을 예비 충전 및/또는 예비 방전한다. 대표적인 예로서, 셀(221)에 저장된 비트 데이터가 판독되기 전에, PC/PD 회로(206)는 셀(221)에 결합된 BL(222) 및 BBL(224)을 예비 충전하도록 구성된다. 행 디코더(208)는 SRAM 셀 어레이(202)의 모든 WL에 결합된다. 일부 실시예에서, 행 디코더(208)는 WL에 결합된 하나 이상의 액세스 트랜지스터를 활성화시키기 위해 (전술한 바와 같이) 행 어드레스를 수신하고 해당 행 어드레스를 기초로 행 어드레스의 WL을 어서팅하도록 구성된다. I/O 회로(212)는 다른 복수의 감지 증폭기(212-1, 212-2, 212-3, 212-4, 212-5, 212-6 및 212-8까지)를 포함한다. I/O 회로(212)의 각각의 감지 증폭기는 인증 회로(204)의 감지 증폭기와 달리 하나의 단일 열의 BL 및 BBL에 결합된다. 예를 들어, 센스 증폭기(212-1)는 A 열의 BL(222) 및 BBL(224)에 결합되고; 센스 증폭기(212-2)는 B 열의 BL(232) 및 BBL(234)에 결합되고; 센스 증폭기(212-3)는 C 열의 BL(242) 및 BBL(244)에 결합되고; 센스 증폭기(212-4)는 D 열의 BL(252) 및 BBL(254)에 결합되고; 센스 증폭기(212-5)는 E 열의 BL(262) 및 BBL(264)에 결합되고; 센스 증폭기(212-6)는 F 열의 BL(272) 및 BBL(274)에 결합되고; 센스 증폭기(212-7)는 G 열의 BL(282) 및 BBL(284)에 결합되고; 센스 증폭기(212-8)는 H 열의 BL(292) 및 BBL(294)에 결합된다. 동작 상, I/O 회로(212)의 이러한 감지 증폭기는 셀이 결합되어 해당 셀에 저장된 비트 데이터를 판독하는 결합된 BL과 BBL 사이의 전압차를 비교하도록 각각 구성된다. 대표적인 예로서, 셀(221)에 저장된 비트 데이터가 로직 1인 경우, 감지 증폭기(212-1)는 결합된 BL(222)와 BBL(224) 사이의 전압차의 비교를 기초로 로직 1을 독출할 수 있다. 메모리 디바이스(200) 및 관련된 구성 요소/신호의 동작은 도 3을 참조하여 이하에서 더 상세하게 논의될 것이다.
도 3은 다양한 실시예에 따른 2개의 인접한 셀(221, 231)과 이들의 인증 회로(204)의 결합된 감지 증폭기(204-1)의 상세를 나타낸 예시적인 SRAM 회로를 예시한다. 도 3의 예시된 실시예는 도 2와 함께 논의된다. 도 3에 나타낸 바와 같이, 셀(221, 231)은 각각 6-트랜지스터 SRAM(6T-SRAM) 셀로서 구현되어 있지만, SRAM 셀 어레이(202)의 셀(예, 221, 231 등)은 6T-SRAM 셀로서 구현되는 것에 한정되지 않는다. SRAM 셀 어레이(202)의 셀은 예를 들어 2T-2R SRAM 셀, 4T-SRAM 셀, 8T-SRAM 셀 등과 같은 다양한 SRAM 셀 중 임의의 것으로 구현될 수 있다.
여전히 도 3을 참조하면, 셀(221)은 트랜지스터(M1, M2, M3, M4, M5, M6)를 포함하고, 셀(231)은 트랜지스터(M11, M12, M13, M14, M15, M16)를 포함한다. 일부 실시예에서, 셀(221, 231)은 실질적으로 서로 유사하며, 즉, 트랜지스터(M1)는 트랜지스터(M11)와 실질적으로 유사하고; 트랜지스터(M2)는 트랜지스터(M12)와 실질적으로 유사하고; 트랜지스터(M3)는 트랜지스터(M13)와 실질적으로 유사하고; 트랜지스터(M4)는 트랜지스터(M14)와 실질적으로 유사하고; 트랜지스터(M5)는 트랜지스터(M15)와 실질적으로 유사하고; 트랜지스터(M6)는 트랜지스터(M16)와 실질적으로 유사하다. 따라서, 명료성을 위해, 셀의 트랜지스터의 구성 및 동작에 대한 다음의 논의는 셀(221)만을 대상으로 할 것이다.
도 3에 예시된 바와 같이, 트랜지스터(M2, M3)는 제1 인버터로서 형성되고, 트랜지스터(M4, M5)는 제2 인버터로서 형성되는 데, 제1 및 제2 인버터는 서로 결합된다. 더 구체적으로, 제1 및 제2 인버터는 각각 제1 전압 기준(301)과 제2 전압 기준(303) 사이에 결합된다. 일반적으로, 제1 전압 기준(301)는 셀(221)에 인가되는 공급 전압의 전압 레벨이다. 제1 전압 기준(301)은 통상 "Vdd"로 지칭된다. 제2 전압 기준(303)은 통상 "그라운드"로 지칭된다. 일부 실시예에서, Vdd의 전압 레벨은 제어 로직(214)에 의해 결정되고 전압 제어기(216)에 의해 제어된다. 예를 들면, 전압 레벨은 Vdd의 약 30% 내지 약 130%의 범위일 수 있다. 또한, 제1 인버터는 트랜지스터(M1)에 결합되고, 제2 인버터는 트랜지스터(M6)에 결합된다. 인버터에 결합되는 것 이외에, 트랜지스터(M1, M6)는 모두 WL(220)에 결합되고, 각각 BL(222) 및 BBL(224)에 결합된다. 트랜지스터(M1,M6)는 통상 셀(221)의 액세스 트랜지스터로 지칭된다. 일부 실시예에서, 트랜지스터(M1, M3, M5, M6)는 각각 NMOS 트랜지스터를 포함하고, M2 및 M4는 각각 PMOS 트랜지스터를 포함한다. 도 3의 예시된 실시예는 M1-M6 및 M11-M16이 NMOS 또는 PMOS 트랜지스터 중 하나임을 나타내지만, 메모리 디바이스에서 사용하기에 적합한 다양한 트랜지스터 또는 디바이스 중 임의의 것은 예컨대 BJT, HEMT 등과 같은 M1-M6 및 M11-M16 중 적어도 하나로서 구현될 수 있다.
일반적으로, SRAM 셀이 데이터 비트를 저장하는 경우, SRAM 셀의 제1 노드는 제1 로직 상태(1 또는 0)에 있도록 구성되며, SRAM 셀의 제2 노드는 제2 로직 상태(0 또는 1)에 있도록 구성되는 데, 제1 및 제2 로직 상태는 서로 상보적이다. 일부 실시예에서, 제1 노드에서의 제1 로직 상태는 SRAM 셀에 의해 저장된 데이터 비트이다. 예를 들어, 도 3의 예시된 실시예는 노드(305, 307)를 포함한다. 셀(221)이 데이터 비트(예, 로직 1)를 저장할 때, 노드(305)는 로직 1 상태에 있도록 구성되며, 노드(307)는 로직 0 상태에 있도록 구성된다.
인증 회로(204)가 PUF 시그너처를 생성하도록 하기 위해, 일부 실시예에서, 판독될 SRAM 셀 어레이(202)의 각 셀에 데이터 비트(예, 로직 1 또는 0)가 기록된다. 일부 실시예에서, 이러한 동작(기록)은 I/O 회로(212)에 이해 수행될 수 있다. 더 구체적으로, I/O 회로(212)는 상기 기록 동작을 수행하기 위해 추가의 구성 요소(예, 하나 이상의 감지 증폭기)를 포함할 수 있다. 후속하여, 행 디코더(208)는 행 어드레스를 수신하여 해당 행 어드레스에서 WL을 위치 결정(결정)한 다음, 행 디코더(208)에 의해 WL을 어서팅한다. 일부 실시예에서, 이러한 행 어드레스는 제어 로직(214)에 의해 제공될 수 있다. WL이 어서팅되는 것에 응답하여, WL에 따라 배치되고 WL에 결합된 액세스 트랜지스터(예, M1, M6, M11, M16)가 활성화된다(즉, 작동 온 된다). 본 개시 내용의 일부 실시예에 따르면, 셀 어레이(202)의 BL 및 BBL(예, 222, 224, 232, 234)의 전부 또는 일부는 PC/PD 회로(206)에 의해 Vdd로 예비 충전되거나 그라운드로 예비 방전된다. 이후, 행의 각각의 셀에 저장된(기록된) 데이터 비트는 I/O 회로(212)의 대응하는 감지 증폭기(예, 212-1)에 의해 셀의 각각의 결합된 BL(예, 222) 및 BBL(예, 224)을 통해 판독된다. 데이터 비트가 판독되는 동안, 일부 실시예에서, 해당 행의 2개의 열/셀(예, 221, 231)의 BL(또는 BBL)에 결합된 인증 회로(204)의 각각의 감지 증폭기(예, 204-1)는 제어기(210)에 의해 출력된 감지 증폭기 인에이블 신호(351)에 응답하여 결합된 BL(또는 BBL)을 따른 2개의 인접 셀의 판독 속도(즉, 충전 속도 또는 방전 속도)를 비교한다. 일부 실시예에서, 제어기(210)는 제어 로직(205)에 의해 구현된다.
따라서, 인증 회로(204)의 감지 증폭기는 동일한 행에 있는 2개의 인접한 셀의 판독 속도(방전 속도 또는 충전 속도 중 하나)를 비교하기 시작한다. 그 비교에 응답하여, 인증 회로(204)의 각각의 감지 증폭기는 PUF 시그너처에 대한 비트(예, 205-1)를 생성할 수 있다. 이와 같이, 특정 행(WL)이 어서팅될 때, PUF 시그너처의 제1의 복수의 비트(예를 들어, 205-1, 205-2, 205-3 ... 205-4)는 인증 회로(204)의 감지 증폭기에 의해 (동시에) 생성될 수 있다. 일부 실시예에서, 메모리 셀 어레이 내의 다른 행(WL) 각각은 이후에 어서팅된다. 따라서, 인증 회로(204)의 감지 증폭기에 의해 PUF 시그너처의 하나 이상의 복수 비트가 생성될 수 있다. 이와 같이, 메모리 셀 어레이가 N2 셀(N 열 × N 행)을 포함하고 인증 회로의 각각의 감지 증폭기가 2개의 인접한 BL(즉, 2개의 인접한 열)에 결합될 때, 도 2에 예시된 바와 같이, 생성된 PUF 시그너처는 데이터 비트의 로직 상태(1 또는 0)를 판독하는 동안 1/2N2 비트를 포함할 수 있다.
전술한 바와 같이, 감지 증폭기(201-4)는 각각 셀(221)로부터 BL(222)을 따라 그리고 셀(231)로부터 BL(232)을 따라 입력 신호(222-1, 232-1)를 수신하여 출력 신호(205-1)를 생성하도록 구성된다. 일부 실시예에서, 입력 신호(222-1)는 특정 시간에 BL(222) 상에 존재하는 전압 레벨 일 수 있고; 입력 신호(232-1)는 해당 특정 시간에 BL(232) 상에 존재하는 전압 레벨 일 수 있다.
추가로, 일부 실시예에서, 감지 증폭기(204-1, 204-2, 204-3, 204-4)는 제어기(210)로부터 인에이블 신호(351)를 수신하도록 구성된다. PUF 시그너처를 생성하는 데 사용된 메모리 디바이스의 인접한 메모리 셀의 판독 속도가 매우 유사하다면, 원하는 대로 PUF 시그너처의 출력을 일관적으로 생성하는 것이 어려울 수 있다. 따라서, 소정의 개시된 실시예에서, 제어기(210)는 예컨대 일반 클록 신호와 반대로, 셀(221, 231)의 BL(222, 232)로부터의 신호(222-1, 232-1)와 같은 제1 및 제2 메모리 셀로부터 수신된 신호를 기초로 인에이블 신호(351)를 출력하도록 구성된다. 또한, 일부의 예에서, 인증 회로(204)의 각각의 감지 증폭기는 BL에 대해 보다 안정된 판독 마진을 제공하면서, 전체적으로보다는 각각의 비트 라인 상에 존재하는 입력 신호에 응답하여 대응하는 제어기(210)에 의해 국부적으로 제어된다.
도 4a는 이러한 인증 회로(204a)를 도시하며, 여기서 각각의 감지 증폭기(204-1, 204-2, 204-3, 204-4)는 각각의 제어기(210-1, 210-2, 210-3, 210-4)로부터 인에이블 신호를 수신한다. 또한, 각 제어기(210-1, 210-2, 210-3, 210-4)는 대응하는 감지 증폭기에 의해 수신된 BL 신호에 응답하여 인에이블 신호를 출력한다. 그러므로, 제어기(210-1)는 메모리 셀(221)의 BL(222-1)로부터 하나의 입력 신호를 수신하고, 메모리 셀(231)의 BL(231-1)로부터 다른 입력을 수신한다. 마찬가지로, 도 4a에 예시된 나머지 예시된 제어기(210-2, 210-3, 210-4)는 입력 신호를 각각의 감지 증폭기(204-2, 204, 204-4)로 제공하는 동일한 BL로부터 입력 신호를 수신한다.
대안적으로, 도 4b는 도 4a의 예와 같이, 단일 제어기(210)가 메모리 셀(221)의 BL(222-1)로부터 하나의 입력 신호를 수신하고 메모리 셀(231)의 BL(231-1)로부터 다른 입력 신호를 수신하는 실시예를 예시한다. 그러나, 제어기(210)는 경험적으로 생성된 글로벌 신호 또는 글로벌 클록 신호보다는 메모리 셀(221)의 BL(222-1) 및 메모리 셀(231)의 BL(231-1)로부터 수신된 신호를 기초로 각각의 감지 증폭기(210-1, 210-2, 210-3, 210-4)에 인에이블 신호를 출력한다.
따라서, 인증 회로(204a, 204b)의 감지 증폭기(204-1, 204-2, 204-3, 204-4) 각각은 로컬 BL 상의 신호에 응답하여 생성된 인에이블 신호에 기초하여 제어된다. 이러한 방식으로, 예를 들어, 프로세스 변화로 인한 BL 속도 변동이 더 잘 보상되고, 각 IO 신호에 대한 판독 마진이 안정화된다.
인에이블 신호(351)가 트리거되면(예를 들어, 인에이블 신호(351)가 로우에서 하이로 진행할 때), 감지 증폭기(204-1)는 시간에 따른 입력 신호(222-1, 232-1)의 비교(즉, BL(222, 232) 상의 전압 레벨을 비교)를 시작하도록 구성되며, 이는 아래에 추가로 논의된다. 일부 실시예에서, 특정 시간(즉, 방전 속도 또는 충전 속도가 결정됨)에서 소정의 임계치(예컨대, 50mV)를 초과하는 BL(222, 232) 사이의 전압 레벨 차이에 응답하여, 감지 증폭기(204-1)는 로직 1로서 출력 신호(205-1)를 생성하도록 구성되고, 상기 소정의 임계치를 초과하지 않는 BL(222, 232) 사이의 전압 레벨 차이에 응답하여, 감지 증폭기(204-1)는 출력 신호(205-1)를 로직 0으로서 생성하도록 구성된다. 방전 및 충전 속도가 결정되는 방법에 대한 자세한 내용은 아래에서 추가로 논의된다. 일부 실시예에서, 감지 증폭기(204-1)는 BL(222, 232)이 그라운드로 완전히 방전되거나 Vdd로 완전히 충전될 때까지 또는 BL(222, 232) 간의 전압 레벨 차이가 상기 소정의 임계치를 초과할 때까지 시간에 따라 BL(222, 232) 상의 전압 레벨을 계속 비교할 수 있다.
도 2와 함께 여전히 도 3을 참조하면, 일부 실시예에서, 제어 로직(214)은 SRAM 셀 어레이(202)의 복수의 셀(예, 221, 231, 234, 251, 261, 271, 281, 291, 229, 239, 249, 259, 269, 279, 289, 299 등) 모두에 로직 1 또는 로직 0을 기록할 지(I/O 회로(212)를 통해) 여부를 결정할 수 있다. 이러한 기록된 로직 1 또는 로직 0은 데이터 비트로서 각 셀에 저장될 수 있다. 전술한 바와 같이, 데이터 비트는 각 셀의 제1 노드(예, 셀(221)의 302, 셀(231)의 306)에 저장될 수 있고, 상보적인 데이터 비트(데이터 비트의 로직 상태에 반대)가 셀의 제2 노드(예, 셀(221)의 304, 셀(231)의 308)에 저장될 수 있다.
일부 실시예에서, 복수의 셀 각각에 저장된(기록된) 데이터 비트가 로직 0인 경우, 셀(221, 231)의 노드(302, 306)는 각각 로직 0 상태에 있고, 셀(221, 231)의 노드(304, 308)는 각각 로직 1 상태에 있으며, 제어 로직은 PC/PD 회로(106)로 하여금 BL 및 BBL(222, 224, 232, 234)의 전부 또는 일부를 Vdd로 "예비 충전"하도록 구성될 수 있다. 예비 충전의 이전, 도중 또는 이후에, 제어 로직(214)은 행 디코더(208)가 행의 WL(예, 도 3의 예에서 WL(220))을 어서팅하도록 하여 모든 액세스 트랜지스터(예, M1, M6, M11, M16)를 활성화(작동 온)시킬 수 있다. 일부 실시예에서, 전압 기준(301)의 전압 레벨은 예를 들어 Vdd의 약 50%와 Vdd의 약 99% 사이와 같이 Vdd보다 낮을 수 있다. 액세스 트랜지스터(M1 및 M11)가 작동 온 되는 것에 응답하여, BL(222, 232)은 Vdd로 예비 충전되고 노드(302, 306)는 로직 0 상태(예, 그라운드)에 있기 때문에, 방전 경로(302)는 BL(222)로부터 셀(221) 내의 액세스 트랜지스터(M1) 및 트랜지스터(M3)를 통해 그라운드로 형성될 수 있다. 다양한 제조 변화로 인해, 메모리 셀 어레이의 각 트랜지스터는 정확히 동일하지 않을 수 있다. 즉, 각 트랜지스터는 예를 들어, 개별 임계 전압, 개별 이동도, 개별 온/오프 비율, 개별 서브-임계 경사도 등과 같은 다수의 별개의 특성을 가진다. 이와 같이, 일부 실시예에서, 셀(221, 231)의 방전 경로(302, 304)는 각각 방전 속도를 가질 수 있으며, 이들 2개의 방전 속도는 서로 다를 수 있다. 예를 들어, 셀(221)의 방전 경로(302)의 방전 속도는 셀(231)의 방전 경로(304)의 방전 속도보다 빠르거나 느릴 수 있다. 2개의 인접한 셀 사이의 이러한 방전 속도의 차이를 이용하여, PUF 시그너처의 비트(예, 205-1)가 감지 증폭기(204-1)에 의해 생성될 수 있다. 예를 들어, 감지 증폭기(204-1)는 셀(221, 231)의 방전 속도를 비교한다. 이러한 비교를 기초로, 이들 2개의 방전 속도의 차이가 미리 정해진 임계치(예, 50mV/초)보다 높으면, 감지 증폭기(204-1)는 출력 신호(205-1)를 로직 1로서 제공할 수 있고; 2개의 방전 속도의 차이가 미리 정해진 임계치보다 낮으면, 감지 증폭기(204-1)는 출력 신호(205-1)를 로직 0으로 제공할 수 있다. 방전 속도의 세부 사항은 이하에서 더 논의될 것이다.
다시 도 2를 참조하면, 일부 실시예에서, 각각의 감지 증폭기의 결합된 "방전 경로"의 방전 속도를 비교하는 것을 기초로 인증 회로(204)의 감지 증폭기(204-1)와 동일한 행에 있는 다른 감지 증폭기(예, 204-2, 204-3, 204-4 등)에 의해 하나 이상의 출력 신호(비트)가 각각 제공될 수 있다. 예를 들어, 감지 증폭기(204-2)는 셀(241, 251)의 트랜지스터를 통해 형성된 방전 경로의 방전 속도를 비교하고, 해당 비교를 기초로 출력 비트(205-2)를 출력하고; 감지 증폭기(204-3)는 셀(261, 271)의 트랜지스터를 통해 형성된 방전 경로의 방전 속도를 비교하고, 해당 비교를 기초로 출력 비트(205-3)를 출력하고; 감지 증폭기(204-4)는 셀(281, 291)의 트랜지스터를 통해 형성된 방전 경로의 방전 속도를 비교하고, 해당 비교를 기초로 출력 비트(205-4)를 출력한다. 일부 실시예에서, 출력 비트(205-1, 205-2, 205-3, 205-4)는 PUF 특성(예, 0100)을 구성할 수 있다. 다른 실시예에서, 출력 비트(205-1, 205-2, 205-3, 205-4)는 컴파일러(205)에 의해 추가로 처리되어(예, 선택 또는 필터링되어) PUF 시그너처를 생성할 수 있다. 그러나 일부 다른 실시예에서, 제1 행(예, a 행)에서 2개의 인접한 셀의 방전 속도의 비교를 기초로 생성된 출력 비트(205-1, 205-2, 205-3, 205-4)는 컴파일러(205)에 의해 제2 행(예, b 행)에서 2개의 인접한 셀의 방전 속도의 비교를 기초로 생성된 출력 비트(205-1, 205-2, 205-3, 205-4)와 함께 추가로 처리되어 PUF 시그너처를 생성할 수 있다.
도 5는 감지 증폭기(204-1)에 의해 수신되는 감지 증폭기 인에이블 신호(351)를 생성하도록 구성된 제어기(210)의 예와 함께, 메모리 셀(221, 231) 및 이들의 결합 된 감지 증폭기(204-1)를 예시한다. 도 5에 예시된 제어기(210)는 BL(222-1, 232-1)에 결합된 제1 및 제2 입력 단자들을 갖는 NOR 게이트(310)를 포함한다. 따라서, NOR 게이트(310)는 감지 증폭기(204-1)와 동일한 입력 신호를 수신한다. NOR 게이트(310)의 출력은 펄스 생성기(312)에 의해 수신되며, 펄스 생성기(312)는 펄스 인에이블 신호(351)를 감지 증폭기(204-1)에 제공한다. 펄스 생성기(312)의 일례가 도 6에 예시되며, 여기서 펄스 생성기는 NOR 게이트(310)로부터 입력 신호(320)를 수신하고 출력으로서 감지 증폭기 인에이블 신호(351)를 제공하는 AND 게이트(314)를 포함한다. XOR 게이트(316)는 제2 입력에서 지연 소자(318)를 통해 입력(320)뿐만 아니라 하나의 입력에서 입력 신호(320)를 직접 수신한다. 따라서, 도 7에 예시된 바와 같이, NOR 게이트(310)로부터 수신된 입력 신호(320)가 로직 하이로 갈 때, AND 게이트(314)는 XOR 게이트(316)로부터의 하이 출력뿐만 아니라 하나의 입력에서 하이 입력 신호(320)를 수신한다. 이것은 펄스 인에이블 신호(351)의 리딩 에지를 규정하여, 해당 인에이블 신호(351)가 로직 하이로 되게 한다. 인에이블 신호(351) 펄스의 트레일링 에지는 지연 기간(324)이 만료될 때 결정된다. 지연 소자(318) 출력이 로직 하이로 갈 때, XOR 게이트(316) 출력은 로우가 되고, 결과적으로 AND 게이트(314)의 출력에서의 인에이블 신호(351)도 로우가 된다.
도 8은 다양한 실시예에 따른, WL(220), 방전 경로(302), 방전 경로(304) 및 출력 신호(205-1) 상의 신호의 예시적인 파형(402, 404, 406, 410) 및 인에이블 신호(351)의 파형(408)을 예시한다. 더 구체적으로, 메모리 디바이스(200)(도 2)가 동작하는 중의 일정 기간 동안, 파형(402)은 시간에 따른 WL(220) 상의 신호를 나타낼 수 있고; 파형(404)은 시간에 따른 방전 경로(302) 상의 신호(전압 레벨)를 나타낼 수 있고; 파형(406)은 시간에 따른 방전 경로(304) 상의 신호(전압 레벨)를 나타낼 수 있고; 파형(408)은 시간에 따른 인에이블 신호(351)를 나타낼 수 있고; 파형(410)은 시간에 따른 출력 신호(205-1)를 나타낼 수 있다. 도 8의 실시예에 예시된 바와 같이, "t0"에서, BL(222, 232)은 Vdd로 예비 충전된다. "t1"에서, WL(220)은 행 디코더(208)(도 2)에 의해 어서팅되고 그에 따라 로직 로우로부터 로직 하이로 전이하기 시작한다. "t2"에서, I/O 회로(212)의 각각의 감지 증폭기 (212-1, 212-2)에 의해 셀(221, 231)이 액세스(판독)되는 동안, 전술한 바와 같이, 방전 경로(302, 304)가 형성된다. 따라서, BL(222, 232) 상의 전압 레벨은 Vdd로부터 램프 다운하기 시작한다. 전술한 바와 같이, 각각의 방전 경로는 각각의 방전 경로가 별개의 방전 속도를 가질 수 있도록 (제조 편차로 인해) 본질적으로 및/또는 비본질적으로 서로 다른 하나 이상의 트랜지스터에 의해 형성된다. 도 8에 예시된 바와 같이, 파형(404, 406)은 개별 기울기(즉, 개별 방전 속도)를 가진다.
도 8을 계속 참조하면, "t3"에서, BL(222, 232) 상의 전압 레벨 모두가 NOR 게이트(310)(도 5에 예시됨)의 트리거 레벨(403) 아래로 떨어질 때, 펄스 생성기(312)에 의해 출력되는 인에이블 신호(351)(즉, 파형(408))가 로우 상태에서 하이 상태로 트리거된다. 인에이블 신호(351)가 트리거링되면(BL(222, 232) 모두가 NOR 트리거 포인트(403) 아래로 떨어지는 것에 응답하여), 일부 실시예에서, 감지 증폭기(204-1)는 방전 경로(302, 304))의 방전 속도의 차이를 검출하기 시작한다(BL(222, 232)를 통해). 더 구체적으로, t3 이후, 일정 시간마다(예, 100 피코 초(ps)), 센스 증폭기(204-1)는 방전 경로 (302, 304) 상의 전압 레벨을 검색하고, 해당 전압 레벨을 시간(여기서는 100 ps)으로 나눔으로써 방전 경로(302, 304)의 방전 속도를 계산한다. 이와 같이, 방전 경로(302, 304)의 방전 속도는 감지 증폭기(204-1)에 활용 가능할 수 있다. 예를 들어, "t3 + 100 ps"에서, 방전 경로(302) 상의 전압 레벨은 X 볼트이고, "t3 + 200 ps"에서 방전 경로(302) 상의 전압 레벨은 Y 볼트이고, 방전 경로(302)의 방전 속도는 (X-Y)/10(V/ps)로서 감지 증폭기(204-1)에 의해 유도될 수 있다. 지연 기간(324) 이후의 "t4"에서, 인에이블 신호(351)(파형(408))는 로직 로우 레벨로 전이하고, 감지 증폭기(204-1)는 출력 신호를 로직 0(410-1) 또는 로직 1(410-2)로서 제공할 수 있다.
(도 2와 관련하여) 도 3을 다시 참조하면, 일부 실시예에서, 복수의 셀 각각에 저장되는(기록되는) 데이터 비트가 로직 1이면, 셀(221, 231)의 노드(302, 306)는 각각 로직 1 상태에 있고(셀(221, 231)의 노드(304, 308)는 각각 로직 0 상태이다), 그리고 추가로 제어 로직은 PC/PD 회로(106)로 하여금 모든 BL 및 BBL(222, 224, 232, 234)을 그라운드로 "예비-방전"하도록 구성될 수 있다. 제어 로직(214)은 예비 방전 이전, 도중 또는 이후에, 행 디코더(208)로 하여금 행의 WL(도 3의 예에서는 WL(220))을 어서팅시켜 모든 액세스 트랜지스터 (예, M1, M6, M11, M16)를 활성화(작동 온)시킬 수 있다. 일부 실시예에서, 전압 기준(301)의 전압 레벨은 예를 들어 Vdd의 약 50%와 Vdd의 약 99% 사이와 같이 Vdd보다 낮을 수 있다. 액세스 트랜지스터(M1, M11)가 작동 온 되는 것에 응답하여, BL(222, 232)은 그라운드로 예비 방전되고 노드(302, 306)는 로직 1 상태(예, Vdd)에 있기 때문에, 충전 경로(306)가 셀(221) 내의 공급 전압(301), 트랜지스터(M2) 및 액세스 트랜지스터(M1)를 통해 형성될 수 있으며, 충전 경로(308)가 셀(231) 내의 공급 전압(301), 트랜지스터(M12) 및 액세스 트랜지스터(M11)를 통해 형성될 수 있다. 방전 경로와 유사하게, 각각의 충전 경로는 충전 경로를 구성하는 트랜지스터 상의 제조 변화로 인해 충전 속도를 가질 수 있다. 충전 경로는 방전 경로와 실질적으로 유사하기 때문에, 명확성을 위해, 충전 경로(및 충전 속도)에 대한 더 이상의 논의 및 충전 속도를 사용하여 PUF 시그너처를 제공하는 것은 생략될 것이다.
도 9는 감지 증폭기(204-1)에 의해 수신된 감지 증폭기 인에이블 신호(351)를 생성하는 다른 예의 제어기(210')와 함께, 메모리 셀(221, 231) 및 이들의 결합된 감지 증폭기(204-1)를 예시한다. 도 9에 예시된 제어기(210')는 BL(222-1, 232-1)에 결합된 제1 및 제2 입력 단자들을 갖는 AND 게이트(311)를 포함한다. 따라서, AND 게이트(311)는 감지 증폭기(204-1)와 동일한 입력 신호를 수신한다. AND 게이트(311)의 출력은도 6에 예시된 바와 같이 구성될 수 있는 펄스 생성기(312)에 의해 수신된다. 제어기(210')는 인에이블 신호 펄스(351)를 감지 증폭기(204-1)에 제공한다.
도 10은 각각 WL(220), 충전 경로(306), 충전 경로(308) 및 출력 신호(205-1) 상의 신호들의 예시적인 파형(412, 414, 416, 418) 및 도 9에 예시된 예에 의해 생성되는 인에이블 신호(351)의 파형(420)을 예시한다. 더 구체적으로, 메모리 디바이스(200)(도 2)가 동작하는 중의 일정 기간 동안, 파형(412)은 시간에 따른 WL(220) 상의 신호를 나타낼 수 있고; 파형(414)은 시간에 따른 충전 경로(306) 상의 신호(전압 레벨)를 나타낼 수 있고; 파형(416)은 시간에 다른 충전 경로(308) 상의 신호(전압 레벨)를 나타낼 수 있고; 파형(418)은 시간에 따른 인에이블 신호(351)를 나타낼 수 있고; 파형(420)은 시간에 따른 출력 신호(205-1)를 나타낼 수 있다.
도 10의 실시예에 예시된 바와 같이, "t0"에서, BL(222, 232)은 그라운드로 예비 방전된다. "t1"에서, WL(220)은 행 디코더(208)(도 2)에 의해 어서팅되고, 따라서 파형(412)은 로직 로우에서 로직 하이로 전이하기 시작한다. "t2"에서, 셀(221, 231)이 I/O 회로(212)의 각 감지 증폭기(212-1, 212-2)에 의해 액세스(판독)되는 동안, 전술한 바와 같이 충전 경로(306, 308)가 각각 형성된다. 따라서, BL(222, 232) 상의 전압 레벨은 그라운드로부터 상승하기 시작한다. 전술한 바와 같이, 각각의 충전 경로는 각 충전 경로가 별개의 충전 속도를 가질 수 있도록 (제조 편차로 인해) 본질적으로 및/또는 비본질적으로 서로 다른 하나 이상의 트랜지스터에 의해 형성된다. 도 10에 예시된 바와 같이, 파형(414, 416)은 각각 개별 기울기(즉, 개별 충전 속도)를 가진다.
도 10을 계속 참조하면, "t3"에서, 인에이블 신호(351)(즉, 파형(418))는 BL(222, 232) 상의 전압 레벨 모두(파형(414, 416))가 AND 게이트(311)의 트리거 레벨(413) 위로 상승했을 때, 로우 상태로부터 하이 상태로 트리거된다. 인에이블 신호(351)가 트리거되면, 감지 증폭기(204-1)는 충전 경로(306, 308)의 충전 속도의 차이를 검출하기 시작한다(BL(222, 232)을 통해). 더 구체적으로, t3 이후에, 일정 시간마다(예, 100 피코 초(ps)), 감지 증폭기(204-1)는 충전 경로(306, 308) 상의 전압 레벨을 검색하고, 해당 전압 레벨을 시간(여기서는 10 ms)으로 나눔으로써 충전 경로(306, 308)의 충전 속도를 계산한다. 이와 같이, 충전 경로(306, 308)의 충전 속도는 감지 증폭기(204-1)에 활용 가능할 수 있다. 예를 들어, "t3 + 100 ps"에서, 충전 경로(306) 상의 전압 레벨은 X 볼트이고, "t3 + 200 ps"에서 충전 경로(306) 상의 전압 레벨은 Y 볼트이고, 충전 경로(306)의 충전 속도는 (X-Y)/10 (V/ps)로서 감지 증폭기(204-1)에 의해 유도될 수 있다. 전술한 바와 같이, 인에이블 신호(418)는 AND 게이트(311)의 트리거 레벨(413) 아래로 떨어지는 BL(222, 232) 상의 각각의 신호를 기초로 트리거된다. 인에이블 신호(351)의 트레일링 에지에서, 감지 증폭기(204-1)는 펄스 생성기(312)에 의해 설정된 지연 기간(324)을 기초로 로직 0(420-1) 또는 로직 1(420-2)로서 출력 신호를 제공할 수 있다.
도 11은 감지 증폭기(204-1')에 의해 수신된 감지 증폭기 인에이블 신호(351)를 생성하는 다른 예의 제어기(210")와 함께, 메모리 셀(221, 231) 및 이들의 결합된 감지 증폭기(204-1')를 예시한다. 도 11에 나타낸 예에서, 감지 증폭기(204-1')의 출력은 Q 및 Q바(QB) 출력을 포함한다. 도 5에 예시된 실시예와 유사하게, 도 11에 예시된 제어기(210")는 BL(222-1, 232-1)에 결합된 제1 및 제2 입력 단자들을 갖는 NOR 게이트(310')를 포함한다. 따라서, NOR 게이트(310')는 감지 증폭기(204-1)와 동일한 입력 신호를 수신한다. NOR 게이트(310')의 출력은 감지 증폭기(204-1)로 출력되는 인에이블 신호(351)이다. 추가로, NOR 게이트(310')는 XOR 게이트(328)에 의해 출력되는 NOR 인에이블 신호를 수신하는 인에이블 단자(326)를 포함한다. XOR 게이트(328)는 그 입력으로서 감지 증폭기(204-1')의 Q 및 QB 출력을 수신한다.
도 12는 도 11에 예시된 예에 대응하여, 각각 WL(220), 충전 경로(306), 충전 경로(308) 및 출력 신호(205-1) 상의 신호들의 예시적인 파형(422, 424, 426, 428) 및 인에이블 신호(351)의 파형(430)을 예시한다. 더 구체적으로, 메모리 디바이스(200)(도 2)가 동작하는 중의 일정 기간 동안, 파형(422)은 시간에 따른 WL(220) 상의 신호를 나타낼 수 있고; 파형(424)은 시간에 따른 충전 경로(306) 상의 신호(전압 레벨)를 나타낼 수 있고; 파형(426)은 시간에 다른 충전 경로(308) 상의 신호(전압 레벨)를 나타낼 수 있고; 파형(428)은 시간에 따른 인에이블 신호(351)를 나타낼 수 있고; 파형(430)은 시간에 따른 출력 신호(205-1)를 나타낼 수 있다.
도 12의 실시예에 예시된 바와 같이, "t0"에서, BL(222, 232)은 Vdd로 예비 충전된다. "t1"에서, WL(220)은 행 디코더(208)(도 2)에 의해 어서팅되고, 따라서 로직 로우에서 로직 하이로 전이하기 시작한다. "t2"에서, 셀(221, 231)이 I/O 회로(212)의 각 감지 증폭기(212-1, 212-2)에 의해 액세스(판독)되는 동안, 전술한 바와 같이 방전 경로(302, 304)가 각각 형성된다. 따라서, BL(222, 232) 상의 전압 레벨은 Vdd로부터 감소하기 시작한다. 전술한 바와 같이, 각각의 방전 경로는 각 방전 경로가 별개의 방전 속도를 가질 수 있도록 (제조 편차로 인해) 본질적으로 및/또는 비본질적으로 서로 다른 하나 이상의 트랜지스터에 의해 형성된다. 도 12에 예시된 바와 같이, 파형(424, 426)은 각각 개별 기울기(즉, 개별 방전 속도)를 가진다.
도 12에 예시된 시간 "t3"에서, BL(222, 232) 상의 전압 레벨 모두가 NOR 게이트(310')의 트리거 레벨(423) 아래로 떨어지면, NOR 게이트(310')는 로우 상태에서 하이 상태로 트리거됨으로써 파형(428)에 나타나는 인에이블 신호(351)를 개시한다. 인에이블 신호(351)가 트리거 될 때, 일부 실시예에서, 감지 증폭기(204-1)는 방전 경로(302, 304)의 방전 속도의 차이를 검출하기 시작함으로써(BL(222, 232)을 통해), 도 12에 예시된 Q 및 QB 출력을 제공한다. 시간 "t4"는 Q 및 QB 출력이 로직 로우 상태에 도달하는 G 출력과 로직 하이 상태에 도달하는 QB 출력의 포인트로 분기되는 지점을 나타내며, 여기서 NOR 인에이블 신호는 로우 상태로 되고 감지 증폭기 인에이블 신호(351)(파형 428)는 로직 로우 레벨로 전이한다. 감지 증폭기(204-1)는 출력 신호를 로직 0(430-1) 또는 로직 1(430-2)로서 제공할 수 있다.
도 13은 감지 증폭기(204-1')에 의해 수신된 감지 증폭기 인에이블 신호(351)를 생성하는 다른 예의 제어기(210"')와 함께, 메모리 셀(221, 231) 및 이들의 결합된 감지 증폭기(204-1')를 예시한다. 도 11과 관련하여 개시된 실시예와 유사하게, 도 13에 나타낸 예에서, 감지 증폭기(204-1')의 출력은 Q 및 QB 출력을 포함한다. 도 13에 예시된 제어기(210"')는 BL(222-1, 232-1)에 결합된 제1 및 제2 입력 단자들을 갖는 AND 게이트(311')를 포함하며, 따라서, AND 게이트(311')는 감지 증폭기(204-1)와 동일한 입력 신호를 수신한다. AND 게이트(311')의 출력은 감지 증폭기(204-1)로 출력되는 인에이블 신호(351)이다. 추가로, AND 게이트(311')는 XOR 게이트(328)에 의해 출력되는 AND 인에이블 신호를 수신하는 인에이블 단자(326)를 포함한다. XOR 게이트(328)는 그 입력으로서 감지 증폭기(204-1')의 Q 및 QB 출력을 수신한다.
도 14는 각각 WL(220), 충전 경로(306), 충전 경로(308) 및 출력 신호(205-1) 상의 신호들의 예시적인 파형(432, 434, 436, 438) 및 도 13에 나타낸 예에 의해 생성되는 인에이블 신호(351)의 파형(430)을 예시한다. 더 구체적으로, 메모리 디바이스(200)(도 2)가 동작하는 중의 일정 기간 동안, 파형(432)은 시간에 따른 WL(220) 상의 신호를 나타낼 수 있고; 파형(434)은 시간에 따른 충전 경로(306) 상의 신호(전압 레벨)를 나타낼 수 있고; 파형(436)은 시간에 다른 충전 경로(308) 상의 신호(전압 레벨)를 나타낼 수 있고; 파형(438)은 시간에 따른 인에이블 신호(351)를 나타낼 수 있고; 파형(430)은 시간에 따른 출력 신호(205-1)를 나타낼 수 있다.
도 14의 실시예에 예시된 바와 같이, "t0"에서, BL(222, 232)은 그라운드로 예비 방전된다. "t1"에서, WL(220)은 행 디코더(208)(도 2)에 의해 어서팅되고, 따라서 파형(412)은 로직 로우에서 로직 하이로 전이하기 시작한다. "t2"에서, 셀(221, 231)이 I/O 회로(212)의 각 감지 증폭기(212-1, 212-2)에 의해 액세스(판독)되는 동안, 전술한 바와 같이 충전 경로(306, 308)가 각각 형성된다. 따라서, BL(222, 232) 상의 전압 레벨은 그라운드로부터 상승하기 시작한다. 전술한 바와 같이, 각각의 충전 경로는 각 충전 경로가 별개의 방전 속도를 가질 수 있도록 (제조 편차로 인해) 본질적으로 및/또는 비본질적으로 서로 다른 하나 이상의 트랜지스터에 의해 형성된다. 도 14에 예시된 바와 같이, 파형(434, 436)은 각각 개별 기울기(즉, 개별 충전 속도)를 가진다.
"t3"에서, BL(222, 232) 상의 전압 레벨 모두(파형(434, 436)가 AND 게이트(311')의 트리거 레벨(433) 위로 상승하면, 파형(438)이 나타내는 인에이블 신호(351)가 로우 상태로부터 하이 상태로 트리거된다. 인에이블 신호(351)가 트리거 될 때, 감지 증폭기(204-1)는 충전 경로(306, 308)의 충전 속도의 차이를 검출하기 시작함으로써(BL(222, 232)을 통해), 도 14에 예시된 Q 및 QB 출력을 제공한다. 시간 "t4"는 Q 및 QB 출력이 로직 로우 상태에 도달하는 Q 출력과 로직 하이 상태에 도달하는 QB 출력의 포인트로 분기되는 지점을 나타내며, 여기서 AND 인에이블 신호는 로우 상태로 되고 감지 증폭기 인에이블 신호(351)(파형 438)는 로직 로우 레벨로 전이한다. 감지 증폭기(204-1')는 출력 신호를 로직 0(440-1) 또는 로직 1(440-2)로서 제공할 수 있다.
도 15는 다양한 실시예에 따라 예컨대 도 2의 SRAM 셀 어레이를 위한 PUF 시그너처를 생성하는 방법(500)의 예를 나타낸 흐름도이다. 일부 실시예에서, 방법(500)의 동작은 여기에 예시된 실시예의 다양한 구성 요소에 의해 수행된다.
논의의 목적으로, 방법(500)의 다음의 실시예를 도 2~4B와 관련하여 설명한다. 방법(500)의 예시된 실시예는 단지 예시일 뿐이므로, 본 개시 내용의 범위 내에 유지되면서 다양한 동작들이 생략, 재배열 및/또는 추가될 수 있다.
상기 방법은 도 2에 예시된 SRAM 메모리 셀 어레이(202)와 같은 메모리 셀 어레이가 제공되는 동작(510)에서 시작한다. 전술한 바와 같이, 데이터 비트(로직 1 또는 0)는 어레이(202)의 각 셀에 기록될 수 있다. 데이터 비트의 로직 상태(즉, 로직 1 또는 0)를 기초로, 메모리 셀의 비트 라인은 Vdd로 예비 충전되거나, 그라운드로 예비 방전될 수 있다. 동작(512)에서, 행 디코더는 수신된 행 어드레스를 기초로 메모리 셀 어레이의 WL을 어서팅한다. 일부 실시예에서, 이러한 행 어드레스는 제어 로직(214)에 의해 제공될 수 있다. 수신된 행 어드레스에 대해 WL을 어서팅하면, 메모리 어레이의 2개의 메모리 셀의 비트 라인 상의 신호가 예컨대 도 3에 예시된 제어기(210)에 의해 모니터링된다. 판정 블록(516)에 나타낸 바와 같이, BL 신호는 BL 신호가 미리 정해진 레벨에 도달할 때까지 모니터링된다. 여기에 개시된 일부의 예에 따르면, 상기 미리 정해진 레벨은 여기에 예시된 다양한 제어기(210)의 NOR 또는 AND 게이트의 트리거 레벨이다.
BL 신호가 미리 정해진 레벨에 도달하면, 인증 회로(204)의 감지 증폭기(예, 204-1, 204-2, 204-3, 204-4)는 동작(518)에 지시된 바와 같이 어시팅된 행/WL 내의 2개의 셀의 판독 속도(즉, 방전 속도 또는 충전 속도)를 비교하기 시작한다. 예를 들어, 인증 회로(204)의 감지 증폭기(예, 204-1)는 2개의 실질적으로 인접한 셀(예, 221과 231)의 방전 속도를 비교할 수 있다. 또는, 셀에 기록된 데이터 비트의 로직 상태가 로직 0이면, BL 및 BBL은 그라운드로 예비 방전된다. 이와 같이, 인증 회로(204)의 감지 증폭기(예, 204-1)는 실질적으로 인접한 2개의 셀 (예, 221과 231)의 충전 속도를 비교할 수 있다.
동작(520)에서, 인증 회로(204)의 감지 증폭기는 방전 또는 충전 속도의 비교를 기초로 PUF 시그너처에 대한 출력 비트를 생성한다. 일부 실시예에서, 인증 회로(204)의 각각의 감지 증폭기(예, 204-1, 204-2, 204-3, 204-4)는 결합된 셀의 방전 또는 충전 속도의 각각의 비교를 기초로 PUF 시그너처에 대한 출력 비트를 동시에 생성할 수 있다. 이와 같이, 행/WL이 어서팅되는 경우, PUF 시그너처에 대한 제1의 복수의 출력 비트가 생성될 수 있다. 일부 실시예에서, 방법(500)은 PUF 시그너처에 대한 추가적인 출력 비트를 생성하도록 하나 이상의 다른 WL이 어서팅되는 동작(512)으로 다시 진행될 수 있다.
특히, 각각의 BL 상의 신호를 기초로 감지 증폭기(204-1, 204-2, 204-3, 204-4)를 제어함으로써, BL 액세스 속도의 편차가 더 양호하게 허용되고, BL에 대한 더 안정된 판독 마진이 제공된다. 개시된 실시예는 복수의 메모리 셀을 갖는 메모리 셀 어레이를 구비한 SRAM 메모리와 같은 메모리 디바이스를 포함한다. 복수의 메모리 셀 각각은 데이터 상태로 구성된다. PUF 생성기는 복수의 메모리 셀에 결합된 감지 증폭기를 포함한다. 복수의 메모리 셀이 액세스되는 동안, 감지 증폭기는 복수의 메모리 셀의 제1 및 제2 메모리 셀의 액세스 속도를 비교하도록 구성된다. 해당 비교를 기초로, PUF 시그너처를 생성하기 위한 제1 출력 신호가 제공된다. 제어기가 복수의 메모리 셀에 결합되는 데, 제어기는 제1 및 제2 메모리 셀로부터 수신된 각각의 제1 및 제2 신호를 기초로 감지 증폭기에 인에이블 신호를 출력하도록 구성된다.
다른 실시예는 복수의 메모리 셀의 제1 메모리 셀로부터 신호를 수신하도록 구성된 제1 입력 단자 및 복수의 메모리 셀의 제2 메모리 셀로부터 신호를 수신하도록 구성된 제2 입력 단자를 갖는 감지 증폭기를 구비한 PUF 생성기를 포함한다. 감지 증폭기는 복수의 메모리 셀의 제1 및 제2 메모리 셀의 액세스 속도를 비교하고, 해당 비교를 기초로 PUF 시그너처를 생성하기 위한 제1 출력 신호를 제공하도록 구성된다. 제어기는 제1 감지 증폭기에 인에이블 신호를 출력하도록 구성된다. 제어기는 제1 메모리 셀의 비트 라인으로부터 신호를 수신하도록 구성된 제1 입력 단자 및 제2 메모리 셀의 비트 라인으로부터 신호를 수신하도록 구성된 제2 입력 단자를 포함한다.
추가적인 실시예는 PUF 시그너처를 생성하는 방법을 포함한다. 이 방법은 각각이 데이터 상태에 있도록 구성된 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 제공하는 단계를 포함한다. 메모리 셀 어레이는 각각 제1 및 제2 비트 라인을 갖는 제1 및 제2 메모리 셀을 적어도 포함한다. 제1 및 제2 메모리 셀의 액세스 속도는 제1 및 제2 비트 라인 상의 제1 및 제2 신호 각각이 미리 정해진 레벨에 도달하는 것에 응답하여 비교된다. PUF 시그너처를 생성하기 위한 출력 신호는 제1 및 제2 메모리 셀의 액세스 속도의 비교를 기초로 제공된다.
이상의 설명은 당업자가 본 개시 내용의 여러 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한 것이다. 당업자는 본 명세서에 도입된 실시예와 동일한 목적을 수행하고 및/또는 동일한 장점을 달성하기 위한 다른 프로세스 및 구조를 설계 또는 변경하기 위한 기초로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해할 것이다. 또한, 당업자는 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 그리고 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변형을 행할 수 있다는 것을 알아야 한다.
실시예들
실시예 1. 메모리 디바이스로서,
복수의 메모리 셀들을 포함하는 메모리 셀 어레이 - 상기 복수의 메모리 셀들 각각은 데이터 상태에 있도록 구성됨 -; 및
물리적으로 복제 불가능한 기능(physically unclonable function; PUF) 생성기
를 포함하고,
상기 PUF 생성기는,
상기 복수의 메모리 셀들에 결합된 제1 감지 증폭기로서, 상기 복수의 메모리 셀들이 액세스 되는 동안, 상기 제1 감지 증폭기는 상기 복수의 메모리 셀들 중 제1 메모리 셀과 제2 메모리 셀의 액세스 속도들을 비교하고, 상기 비교에 기초해서 PUF 시그너처(signature)를 생성하기 위한 제1 출력 신호를 제공하도록 구성된 것인, 상기 제1 감지 증폭기; 및
상기 복수의 메모리 셀들에 결합된 제1 제어기
를 포함하며,
상기 제1 제어기는 상기 제1 메모리 셀 및 상기 제2 메모리 셀로부터 수신된 각각의 제1 신호 및 제2 신호에 기초해서 인에이블 신호(enable signal)를 상기 제1 감지 증폭기로 출력하도록 구성된 것인, 메모리 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 감지 증폭기는 상기 제1 메모리 셀의 비트 라인에 결합된 제1 입력 단자와 상기 제2 메모리 셀의 비트 라인에 결합된 제2 입력 단자를 가지며,
상기 제1 제어기는 상기 제1 메모리 셀의 상기 비트 라인에 결합된 제1 입력 단자와 상기 제2 메모리 셀의 상기 비트 라인에 결합된 제2 입력 단자를 포함하는 것인, 메모리 디바이스.
실시예 3. 실시예 2에 있어서, 상기 제1 제어기는 상기 제1 비트 라인 및 제2 비트 라인 상의 각각의 제1 신호 및 제2 신호가 제1의 미리 정해진 레벨에 각각 도달하는 것에 응답하여 상기 인에이블 신호를 생성하도록 구성된 것인, 메모리 디바이스.
실시예 4. 실시예 2에 있어서, 상기 제1 제어기는, 상기 제1 비트 라인 및 상기 제2 비트 라인 상의 각각의 제1 신호 및 제2 신호가 제1의 미리 정해진 레벨에 각각 도달하는 것에 기초해서 리딩 에지(leading edge)를 가진 펄스를 갖는 상기 인에이블 신호를 생성하도록 구성된 것인, 메모리 디바이스.
실시예 5. 실시예 4에 있어서, 상기 제1 제어기는, 상기 제1 신호 및 상기 제2 신호가 제2의 미리 정해진 레벨에 각각 도달하는 것에 기초해서 트레일링 에지(trailing edge)를 가진 상기 펄스를 갖는 상기 인에이블 신호를 생성하도록 구성된 것인, 메모리 디바이스.
실시예 6. 실시예 5에 있어서, 상기 제1 제어기는 상기 제1 감지 증폭기의 출력에 기초해서 트레일링 에지를 가진 상기 펄스를 갖는 상기 인에이블 신호를 생성하도록 구성된 것인, 메모리 디바이스.
실시예 7. 실시예 2에 있어서, 상기 제1 제어기는,
상기 제1 제어기의 상기 제1 입력 단자 및 상기 제2 입력 단자를 갖는 NOR 게이트; 및
상기 NOR 게이트의 출력에 응답하여 상기 인에이블 신호를 생성하도록 구성된 펄스 생성기
를 포함하는 것인, 메모리 디바이스.
실시예 8. 실시예 2에 있어서, 상기 제1 제어기는,
상기 제1 제어기의 상기 제1 입력 단자 및 상기 제2 입력 단자를 갖는 AND 게이트; 및
상기 AND 게이트의 출력에 응답하여 상기 인에이블 신호를 생성하도록 구성된 펄스 생성기
를 포함하는 것인, 메모리 디바이스.
실시예 9. 실시예 1에 있어서, 상기 PUF 생성기는,
상기 복수의 메모리 셀들에 결합된 제2 감지 증폭기로서, 상기 복수의 메모리 셀들이 액세스 되는 동안, 상기 제2 감지 증폭기는, 상기 복수의 메모리 셀들 중 실질적으로 서로 인접한 제3 메모리 셀과 제4 메모리 셀의 액세스 속도들을 비교하고, 상기 비교에 기초해서 상기 PUF 시그너처를 생성하기 위한 제2 출력 신호를 제공하도록 구성된 것인, 상기 제2 감지 증폭기; 및
상기 복수의 메모리 셀들에 결합된 제2 제어기
를 더 포함하고,
상기 제2 제어기는 상기 제3 메모리 셀 및 상기 제4 메모리 셀로부터 수신된 각각의 제1 신호 및 제2 신호에 기초해서 인에이블 신호를 상기 제2 감지 증폭기로 출력하도록 구성된 것인, 메모리 디바이스.
실시예 10. 실시예 1에 있어서, 상기 PUF 생성기는,
상기 복수의 메모리 셀들에 결합된 제2 감지 증폭기를 더 포함하고,
상기 복수의 메모리 셀들이 액세스 되는 동안, 상기 제2 감지 증폭기는, 상기 복수의 메모리 셀들 중 실질적으로 서로 인접한 제3 메모리 셀과 제4 메모리 셀의 액세스 속도들을 비교하고, 상기 비교에 기초해서 상기 PUF 시그너처를 생성하기 위한 제2 출력 신호를 제공하도록 구성되며,
상기 제1 제어기는 상기 제1 메모리 셀 및 상기 제2 메모리 셀로부터 수신된 각각의 제1 신호 및 제2 신호에 기초해서 상기 인에이블 신호를 상기 제2 감지 증폭기로 출력하도록 구성된 것인, 메모리 디바이스.
실시예 11. 물리적으로 복제 불가능한 기능(physically unclonable function; PUF) 생성기로서,
복수의 메모리 셀들 중 제1 메모리 셀로부터 신호를 수신하도록 구성된 제1 입력 단자와 상기 복수의 메모리 셀들 중 제2 메모리 셀로부터 신호를 수신하도록 구성된 제2 입력 단자를 가지는 제1 감지 증폭기로서, 상기 제1 감지 증폭기는 상기 복수의 메모리 셀들 중 상기 제1 메모리 셀과 상기 제2 메모리 셀의 액세스 속도들을 비교하고, 상기 비교에 기초해서 PUF 시그너처를 생성하기 위한 제1 출력 신호를 제공하도록 구성된 것인, 상기 제1 감지 증폭기; 및
인에이블 신호를 상기 제1 감지 증폭기로 출력하도록 구성된 제1 제어기
를 포함하고,
상기 제1 제어기는 상기 제1 메모리 셀의 비트 라인으로부터 신호를 수신하도록 구성된 제1 입력 단자와 상기 제2 메모리 셀의 비트 라인으로부터 신호를 수신하도록 구성된 제2 입력 단자를 가지는 것인, PUF 생성기.
실시예 12. 실시예 11에 있어서,
상기 복수의 메모리 셀들 중 제3 메모리 셀로부터 신호를 수신하도록 구성된 제1 입력 단자와 상기 복수의 메모리 셀들 중 제4 메모리 셀로부터 신호를 수신하도록 구성된 제2 입력 단자를 가지는 제2 감지 증폭기로서, 상기 제2 감지 증폭기는 상기 복수의 메모리 셀들 중 상기 제3 메모리 셀 및 상기 제4 메모리 셀의 액세스 속도들을 비교하고, 상기 비교에 기초해서 상기 PUF 시그너처를 생성하기 위한 제2 출력 신호를 제공하도록 구성된 것인, 상기 제2 감지 증폭기; 및
인에이블 신호를 상기 제2 감지 증폭기로 출력하도록 구성된 제2 제어기
를 더 포함하고,
상기 제2 제어기는 상기 제3 메모리 셀의 비트 라인으로부터 신호를 수신하도록 구성된 제1 입력 단자와 상기 제4 메모리 셀의 비트 라인으로부터 신호를 수신하도록 구성된 제2 입력 단자를 가지는 것인, 상기 제2 제어기
를 더 포함하는, PUF 생성기.
실시예 13. 실시예 11에 있어서, 상기 PUF 생성기는,
상기 복수의 메모리 셀들 중 제3 메모리 셀로부터 신호를 수신하도록 구성된 제1 입력 단자와 상기 복수의 메모리 셀들 중 제4 메모리 셀로부터 신호를 수신하도록 구성된 제2 입력 단자를 가지는 제2 감지 증폭기를 더 포함하고, 상기 제2 감지 증폭기는 상기 복수의 메모리 셀들 중 상기 제3 메모리 셀 및 상기 제4 메모리 셀의 액세스 속도들을 비교하고, 상기 비교에 기초해서 상기 PUF 시그너처를 생성하는 제2 출력 신호를 제공하도록 구성되며,
상기 제1 제어기는 상기 인에이블 신호를 상기 제2 감지 증폭기로 출력하도록 구성된 것인, PUF 생성기.
실시예 14. 실시예 13에 있어서,
상기 제1 제어기는 상기 제1 비트 라인 및 상기 제2 비트 라인 상의 각각의 제1 신호 및 제2 신호가 제1의 미리 정해진 레벨에 각각 도달하는 것에 응답하여 상기 인에이블 신호를 생성하도록 구성되고,
제2 제어기는 상기 제3 비트 라인 및 상기 제4 비트 라인 상의 각각의 제3 신호 및 제4 신호가 상기 제1의 미리 정해진 레벨에 각각 도달하는 것에 응답하여 상기 인에이블 신호를 생성하도록 구성된 것인, PUF 생성기.
실시예 15. 실시예 13에 있어서,
상기 제1 제어기는 상기 제1 비트 라인 및 제2 비트 라인 상의 각각의 제1 신호 및 제2 신호가 제1의 미리 정해진 레벨에 각각 도달하는 것에 응답하여 인에이블 신호를 생성하도록 구성되고,
제2 제어기는 상기 제1 비트 라인 및 상기 제2 비트 라인 상의 각각의 상기 제1 신호 및 제2 신호가 상기 제1의 미리 정해진 레벨에 각각 도달하는 것에 응답하여 상기 인에이블 신호를 생성하도록 구성된 것인, PUF 생성기.
실시예 16. 물리적으로 복제 불가능한 기능(physically unclonable function; PUF) 시그너처를 생성하는 방법으로서,
복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 제공하는 단계로서, 상기 복수의 메모리 셀들 각각은 데이터 상태에 있도록 구성되며, 상기 메모리 셀 어레이는 각각의 제1 비트 라인 및 제2 비트 라인을 갖는 제1 메모리 셀 및 제2 메모리 셀을 포함하는 것인, 상기 메모리 셀 어레이를 제공하는 단계;
상기 제1 비트 라인 및 상기 제2 비트 라인 상의 각각의 제1 신호 및 제2 신호가 미리 정해진 레벨에 각각 도달하는 것에 응답하여 상기 제1 메모리 셀 및 상기 제2 메모리 셀의 액세스 속도들을 비교하는 단계; 및
상기 제1 메모리 셀 및 상기 제2 메모리 셀의 상기 액세스 속도들의 상기 비교에 기초해서 PUF 시그너처를 생성하기 위한 제1 출력 신호를 제공하는 단계
를 포함하는, 물리적으로 복제 불가능한 기능(PUF) 시그너처를 생성하는 방법.
실시예 17. 실시예 16에 있어서, 상기 메모리 셀은 각각의 제3 비트 라인 및 제4 비트 라인을 갖는 제3 메모리 셀 및 제4 메모리 셀을 포함하고, 상기 방법은,
상기 제3 비트 라인 및 상기 제4 비트 라인 상의 각각의 제3 신호 및 제4 신호가 상기 미리 정해진 레벨에 도달하는 것에 응답하여 상기 제3 메모리 셀과 상기 제4 메모리 셀의 액세스 속도들을 비교하는 단계; 및
상기 제3 메모리 셀과 상기 제4 메모리 셀의 상기 액세스 속도들의 상기 비교에 기초해서 상기 PUF 시그너처를 생성하기 위한 제2 출력 신호를 제공하는 단계
를 더 포함하는 것인, 물리적으로 복제 불가능한 기능(PUF) 시그너처를 생성하는 방법.
실시예 18. 실시예 16에 있어서, 상기 메모리 셀은 각각 제3 비트 라인 및 제4 비트 라인을 갖는 제3 메모리 셀 및 제4 메모리 셀을 포함하고, 상기 방법은:
상기 제1 비트 라인 및 상기 제2 비트 라인 상의 상기 제1 신호 및 상기 제2 신호가 상기 미리 정해진 레벨에 도달하는 것에 응답하여 상기 제3 메모리 셀과 상기 제4 메모리 셀의 액세스 속도들을 비교하는 단계; 및
상기 제3 메모리 셀과 상기 제4 메모리 셀의 상기 액세스 속도들의 상기 비교에 기초해서 상기 PUF 시그너처를 생성하기 위한 제2 출력 신호를 제공하는 단계
를 더 포함하는 것인, 물리적으로 복제 불가능한 기능(PUF) 시그너처를 생성하는 방법.
실시예 19. 실시예 16에 있어서, 액세스 속도들을 비교하기 전에 상기 제1 비트 라인 및 상기 제2 비트 라인을 미리 정해진 예비 충전 레벨로 예비 충전하는 단계를 더 포함하는, 물리적으로 복제 불가능한 기능(PUF) 시그너처를 생성하는 방법.
실시예 20. 실시예 16에 있어서, 액세스 속도들을 비교하기 전에 상기 제1 비트 라인 및 상기 제2 비트 라인을 미리 정해진 예비 방전 레벨로 예비 방전하는 단계를 더 포함하는, 물리적으로 복제 불가능한 기능(PUF) 시그너처를 생성하는 방법.

Claims (10)

  1. 메모리 디바이스로서,
    복수의 메모리 셀들을 포함하는 메모리 셀 어레이 - 상기 복수의 메모리 셀들 각각은 데이터 상태에 있도록 구성됨 -; 및
    물리적으로 복제 불가능한 기능(physically unclonable function; PUF) 생성기
    를 포함하고,
    상기 PUF 생성기는,
    상기 복수의 메모리 셀들에 결합된 제1 감지 증폭기로서, 상기 복수의 메모리 셀들이 액세스 되는 동안, 상기 제1 감지 증폭기는 상기 복수의 메모리 셀들 중 제1 메모리 셀과 제2 메모리 셀의 액세스 속도들을 비교하고, 상기 비교에 기초해서 PUF 시그너처(signature)를 생성하기 위한 제1 출력 신호를 제공하도록 구성된 것인, 상기 제1 감지 증폭기; 및
    상기 복수의 메모리 셀들에 결합된 제1 제어기
    를 포함하며,
    상기 제1 제어기는 상기 제1 메모리 셀 및 상기 제2 메모리 셀로부터 수신된 각각의 제1 신호 및 제2 신호에 기초해서 인에이블 신호(enable signal)를 상기 제1 감지 증폭기로 출력하도록 구성된 것인, 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제1 감지 증폭기는 상기 제1 메모리 셀의 비트 라인에 결합된 제1 입력 단자와 상기 제2 메모리 셀의 비트 라인에 결합된 제2 입력 단자를 가지며,
    상기 제1 제어기는 상기 제1 메모리 셀의 상기 비트 라인에 결합된 제1 입력 단자와 상기 제2 메모리 셀의 상기 비트 라인에 결합된 제2 입력 단자를 가지는 것인, 메모리 디바이스.
  3. 제2항에 있어서, 상기 제1 제어기는, 상기 제1 메모리 셀의 비트 라인 및 상기 제2 메모리 셀의 비트 라인 상의 각각의 제1 신호 및 제2 신호가 제1의 미리 정해진 레벨에 각각 도달하는 것에 응답하여 상기 인에이블 신호를 생성하도록 구성된 것인, 메모리 디바이스.
  4. 제2항에 있어서, 상기 제1 제어기는, 상기 제1 메모리 셀의 비트 라인 및 상기 제2 메모리 셀의 비트 라인 상의 각각의 제1 신호 및 제2 신호가 제1의 미리 정해진 레벨에 각각 도달하는 것에 기초해서 리딩 에지(leading edge)를 가진 펄스를 갖는 상기 인에이블 신호를 생성하도록 구성된 것인, 메모리 디바이스.
  5. 제4항에 있어서, 상기 제1 제어기는, 상기 제1 신호 및 상기 제2 신호가 제2의 미리 정해진 레벨에 각각 도달하는 것에 기초해서 트레일링 에지(trailing edge)를 가진 상기 펄스를 갖는 상기 인에이블 신호를 생성하도록 구성된 것인, 메모리 디바이스.
  6. 제2항에 있어서, 상기 제1 제어기는,
    상기 제1 제어기의 상기 제1 입력 단자 및 상기 제2 입력 단자를 갖는 NOR 게이트 또는 AND 게이트; 및
    상기 NOR 게이트 또는 상기 AND 게이트의 출력에 응답하여 상기 인에이블 신호를 생성하도록 구성된 펄스 생성기
    를 포함하는 것인, 메모리 디바이스.
  7. 제1항에 있어서, 상기 PUF 생성기는,
    상기 복수의 메모리 셀들에 결합된 제2 감지 증폭기로서, 상기 복수의 메모리 셀들이 액세스 되는 동안, 상기 제2 감지 증폭기는, 상기 복수의 메모리 셀들 중 서로 인접한 제3 메모리 셀과 제4 메모리 셀의 액세스 속도들을 비교하고, 상기 비교에 기초해서 상기 PUF 시그너처를 생성하기 위한 제2 출력 신호를 제공하도록 구성된 것인, 상기 제2 감지 증폭기; 및
    상기 복수의 메모리 셀들에 결합된 제2 제어기
    를 더 포함하고,
    상기 제2 제어기는 상기 제3 메모리 셀 및 상기 제4 메모리 셀로부터 수신된 각각의 제1 신호 및 제2 신호에 기초해서 인에이블 신호를 상기 제2 감지 증폭기로 출력하도록 구성된 것인, 메모리 디바이스.
  8. 제1항에 있어서, 상기 PUF 생성기는,
    상기 복수의 메모리 셀들에 결합된 제2 감지 증폭기를 더 포함하고, 상기 복수의 메모리 셀들이 액세스 되는 동안, 상기 제2 감지 증폭기는, 상기 복수의 메모리 셀들 중 서로 인접한 제3 메모리 셀과 제4 메모리 셀의 액세스 속도들을 비교하고, 상기 비교에 기초해서 상기 PUF 시그너처를 생성하기 위한 제2 출력 신호를 제공하도록 구성되며,
    상기 제1 제어기는 상기 제1 메모리 셀 및 상기 제2 메모리 셀로부터 수신된 각각의 제1 신호 및 제2 신호에 기초해서 상기 인에이블 신호를 상기 제2 감지 증폭기로 출력하도록 구성된 것인, 메모리 디바이스.
  9. 물리적으로 복제 불가능한 기능(physically unclonable function; PUF) 생성기로서,
    복수의 메모리 셀들 중 제1 메모리 셀로부터 신호를 수신하도록 구성된 제1 입력 단자와 상기 복수의 메모리 셀들 중 제2 메모리 셀로부터 신호를 수신하도록 구성된 제2 입력 단자를 가지는 제1 감지 증폭기로서, 상기 제1 감지 증폭기는 상기 복수의 메모리 셀들 중 상기 제1 메모리 셀과 상기 제2 메모리 셀의 액세스 속도들을 비교하고, 상기 비교에 기초해서 PUF 시그너처를 생성하기 위한 제1 출력 신호를 제공하도록 구성된 것인, 상기 제1 감지 증폭기; 및
    인에이블 신호를 상기 제1 감지 증폭기로 출력하도록 구성된 제1 제어기
    를 포함하고,
    상기 제1 제어기는 상기 제1 메모리 셀의 비트 라인으로부터 신호를 수신하도록 구성된 제1 입력 단자와 상기 제2 메모리 셀의 비트 라인으로부터 신호를 수신하도록 구성된 제2 입력 단자를 가지는 것인, 물리적으로 복제 불가능한 기능(PUF) 생성기.
  10. 물리적으로 복제 불가능한 기능(physically unclonable function; PUF) 시그너처를 생성하는 방법으로서,
    복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 제공하는 단계로서, 상기 복수의 메모리 셀들 각각은 데이터 상태에 있도록 구성되며, 상기 메모리 셀 어레이는 각각의 제1 비트 라인 및 제2 비트 라인을 갖는 제1 메모리 셀 및 제2 메모리 셀을 포함하는 것인, 상기 메모리 셀 어레이를 제공하는 단계;
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    상기 제1 메모리 셀 및 상기 제2 메모리 셀의 상기 액세스 속도들의 상기 비교에 기초해서 PUF 시그너처를 생성하기 위한 제1 출력 신호를 제공하는 단계
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