TW201812778A - 基於靜態隨機存取記憶體之驗證電路 - Google Patents

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Abstract

一種記憶體裝置包含：一記憶體區塊，其包括複數個位元，其中每當該複數個位元中之至少一第一位元被通電時，該至少第一位元呈現一初始邏輯狀態；一起動電路，其經組態以給該記憶體區塊通電並斷電N次，其中N係大於1之一奇數，且其中在該記憶體區塊之每一各別電力循環之後該至少第一位元呈現一初始狀態；及一驗證電路，其耦合至該記憶體區塊且包括一選取引擎，該選取引擎經組態以選取在由該起動電路執行之N個電力循環之後出現(N+1)/2次或多於(N+1)/2次之一初始狀態作為該第一位元之一多數初始邏輯狀態。

Description

基於靜態隨機存取記憶體之驗證電路
本發明之實施例係關於一種基於靜態隨機存取記憶體之驗證電路。
隨著在為各種不同應用提供不同類型資訊之電子裝置中愈來愈多地用到積體電路，愈來愈需要充分保護敏感及/或關鍵資訊，可將資訊儲存於一電子裝置中以將對此等資訊之存取限制於僅具有存取資訊權限之其他裝置。應用之某些實例包含：驗證裝置、保護一裝置內之機密資訊且確保兩個或兩個以上裝置之間的一通信。 一實體不可複製功能(PUF)係一實體結構，通常其位於一積體電路內、回應於至PUF之輸入(例如，查問/請求)而提供若干個對應輸出(例如，回應)。每一PUF提供一或多組請求-回應對。可藉由由PUF提供之此等請求-回應對來建立積體電路之一身份識別。在身份識別建立之情況下，可在裝置之間提供安全通信。PUF亦可用於現有驗證目的以替換將一身份識別指派至一電子裝置之當前方法。由於PUF係基於一製造製程之固有性質，因此PUF具有優於習用驗證方法之各種優勢，習用驗證方法在一裝置上刻寫可較容易模仿及/或逆向設計之一身份識別。
根據本發明之一實施例，一種記憶體裝置包括：一記憶體區塊，其包括複數個位元，其中每當該複數個位元中之至少一第一位元被通電時，該至少第一位元呈現一初始邏輯狀態；一起動電路，其經組態以給該記憶體區塊通電並斷電N次，其中N係大於1之一奇數，且其中在該記憶體區塊之每一各別電力循環之後該至少第一位元呈現一初始狀態；及一驗證電路，其耦合至該記憶體區塊且包括一選取引擎，該選取引擎經組態以選取在由該起動電路執行之N個電力循環之後出現(N+1)/2次或多於(N+1)/2次之一初始狀態作為該第一位元之一多數初始邏輯狀態。 根據本發明之另一實施例，一種記憶體裝置包括：一記憶體區塊，其包括複數個位元，其中該記憶體區塊經組態以被通電N次，且其中在該N次內，該複數個位元中之至少一第一位元呈現一第一初始邏輯狀態N1次且呈現不同於該第一初始邏輯狀態之一第二初始邏輯狀態N2次，其中N係大於1之一奇數且N=N1+N2；及一驗證電路，其耦合至該記憶體區塊且包括一選取引擎，該選取引擎經組態以當N1大於N2時選取該第一初始邏輯狀態作為該第一位元之一多數初始狀態。 根據本發明之又一實施例，一種產生一實體不可複製功能(PUF)簽章以用於一記憶體裝置之方法包括：給該記憶體裝置之一記憶體區塊通電並斷電N次，其中該記憶體區塊包含複數個位元，且其中N係大於1之一奇數；在該記憶體區塊之每一各別通電並斷電之後提供呈現一初始狀態之至少一第一位元；及選取出現(N+1)/2次或多於(N+1)/2次之一初始狀態作為該第一位元之一多數初始邏輯狀態。
以下揭露內容闡述各種例示性實施例以用於實施標的物之不同特徵。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等特定實例僅係實例且並不意欲係限制性的。舉例而言，將理解當一元件被稱為「連接至」或「耦合至」另一元件時，其可直接連接至或耦合至另一元件或可存在一或多個介入元件。 一實體不可複製功能(PUF)通常用於驗證及秘密金鑰儲存而不需要安全電可抹除可程式化唯讀記憶體(EEPROM)及/或其他昂貴硬體(例如，以電池支持之靜態隨機存取記憶體)。PUF自一積體電路(IC)之實體特性衍生出一密碼而非在一數位記憶體中儲存密碼。PUF基於以下一觀點：即使使用一相同製造製程來製作複數個IC，每一IC可由於製造變化性而仍稍微不同。PUF利用此變化性來衍生出為IC中之每一者所獨有之「密碼」資訊(例如，一矽「生物特徵」)。通常，此密碼資訊被稱為IC之一「簽章」。另外，由於定義簽章之製造變化性，因此甚至在完全瞭解IC設計之情況下亦不能製造兩個相同IC。一IC之各種類型之變化性可用於定義此一簽章，諸如(舉例而言)一靜態隨機存取記憶體(SRAM)裝置之閘延遲、臨限值電壓、通電狀態及/或一IC之各種實體特性中之任一者。 在使用上文提供之一靜態隨機存取記憶體(SRAM)裝置之通電狀態之實例中，即使一SRAM裝置包含對稱單元(位元)，每當SRAM裝置被通電時，製造變化性仍可使得SRAM裝置之每一位元趨向處於一高狀態(亦即，一邏輯「1」)或處於一低狀態(亦即，一邏輯「0」)。在下文中，此一通電狀態被稱為位元之一「初始狀態」。 位元之此等初始狀態跨越整個SRAM裝置隨機分佈，此達成可由一PUF定義之一變化性以產生為SRAM裝置所獨有之一簽章。通常，藉由使用一SRAM裝置之初始狀態來產生一PUF簽章被稱為一「通電的基於SRAM之PUF」。 根據本揭露之各種實施例，一SRAM裝置之位元通常由相當數量之穩定位元及互補量之不穩定位元構成。即使SRAM裝置被通電並斷電多次，一穩定位元通常仍呈現一始終如一之初始狀態。亦即，穩定位元初始狀態之係可重複的。另一方面，每當SRAM裝置被通電時，一不穩定位元通常呈現一不同初始狀態。舉例而言，當SRAM裝置最初被通電時，不穩定位元呈現一邏輯0，且當SRAM裝置被斷電且隨後再次被通電時，不穩定位元可呈現一邏輯1。亦即，不穩定位元之初始狀態係不可重複的。 通常，通電的基於SRAM之PUF旨在使用SRAM裝置中之穩定位元之初始狀態以便獲得一可靠且可重複PUF簽章。然而，由於穩定位元及不穩定位元跨越整個SRAM裝置隨機分佈，因此通常使用一或多個其他製程(及對應電路)來篩除SRAM裝置中之不穩定位元以產生一可靠PUF簽章，不利的是此可導致各種問題，諸如(舉例而言)製作一SRAM裝置之佔用面積(real estate)、用以操作一SRAM裝置之電力消耗等。 本揭露之實施例提供各種系統及方法以「選取」或「投票」來指派一SRAM裝置中之每一不穩定位元之一多數初始狀態以產生一PUF簽章而不損害所產生PUF簽章之可靠性及可重複性。更具體而言，在當前實施例中，所揭露系統及方法使用一驗證電路之一選取引擎來選取每一不穩定位元之多數初始狀態，下文將更詳細地闡述驗證電路。此外，在當前實施例中，所揭露系統及方法提供一起動電路，該起動電路可與選取引擎結合使用以確保SRAM裝置在被再次通電之前被完全放電以便加強所產生PUF簽章之可靠性及可重複性。 圖1圖解說明根據各種實施例之一記憶體裝置100。在圖1所圖解說明實施例中，記憶體裝置100包含：一SRAM區塊102；一驗證電路104，其耦合至SRAM區塊102且包含一選取引擎106；一起動電路108，其耦合於SRAM區塊102與驗證電路104之間；及一或多個再生SRAM區塊(112、122、132等)。儘管在圖1所圖解說明實施例中，驗證電路104被圖解說明為與SRAM區塊102分離之一組件，但在某些實施例中，驗證電路104可被整合或嵌入於SRAM區塊102中但仍在本揭露之範疇內。 如圖1中所展示，選取引擎106耦合至SRAM區塊102及一或多個再生SRAM區塊(112、122、132等)。根據某些實施例，驗證電路104之選取引擎106經組態以藉由比較存在於SRAM區塊102中之每一位元之初始狀態來選擇SRAM區塊102之每一位元之一多數初始狀態，並將其複製至一或多個再生SRAM區塊(112、122、132等)中，下文將對此進行更詳細地論述。根據本揭露之某些實施例，驗證電路104經組態以藉由使用SRAM區塊102之每一位元之多數初始狀態來產生用於SRAM區塊102之一PUF簽章。在某些實施例中，驗證電路104包含經組態以接收一請求/查問之一輸入埠101及經組態以回應於請求而提供一回應(例如，一PUF簽章)之一輸出埠151。請求/查問之某些實例可包含但不限於：給經耦合SRAM區塊102通電之一請求、存取SRAM區塊102之機密資訊之一請求等。在某些實施例中，輸出埠151可直接耦合至選取引擎106。 根據各種實施例，一或多個再生SRAM區塊112、122及132中之每一者具有實質上類似於SRAM區塊102之一組態。舉例而言，再生SRAM區塊112、122及132中之每一者與SRAM區塊102具有相同數目個位元以及位元之一相同佈局(亦即，一個一對一映射)，下文將關於圖3進行更詳細地闡述。 仍參考圖1，起動電路108經組態以反覆地給SRAM區塊102通電並斷電複數次，以便允許驗證電路104產生複數組初始狀態以分別呈現/儲存於複數個再生SRAM區塊(112、122、132等)中。在所揭露實施例中，起動電路108提供一或多個放電路徑以確保針對通電及斷電之每一反覆SRAM區塊102之寄生電容器上之電荷將被完全放電。下文將關於圖4更詳地論述起動電路108之操作。 圖2圖解說明SRAM區塊102之一實施例之一例示性示意圖。如所圖解說明，SRAM區塊102包含複數個位元201、202、203、204、205、206、207、208及直至209、一解碼器290以及一輸入/輸出(I/O)電路292。為清晰起見，在圖2所圖解說明實施例中，僅展示9個位元。每一位元可包含複數個電晶體(例如，針對一6T SRAM六個MOSFET，針對一8T SRAM八個MOSFET等)以儲存或呈現一邏輯狀態(例如，一初始邏輯狀態)。在圖2所圖解說明實施例中，SRAM區塊102進一步包含複數個字線(WL)、位元線(BL)及反位元線(BBL)。SRAM區塊102之WL包含250、260及直至270。每一WL沿著SRAM區塊102之一列配置，且該列包含耦合至各別WL之複數個位元。舉例而言，WL 250沿著列「a」配置，且列a包含耦合至WL 250之位元201、202及直至203；WL 260沿著列「b」配置，且列b包含耦合至WL 260之位元204、205及直至206；WL 270沿著列「c」配置，且列c包含耦合至WL 270之位元207、208及直至209。SRAM區塊102之BL包含220、230及直至240。SRAM區塊102之BBL包含222、232及直至242。一BL及BBL之每一對沿著SRAM區塊102之一行配置且該行包含耦合至BL及BBL之各別對之複數個位元。舉例而言，BL 220及BBL 222沿著行「A」配置，且行A包含耦合至BL 220及BBL 222兩者之位元201、204及直至207；BL 230及BBL 232沿著行「B」配置，且行B包含耦合至BL 230及BBL 232兩者之位元202、205及直至208；BL 240及BBL 242沿著行「C」配置，且行C包含耦合至BL 240及BBL 242兩者之位元203、206及直至209。此外，如圖2中所展示，SRAM區塊102之位元中之每一者耦合至一供應電壓(即下文之「Vcc」)且由該供應電壓供電。在某些實施例中，起動電路108回應於自輸入埠101 (圖1)接收之請求而反覆地為SRAM區塊102之每一位元提供Vcc並自其撤回以便分別給SRAM區塊102通電並斷電，下文將對此進行進一步論述。 如上文所闡述，SRAM區塊102之每一位元經組態以呈現/儲存一資料狀態。在某些實施例中，每當SRAM區塊102被開啟電源時，每一位元呈現一初始狀態。仍參考圖2，在某些實施例中，SRAM區塊102之位元之初始狀態可由I/O電路292讀出。更具體而言，解碼器290經組態以藉由確證一對應WL來選擇待讀取之(SRAM區塊102之)一第一列位元，且然後I/O電路292透過其對應BL及BBL沿著該第一列讀出位元之初始狀態。隨後，解碼器290經組態以藉由確證一對應WL (一不同WL)來選擇待讀取之(SRAM區塊102之)一第二列位元，且然後I/O電路292透過其對應BL及BBL沿著該第二列讀出位元之初始狀態。在某些實施例中，列解碼器290可繼續藉由確證一或多個對應(不同) WL來選擇將由I/O電路292讀取一或多個其他列位元，直至跨越SRAM區塊102之所有位元之初始狀態皆透過各別BL及BBL被讀出為止。 在某些實施例中，SRAM區塊102之解碼器290及I/O電路292可遵循上述過程以將資料狀態「寫入」至SRAM區塊102之位元。舉例而言，解碼器290藉由確證一對應WL來選擇待寫入之一第一列位元，且I/O電路292透過與位元耦合之每一BL及/或BBL沿著該第一列將一邏輯1或一邏輯0寫入至位元中之每一者。隨後，解碼器290藉由確證一對應WL來選擇待寫入之一第二列位元，且I/O電路292透過與位元耦合之每一BL及/或BBL沿著該第二列將一邏輯1或一邏輯0寫入至位元中之每一者。 如上文所闡述，一不穩定位元之初始狀態係不可重複的。換言之，一SRAM區塊(例如，102)之一不穩定位元之初始狀態有時呈現為一邏輯1且有時呈現為一邏輯0。即使每當SRAM區塊被通電時，不穩定位元之初始狀態可改變，在給SRAM區塊通電(及斷電)數次之後，不穩定位元之初始狀態仍可展示一趨勢，亦即，變為一邏輯1之一趨勢或變為一邏輯0之一趨勢。在其中一SRAM區塊被通電及斷電五次之一實例中，SRAM區塊中之一不穩定位元可五次中有三次呈現一邏輯0，且可五次中有兩次呈現一邏輯1。如此，SRAM區塊中之不穩定位元可被稱為具有變為一邏輯0之一趨勢，其可被視為其「多數」初始狀態。另一方面，由於一穩定位元之初始狀態係可重複且始終如一的，因此需要選取穩定位元之「多數」初始狀態。根據各種實施例，驗證電路104之選取引擎106利用上述原則來判定SRAM區塊102中之每一不穩定位元之一趨勢以便判定不穩定位元之「多數」初始狀態且然後使用不穩定位元之多數初始狀態及穩定位元之初始狀態來產生一PUF簽章。下文將關於圖3更詳細地闡述選取引擎106 (及驗證電路104)之例示性操作。 圖3係根據各種實施例圖解說明操作記憶體裝置100以使用SRAM區塊102中的穩定位元初始狀態之及不穩定位元之多數初始狀態來產生一PUF簽章之一例示性示意圖。圖3中所論述之一或多個操作係由圖1及圖2中之組件執行，且因此圖1及圖2中之組件編號可與圖3中的互換使用。圖3所圖解說明實施例僅係一實例，因此各種操作中之任一者可被省略，重新排序及/或添加但仍在本揭露之範疇內。 如圖3所圖解說明實施例中所展示，驗證電路104接收一請求101。回應於請求101之接收，驗證電路104使起動電路108給SRAM區塊102開啟電源。如上文所闡述，對SRAM區塊102之每一位元施加Vcc (亦即，通電)，使得SRAM區塊之每一位元呈現一初始狀態(下文稱為SRAM區塊102之「第一組初始狀態」)。 為清晰起見，在圖3所圖解說明之SRAM區塊102之實施例中僅展示位元201、202、203、204、205、206、207、208及209、解碼器290以及I/O電路292，亦即為圖解說明之清晰起見省略了WL (250、260、270等)、BL (220、230、240等)及BBL (222、232、242等)。如上文所闡述，再生SRAM區塊(112、122及132)中之每一者等同於SRAM區塊102。以再生SRAM區塊112及122為例，再生SRAM區塊112亦包含位元301、302、303、304、305、306、307、308及309，其中位元301、302、303沿著列a而分別配置於行A、B及C處；位元304、305、306沿著列b而分別配置於行A、B及C處；位元307、308、309沿著列c而分別配置於行A、B及C處。此外，再生SRAM區塊112亦包含分別具有類似於SRAM區塊102之解碼器290及I/O電路292之功能的解碼器390及I/O電路392。再生SRAM區塊122亦包含位元401、402、403、404、405、406、407、408及409，其中位元401、402、403沿著列a而分別配置於行A、B及C處；位元404、405、406沿著列b而分別配置於行A、B及C處；且位元407、408、409沿著列c而分別配置於行A、B及C處。此外，再生SRAM區塊122亦包含分別具有類似於SRAM區塊102之解碼器290及I/O電路292之功能的解碼器490及I/O電路492。亦出於清晰目的，在圖3中所圖解說明之再生SRAM區塊112及122之實施例中，僅分別展示：位元301、302、303、304、305、306、307、308及309、解碼器390以及I/O電路392；及位元401、402、403、404、405、406、407、408及409、解碼器490以及I/O電路492。 在某些實施例中，由I/O電路292讀出SRAM區塊102之位元之初始狀態(亦即，第一組初始狀態)，且由SRAM區塊112之I/O電路392將第一組初始狀態寫入至SRAM區塊112。更具體而言，在某些實施例中，驗證電路104使解碼器290選擇SRAM區塊102之一列來讀取，I/O電路292因此讀取SRAM區塊102之選定列中之位元之初始狀態，驗證電路104接收位元之初始狀態且此後使SRAM區塊112之解碼器390在SRAM區塊112中選擇對應於SRAM區塊102之選定列的一列。然後驗證電路104將SRAM區塊102之選定列之位元之初始狀態提供至SRAM區塊112之對應列中之各別位元中之每一者。舉例而言，驗證電路104使解碼器290選擇列「a」來讀取。因此，由I/O電路292讀出沿著列「a」之位元(201、203、203等)之初始狀態。驗證電路104自SRAM區塊102之I/O電路292接收沿著列a之位元(201、203、203等)之讀出初始狀態，且然後將此等讀出初始狀態提供至SRAM區塊112之I/O電路392。驗證電路104使解碼器390選擇SRAM區塊112之列a (亦即，SRAM區塊112中對應於SRAM區塊102中之列a之列，亦即，位元301、302及直至303)來寫入。在選定SRAM區塊112之列a之後，旋即將一資料狀態寫入沿著SRAM區塊112之列a之位元中之每一者(位元301、302及303)，該資料狀態等同於沿著SRAM區塊102之列a之對應位元(亦即，位元201、202及203)之讀出初始狀態。換言之，經寫入至位元301之資料狀態等同於位元201處之(讀出/目前)初始狀態；經寫入至位元302之資料狀態等同於位元202處之(讀出/目前)初始狀態；經寫入至位元303之資料狀態等同於位元203處之(讀出/目前)初始狀態；其餘類推。 遵循上述操作，讀出(亦即，複製)沿著SRAM區塊102之其他列之位元之初始狀態並將其寫入至SRAM區塊112之對應位元(亦即，對應列上之位元)。因此，在某些實施例中，SRAM區塊102之第一組初始狀態被複製至再生SRAM區塊112。舉例而言，沿著SRAM區塊102之列b之位元(位元204、205及直至206)之初始狀態分別被複製至沿著SRAM區塊112之列b之位元(位元304、305及直至306)；沿著SRAM區塊102之列c之位元(位元207、208及直至209)之初始狀態被分別複製至沿著SRAM區塊112之列c之位元(位元307、308及直至309)。 為了選取SRAM區塊102之每一位元之多數初始狀態，根據本揭露之某些實施例，選取引擎106將使用被分別複製至兩個再生SRAM區塊的SRAM區塊102之所有位元之至少兩組初始狀態以達成選取。就此而言，驗證電路104可使起動電路108給SRAM區塊102斷電，且隨後再次給SRAM區塊102通電。在SRAM區塊102被重新通電之後，在某些實施例中，SRAM區塊102之位元(例如，不穩定位元)之至少一部分可各自呈現另一初始狀態。因此，在第二次通電之後，在SRAM區塊102之所有位元處所呈現之初始狀態被稱為SRAM區塊102之「第二組初始狀態」。第二組初始狀態以類似於上文關於第一再生SRAM區塊112所闡述之操作之方式被複製至一第二再生SRAM區塊122。 在某些實施例中，驗證電路104可使起動電路108又一次給SRAM區塊102斷電，且隨後給SRAM區塊102通電。在SRAM區塊102被重新通電之後，SRAM區塊102之位元之至少一部分可各自呈現另一初始狀態。因此，在第三次通電之後，在SRAM區塊102之所有位元處所呈現之初始狀態被稱為SRAM區塊102之一「第三組初始狀態」。在某些實施例中，驗證電路104不需要將第三組初始狀態複製至另一再生SRAM區塊，此乃因第三組初始狀態存留於SRAM區塊102內，且選取引擎106將該三組初始狀態(在SRAM區塊102、再生SRAM區塊112及122中)用作選取項來判定SRAM區塊102之多數初始狀態。在某些其他實施中，驗證電路 104可將第三組初始狀態複製至另一再生SRAM區塊(例如，圖1中之132)且選取引擎106將該三組初始狀態(在再生SRAM區塊112、122及132中)用作選取項來判定SRAM區塊102之多數初始狀態。仍在某些其他實施例中，驗證電路104可使起動電路108反覆地通電並斷電以使SRAM區塊102呈現一或多組初始狀態。如此，記憶體裝置100可包含一或多個額外再生SRAM區塊，一或多組初始狀態被複製至該等再生SRAM區塊以便為選取引擎106提供更多選取項。 在分別存在於SRAM區塊102、再生SRAM區塊112及122中之三組初始狀態之特定實施例中，選取引擎106自三組初始狀態讀取每一位元之初始狀態，且然後將出現兩次以上之邏輯狀態選取為彼位元之多數初始狀態。舉例而言，若在SRAM區塊102之位元201處所呈現之初始狀態(第三組)係一邏輯1，在SRAM區塊112之位元301處所呈現/經寫入之初始狀態(第一組)係一邏輯1，且在SRAM區塊122之位元401處所呈現/經寫入之初始狀態(第二組)係一邏輯0，則選取引擎106可選取邏輯1作為位元201之多數初始狀態。在產生總共五組初始狀態之一實例中，選取引擎106可自該五組初始狀態讀取每一位元之初始狀態並選取出現三次或三次以上之邏輯狀態作為彼位元之多數初始狀態。通常，選取引擎106可自N組初始狀態讀取每一位元之初始狀態，其中N係大於1之一奇數，且自該N組初始狀態選取出現(N+1)/2次或多於(N+1)/2次(亦即，半數以上)之邏輯狀態作為位元之多數初始狀態。 如上文所闡述，在某些實施例中，每當一組新初始狀態被複製時，起動電路108可給SRAM區塊102反覆地通電並斷電(下文稱為「一電力循環」)。就此而言，在本揭露中，記憶體裝置100提供可提供反覆電力循環之起動電路108之某些實施例。 現在參考圖4A及圖4B，圖4A係根據各種實施例圖解說明SRAM區塊102 (圖1)之一部分及起動電路108 (圖1)之一部分之一例示性示意圖。由於圖4A係出於圖解說明目的而提供，因此在圖4A中僅圖解說明SRAM區塊102 (1行及2列)之一部分及起動電路108 (對應於經部分展示之SRAM區塊102)之一部分。圖4B圖解說明用以操作根據各種實施例的圖4A之SRAM區塊102及起動電路108之訊號之例示性波形。 在圖4A所圖解說明實施例中，SRAM區塊102包含一預充電電路412、一第一位元(或單元) 414及一第二位元(或單元) 416。仍在某些實施例中，圖4A中SRAM區塊102之實施例實質上類似於關於圖2之實施例。亦即，位元被配置成一行-列組態；每一行具有耦合至配置於彼行中之位元的一位元線(BL)及/或一反位元線(BBL)；每一列具有耦合至配置於彼列中之位元之一字線(WL)。如上文所闡述，圖4A中，僅展示兩個列及一個行且因此僅展示兩個位元414及416。圖4A之SRAM區塊102可包含任何期望數目個行及列，且每一行/列可包含任何期望數目個位元但仍在本揭露之範疇內。更具體而言，在圖4A之實施例中，第一位元414及第二位元416被配置於同一行(行A)處，行A包含分別耦合至位元414及416之BL 413及BBL 415。此外，在圖4A之此特定實施例中，預充電電路412亦安置於行A處。預充電電路412透過BL 403及BBL 405耦合至位元414及416。預充電電路412經組態以接收預充電控制訊號425以便在自位元讀出一邏輯狀態(例如，一初始邏輯狀態)之前將BL 413及BBL 415預充電至供應電壓411 (例如，Vcc)之一電壓位準，下文將對此進行更詳細地論述。在某些替代實施例中，預充電電路412可被實施為一「放電」電路，其經組態以在自位元讀出一邏輯狀態(例如，一初始邏輯狀態)之前將BL 413及BBL 415放電至接地。 仍參考圖4A，起動電路108包含一第一電晶體420、一第二電晶體422、一第一邏輯閘424、一第二邏輯閘426及一第三邏輯閘428。在某些實施例中，第一邏輯閘424經組態以控制預充電電路412；第二邏輯閘426 經組態以控制位元414；第三邏輯閘428經組態以控制位元416，且因此相應地圖4A中僅展示三個邏輯閘。根據其中SRAM區塊102包含較多行/列(亦即，2列及1行)之實施例，起動電路108可包含任何對應數目個邏輯閘但仍在本揭露之範疇內。在某些實施例中，第一電晶體420係一p型金屬氧化物半導體(PMOS)電晶體，第二電晶體422係一n型金屬氧化物半導體(NMOS)電晶體，且第一、第二及第三邏輯閘係OR閘。在某些其他實施例中，第一電晶體420及第二電晶體422可分別係適合於執行一切換功能之各種電晶體(舉例而言，一雙極接面電晶體(BJT)、一高電子遷移率電晶體(HEMT)、一絕緣體上矽(SOI)電晶體等)中之任一者，如下文所闡述。 在圖4A中所圖解說明之實施例中，第一電晶體420之源極耦合至供應電壓411，第一電晶體420之閘極耦合至經組態以接收一電力訊號421之一電力訊號線，第一電晶體420之汲極在一共用節點441處耦合至第二電晶體422之汲極，第二電晶體422閘極之亦耦合至經組態以接收電力訊號421之電力訊號線，且第二電晶體422之源極耦合至接地。共用節點441耦合至至少兩個虛設供應電壓(VSV)線443及445。VSV線443及445分別耦合至位元404及406。在某些實施例中，OR邏輯閘424、426及428中之每一者經組態以接收兩個輸入訊號，並對各別兩個輸入訊號執行一OR功能以提供一輸出訊號，如表1中所展示。 表1 在圖4A所圖解說明之實施例中，OR邏輯閘424經組態以對一預充電訊號423及電力訊號421執行OR運算(亦即，執行OR功能)以便將預充電控制訊號425 (亦即，一經OR運算訊號)提供至預充電電路412；OR邏輯閘426經組態以對一WL訊號427及電力訊號421執行OR運算以便將一WL確證訊號429 (亦即，一經OR運算訊號)提供至位元414；OR邏輯閘428經組態以對一WL訊號431及電力訊號421執行OR運算以便將一WL確證訊號433 (亦即，一經OR運算訊號)提供至位元416。在某些實施例中，可自驗證電路104接收電力訊號421及預充電訊號423。 現在參考圖4B，根據各種實施例分別圖解說明電力訊號421、預充電訊號423、預充電控制訊號425、WL訊號427及WL確證訊號429之波形。在圖4B所圖解說明實施例中，波形(訊號)中之每一者隨時間(沿著圖4B中之X軸)在一邏輯高狀態(下文稱為「高」)與一邏輯低狀態(下文稱為「低」) (沿著圖4B中之Y軸)之間變化。 自「t0 」開始，電力訊號421處於低；WL訊號427及431處於低；預充電訊號423處於高。因此，使用表2中之OR功能真值表，預充電控制訊號425 (亦即，OR運算訊號421及423)處於高；WL確證訊號429及433 (亦即，分別係OR運算訊號421及427以及OR運算訊號421及431)處於低。當電力訊號421處於低時，第一電晶體420係接通的且第二電晶體422係關斷的。如此，第一電晶體420將供應電壓411 (Vcc)耦合至VSV線443及445以便將Vcc (亦即，電力)提供至位元414及416。亦即，位元414及416被通電。當預充電控制訊號425處於高時，在此特定實施例中，預充電電路412被撤銷啟動。因此，預充電電路412不將供應電壓(Vcc)耦合(預充電)至BL 413及BBL 415。亦即，BL 413及BBL 415未被預充電。當WL確證訊號429處於低時，WL 417未被確證，此意味著位元414未被選擇(儘管被通電)。類似地，當WL確證訊號433處於低時，WL 419未被確證，此意味著位元406未被選擇(儘管被通電)。因此，在t0 處，位元414及416係ON。如上文所闡述，當(一SRAM區塊之)一位元被通電時，位元可呈現一邏輯狀態，該邏輯狀態係初始邏輯狀態。在某些實施例中，位元414及416可分別呈現一初始邏輯狀態。 繼續至時間「t1 」，電力訊號421保持低；預充電訊號423自高轉變至低；WL訊號427自低轉變至高。因此，使用表2中之OR功能真值表，預充電控制訊號425 (亦即，OR運算訊號421及423)自高轉變至低；WL確證訊號429 (亦即，OR運算訊號421及427)自低轉變至高；WL確證訊號433 (亦即，OR運算訊號421及431)保持低。當預充電控制訊號425自高轉變至低時，預充電電路412被啟動。因此，預充電電路412經組態以將BL 413及BBL 415預充電至Vcc (亦即，供應電壓411)。當WL確證訊號429自低轉變至高時，WL 417處於高，此意味著列a被選擇且沿著列a之位元(亦即，位元414)被選擇。因此，在t1 處，位元414之初始邏輯狀態可由I/O電路292讀取(圖2)。且位元414之此經讀取初始邏輯狀態可進一步由驗證電路104複製且由選取引擎106選取，如上文所闡述。 繼續至「t2 」，電力訊號421保持低；預充電訊號423自低轉變至高；WL訊號427自高轉變至低；WL訊號431保持低。因此，使用表2中之OR功能真值表，預充電控制訊號425 (亦即，OR運算訊號421及423)自低轉變至高；WL確證訊號429 (亦即，OR運算訊號421及427)自高轉變至低；WL確證訊號433 (亦即，OR運算訊號421及431)保持低。當預充電控制訊號425自低轉變至高時，預充電電路412再次被撤銷啟動。因此，預充電電路412經組態以將BL 413及BBL 415與Vcc解耦合。當WL確證訊號429自高轉變至低時，WL 417再次轉變至低，此意味著列a未被選擇且沿著列a之位元(亦即，位元414)亦未被選擇。因此，I/O電路292不能讀取位元414之初始邏輯狀態。 繼續至「t3 」，電力訊號421自低轉變至高；預充電訊號423保持高；WL訊號427及431保持低。因此，使用表1中之OR功能真值表，預充電控制訊號425 (亦即，OR運算訊號421及423)保持低；WL確證訊號429 (亦即，OR運算訊號421及427)自低轉變至高；WL確證訊號433 (亦即，OR運算訊號421及431)自低轉變至高。當電力訊號421自低轉變至高時，第一電晶體420被關斷且第二電晶體422被接通。如此，VSV線443及445與Vcc (亦即，電力)解耦合且耦合至接地。亦即，位元414及416被斷電。此外，如上文所闡述，當WL確證訊號429及433處於高時，WL 417及419分別被確證。 由於在SRAM區塊102中存在一或多個寄生電容，因此在SRAM區塊102之一位元被完全放電(被斷電)之前該位元可再次被通電，此可對位元之初始狀態之可靠性及可重複性產生不利影響。更具體而言，當該一或多個寄生電容未被完全放電時，存在於寄生電容內之電荷可在SRAM區塊102再次被通電時不利地流回至SRAM區塊102之位元。經解耦合VSV線443及445、經撤銷啟動預充電電路412以及經確證WL 417及419 (在t3 處)可確保在一斷電階段(自t3 至t4 )期間一或多個寄生電容被完全放電，因此所揭露記憶體裝置100不經受上文所識別之問題。當VSV線443及445與Vcc解耦合且耦合至接地時，不僅位元414及416被關斷而且SRAM區塊102中之一或多個寄生電容被放電。當預充電電路412被撤銷啟動時，SRAM區塊102中之一或多個寄生電容與Vcc之間的一導電路徑(一洩漏路徑)亦被切斷連接。當WL 417及419被確證(啟動)時，經啟動WL可充當一放電路徑以將存在於寄生電容內之電荷放電。 繼續至「t4 」，電力訊號421自高轉變至低；預充電訊號423保持高；WL訊號427及431保持低。因此，使用表2中之OR功能真值表，預充電控制訊號425 (亦即，OR運算訊號421及423)保持高；WL確證訊號429 (亦即，OR運算訊號421及427)自高轉變至低；WL確證訊號433 (亦即，OR運算訊號421及431)自高轉變至低。因此，位元414及416再次被通電但預充電電路412、WL 417及419被撤銷啟動，類似於t2 。 在某些實施例中，在t5 處，WL訊號431自低轉變至高且預充電訊號423自高轉變至低而電力訊號421保持低且WL訊號427保持低。如此，WL確證訊號433自低轉變至高，且預充電控制訊號425自高轉變至低，此可使預充電電路412給待確證的BL 413及BBL 415以及WL 419預充電，藉此使驗證電路104能夠讀取在位元416 (及圖4A中未展示之沿著列b之其他位元)處所呈現之初始邏輯狀態。 圖5圖解說明根據某些實施例藉由驗證電路104為SRAM區塊102產生一實體不可複製功能(PUF)簽章之一方法500之一例示性流程圖。在各種實施例中，方法500係藉由圖1至圖4中所闡述之組件中之至少一者來執行。出於論述目的，方法500之以下實施例將結合圖1至圖4闡述。方法500之所圖解說明實施例僅係一實例，因此各種操作中之任一者可被省略，重新排序及/或添加但仍在本揭露之範疇內。 方法500開始於操作502，在操作502中提供一第一組初始狀態。更具體而言，給包含複數個位元之一SRAM區塊通電且該等位元中之每一者呈現一初始狀態。SRAM區塊之所有位元之初始狀態被稱為「第一組初始狀態」。舉例而言，再次參考圖1及圖2，當給SRAM區塊102通電時，每一位元(例如，201、202、203、204、205、206、207、208、209等)呈現一初始狀態。 方法500繼續至操作504，在操作504中將第一組初始狀態複製至一第一再生SRAM區塊。繼續以上實例但參考圖3，將在SRAM區塊102處所呈現之第一組初始狀態複製至再生SRAM區塊112。更具體而言，在某些實施例中，第一組初始狀態可首先由驗證電路104讀出第一組初始狀態並將其寫入至再生SRAM區塊112。 方法500繼續至操作506，在操作506中提供SRAM區塊之一第二組初始狀態。使用同一實例，在某些實施例中，由起動電路108將SRAM區塊102關閉電源且然後通電。如此，SRAM區塊102之位元之至少一部分可呈現另一初始狀態。在第一次斷電並通電之後，SRAM區塊102之所有位元之初始狀態被稱為「第二組初始狀態」。 然後方法500繼續進行至操作508，在操作508中將第二組初始狀態複製至一第二再生SRAM區塊。繼續以上實例，再次參考圖3，將在SRAM區塊102處所呈現之第二組初始狀態(在第一次斷電並通電之後)複製至再生SRAM區塊122。更具體而言，在某些實施例中，可首先由驗證電路104讀出第二組初始狀態並將其寫入至再生SRAM區塊122。 方法500繼續至操作510，在操作510中提供SRAM區塊之一第三組初始狀態。在以上實例中，由起動電路108將SRAM區塊102關閉電源且然後通電。如此，SRAM區塊102之位元之至少一部分可呈現又一初始狀態。在第二次斷電並通電之後，SRAM區塊102之所有位元之初始狀態被稱為「第三組初始狀態」。方法500可視情況繼續至操作512，在操作512中將第三組初始狀態複製至又一再生SRAM區塊(例如，圖1中之132)。 在某些實施例中，在至少三組初始狀態分別呈現/儲存於三個不同SRAM區塊或再生SRAM區塊之後，方法500旋即繼續至操作514，在操作514中驗證電路104之選取引擎106藉由檢查每一位元之趨勢來選取SRAM區塊102之每一位元之多數初始狀態，如上文所闡述。在判定了SRAM區塊102之每一位元之多數初始狀態之後，方法500繼續至操作516，在操作516中驗證電路104使用位元之多數初始狀態來產生一PUF簽章。 在一實施例中，揭露一記憶體裝置。該記憶體裝置包含：一記憶體區塊，其包括複數個位元，其中每當該複數個位元中之至少一第一位元被通電時，該第一位元呈現一初始邏輯狀態；一起動電路，其經組態以給記憶體區塊通電並斷電N次，其中N係大於1之一奇數，且其中在記憶體區塊之每一各別電力循環之後該至少第一位元呈現一初始狀態；及一驗證電路，其耦合至該記憶體區塊且包括一選取引擎，該選取引擎經組態以選取在由起動電路執行之N個電力循環之後出現(N+1)/2次或多於(N+1)/2次之一初始狀態作為第一位元之一多數初始邏輯狀態。 在另一實施例中，一記憶體裝置包含：一記憶體區塊，其包括複數個位元，其中該記憶體區塊經組態以被通電N次，且其中在該N次內，該複數個位元中之至少一第一位元呈現一第一初始邏輯狀態N1次且呈現不同於該第一初始邏輯狀態之一第二初始邏輯狀態N2次，其中N係大於1之一奇數且N=N1+N2；及一驗證電路，其耦合至該記憶體區塊且包括一選取引擎，該選取引擎經組態以當N1大於N2時選取第一初始邏輯狀態作為第一位元之一多數初始狀態。 在又一實施例中，揭露一種產生一實體不可複製功能(PUF)簽章以用於一記憶體裝置之方法。該方法包含：給記憶體裝置之一記憶體區塊通電並斷電N次，其中該記憶體區塊包含複數個位元，且其中N係大於1之一奇數；在記憶體區塊之每一各別通電並斷電之後提供呈現一初始狀態之至少一第一位元；及選取出現(N+1)/2次或多於(N+1)/2次之一初始狀態作為第一位元之一多數初始邏輯狀態。 上述內容概述數項實施例之特徵，使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地將本揭露用作用於設計或修改其他製程及結構以實現本文中所引入實施例之相同目的及/或達成相同優勢之一基礎。熟習此項技術者亦應意識到，此等等效構造並不脫離本揭露之精神及範疇，且應意識到其可在不脫離本揭露之精神及範疇之情況下在本文中作出各種改變、替代及更改。
100‧‧‧記憶體裝置
101‧‧‧輸入埠/請求
102‧‧‧靜態隨機存取記憶體區塊/經耦合靜態隨機存取記憶體區塊
104‧‧‧驗證電路
106‧‧‧選取引擎
108‧‧‧起動電路
112‧‧‧再生靜態隨機存取記憶體區塊/靜態隨機存取記憶體區塊/第一再生靜態隨機存取記憶體區塊
122‧‧‧再生靜態隨機存取記憶體區塊/第二再生靜態隨機存取記憶體區塊/靜態隨機存取記憶體區塊
132‧‧‧再生靜態隨機存取記憶體區塊
151‧‧‧輸出埠
201‧‧‧位元
202‧‧‧位元
203‧‧‧位元
204‧‧‧位元
205‧‧‧位元
206‧‧‧位元
207‧‧‧位元
208‧‧‧位元
209‧‧‧位元
220‧‧‧位元線
222‧‧‧反位元線
230‧‧‧位元線
232‧‧‧反位元線
240‧‧‧位元線
242‧‧‧反位元線
250‧‧‧字線
260‧‧‧字線
290‧‧‧解碼器/列解碼器
292‧‧‧輸入/輸出電路
301‧‧‧位元
302‧‧‧位元
303‧‧‧位元
304‧‧‧位元
305‧‧‧位元
306‧‧‧位元
307‧‧‧位元
308‧‧‧位元
309‧‧‧位元
390‧‧‧解碼器
392‧‧‧輸入/輸出電路
401‧‧‧位元
402‧‧‧位元
403‧‧‧位元
404‧‧‧位元
405‧‧‧位元
406‧‧‧位元
407‧‧‧位元
408‧‧‧位元
409‧‧‧位元
411‧‧‧供應電壓
412‧‧‧預充電電路
413‧‧‧位元線
414‧‧‧第一位元/位元
415‧‧‧反位元線
416‧‧‧第二位元/位元
417‧‧‧字線
419‧‧‧字線
420‧‧‧第一電晶體
421‧‧‧電力訊號/OR運算訊號
422‧‧‧第二電晶體
423‧‧‧預充電訊號/OR運算訊號
424‧‧‧第一邏輯閘/OR邏輯閘
425‧‧‧預充電控制訊號
426‧‧‧第二邏輯閘/OR邏輯閘
427‧‧‧字線訊號/OR運算訊號
428‧‧‧第三邏輯閘/OR邏輯閘
429‧‧‧字線確證訊號
431‧‧‧字線訊號/OR運算訊號
433‧‧‧字線確證訊號
441‧‧‧共用節點
443‧‧‧虛設供應電壓線/經解耦合供應電壓線
445‧‧‧虛設供應電壓線/經解耦合供應電壓線
490‧‧‧解碼器
492‧‧‧輸入/輸出電路
a‧‧‧列
A‧‧‧行
b‧‧‧列
B‧‧‧行
c‧‧‧列
C‧‧‧行
VCC‧‧‧供應電壓
t0‧‧‧時間
t1‧‧‧時間
t2‧‧‧時間
t3‧‧‧時間
t4‧‧‧時間
t5‧‧‧時間
當搭配附圖閱讀時，依據以下詳細說明最佳地理解本發明之態樣。注意，各種構件未必按比例繪製。實際上，為論述清晰起見，可任意地增大或減小各種構件之尺寸。 圖1圖解說明根據某些實施例的包含一選取引擎之一記憶體裝置之一例示性方塊圖。 圖2圖解說明圖1中的根據某些實施例之記憶體裝置之一靜態隨機存取記憶體(SRAM)區塊之一例示性示意圖。 圖3係圖解說明根據某些實施例的圖1之選取引擎之一操作之一例示性示意圖。 圖4A圖解說明一例示性示意圖，該示意圖圖解說明一靜態隨機存取記憶體(SRAM)區塊之一部分及根據某些實施例的圖1之記憶體裝置之一起動電路之一部分。 圖4B圖解說明用以操作根據某些實施例的圖4A之起動電路之訊號之例示性波形。 圖5圖解說明根據各種實施例為圖1之記憶體裝置產生一實體不可複製功能(PUF)簽章之一方法之一例示性流程圖。

Claims (1)

  1. 一種記憶體裝置，其包括： 一記憶體區塊，其包括複數個位元，其中每當該複數個位元中之至少一第一位元被通電時，該至少第一位元呈現一初始邏輯狀態； 一起動電路，其經組態以給該記憶體區塊通電並斷電N次，其中N係大於1之一奇數，且其中在該記憶體區塊之每一各別電力循環之後該至少第一位元呈現一初始狀態；及 一驗證電路，其耦合至該記憶體區塊且包括一選取引擎，該選取引擎經組態以選取在由該起動電路執行之N個電力循環之後出現(N+1)/2次或多於(N+1)/2次之一初始狀態作為該第一位元之一多數初始邏輯狀態。
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