TWI820761B - 半導體裝置 - Google Patents

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Abstract

實施形態，係提供一種能夠謀求製造之效率化的記憶體裝置。 實施形態之半導體裝置，係具備有：第1晶片(10)，係包含第1通孔(VB)；和第2晶片(11)，係包含第2通孔(CB)，並經由通孔(VB、CB)而被與第1晶片(10)作電性連接，並且在與第1面(BF)相垂直之第1方向上而與第1晶片(10)相重疊。第1通孔(VB)，係具有沿著與第1面(BF)相平行之第2方向的第1邊(S1)、和沿著與第1面(BF)相平行並且與第2方向相交叉之第3方向之第2邊(S2)，第2通孔(CB)，係具有沿著第3方向之第3邊(S3)、和沿著第2方向之第4邊(S4)。第1邊(S1)之尺寸L1，係較第2邊(S2)之尺寸W1而更大，第3邊(S3)之尺寸L2，係較前述第4邊之尺寸W2而更大，以使第1邊(S1)與第3邊(S3)相交叉的方式，第1通孔(VB)係與前述第2通孔(CB)相接觸。

Description

半導體裝置
本發明之實施形態，係有關於半導體裝置。 [關連申請案] 本申請案，係享受以日本專利申請2022-46644號(申請日：2022年3月23日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。
具有使複數之半導體晶片作了貼合的構造之半導體裝置，係為周知。
實施形態，係提供一種能夠謀求製造之效率化的記憶體裝置。
實施形態之半導體裝置，係具備有：第1半導體晶片，係包含有元件、和被設置於第1面內之第1通孔；和第2半導體晶片，係包含有被設置在第2面內之第2通孔、和經由前述第1以及第2通孔而被與前述元件作電性連接之電路，並在相對於前述第1以及第2面而為垂直之第1方向上，與前述第1半導體晶片相重疊，前述第1通孔，係具有沿著與前述第1面相平行之第2方向的第1邊、和沿著與前述第1面相平行並且與前述第2方向相交叉之第3方向的第2邊，前述第2通孔，係具有沿著前述第3方向的第3邊、和沿著前述第2方向的第4邊，在前述第2方向上之前述第1邊之尺寸，係較在前述第3方向上之前述第2邊之尺寸而更大，在前述第3方向上之前述第3邊之尺寸，係較在前述第2方向上之前述第4邊之尺寸而更大，以使前述第1邊與前述第3邊相交叉的方式，前述第1通孔係與前述第2通孔相接觸。
針對實施形態之半導體裝置，參照第1圖~第22圖來作說明。
以下，針對本實施形態，一面參照圖面一面作詳細說明。在以下之說明中，針對具有相同之功能以及構成的要素，係附加相同之元件符號。
又，在以下之各實施形態中，當就算是並不對於在末尾處附加有用以彼此區別之伴隨有數字、英文字母的元件符號之構成要素(例如，電路、配線、各種之電壓以及訊號等)而相互作區分亦可的情況時，係使用有將末尾之數字、英文字母作了省略的記載(元件符號)。
[實施形態] (1)第1實施形態 針對第1實施形態之半導體裝置，參照第1圖~第19圖來作說明。第1實施形態的半導體裝置，係為記憶體裝置。
(1a)構成例 ＜全體構成＞ 針對第1實施形態之記憶體裝置之全體構成，參照第1圖~第3圖來作說明。 第1圖，係為用以對於包含有本實施形態的記憶體裝置1之記憶體系統SYS的構成例作說明之區塊圖。
如同在第1圖中所示一般，記憶體系統SYS，係經由主機匯流排而被與主機裝置9作連接。記憶體系統SYS，係可從主機裝置9而被要求進行資料之寫入、資料之讀出以及資料之刪除。
主機裝置9，例如，係為個人電腦或者是伺服器等。主機匯流排，例如，係為準據於SD TM介面、SAS(Serial attached SCSI(small computer system interface))、SATA(Serial ATA(advanced technology attachment))、PCIe(Peripheral component interconnect express)或者是NVMe(Non‐volatile memory express)等之介面規格的匯流排。另外，記憶體系統SYS，係亦可經由無線通訊而被與主機裝置9作連接。
記憶體系統SYS，係包含有本實施形態之記憶體裝置1、和記憶體控制器5。
記憶體控制器5，係被與記憶體裝置1作電性結合。記憶體控制器5，係將指令CMD、位址資訊ADD以及複數之控制訊號送至記憶體裝置1處。
記憶體裝置1，係為非揮發性半導體記憶體裝置。例如，本實施形態之記憶體裝置1，係為NAND快閃記憶體1。
記憶體裝置1，係接收指令CMD、位址資訊ADD以及複數之控制訊號。資料DT，係在記憶體裝置1與記憶體控制器5之間而被作傳輸。以下，在寫入序列時而被從記憶體控制器5所傳輸至記憶體裝置1處之資料DT，係被稱作寫入資料。寫入資料DT，係被寫入至記憶體裝置1內。在讀出序列時而被從記憶體裝置1所傳輸至記憶體控制器5處之資料DT，係被稱作讀出資料。讀出資料DT，係被從記憶體裝置1而讀出。
記憶體裝置1，例如，係包含有記憶體胞陣列110、指令暫存器120、位址暫存器130、行(row)控制電路140、感測放大器電路150、驅動電路160、電壓產生電路170、輸入輸出電路180以及序列器190。
記憶體胞陣列110，係記憶資料。在記憶體胞陣列110內，係被設置有複數之位元線以及複數之字元線。記憶體胞陣列110，係包含有複數之區塊BLK。各區塊BLK，係為複數之記憶體胞之集合。各記憶體胞，係被與1根的位元線和1根的字元線相互附加有關連性。記憶體胞陣列110，係包含有用以對於記憶體胞陣列110內之控制單位作選擇的複數之選擇閘極線。
記憶體胞陣列110之內部構成，係於後再述。
指令暫存器120，係將從記憶體控制器5而來之指令CMD暫時性地作記憶。指令CMD，例如，係為包含有用以使序列器190實行讀出序列、寫入序列以及刪除序列等的命令之訊號。
位址暫存器130，係將從記憶體控制器5而來之位址資訊(選擇位址)ADD暫時性地作記憶。位址資訊ADD，例如，係包含有區塊位址、頁面位址(字元線位址)以及列(column)位址等。例如，區塊位址、頁面位址以及列位址，係分別被使用在區塊BLK、字元線、位元線(列)之選擇中。以下，基於區塊位址而被選擇了的區塊，係被稱作選擇區塊。基於頁面位址而被選擇了的字元線，係被稱作選擇字元線。
行控制電路140，係對於記憶體胞陣列110之關連於行的動作進行控制。行控制電路140，係基於區塊位址，而選擇記憶體胞陣列110內之1個的區塊BLK。行控制電路140，例如，係將被施加於與選擇字元線相對應之配線處之電壓，傳輸至選擇區塊BLK內之選擇字元線處。行控制電路140，係基於位址資訊ADD，而對於選擇閘極線之選擇以及非選擇作控制。行控制電路140，係包含有字元線開關141以及區塊解碼器142等。字元線開關141，係基於頁面位址以及區塊位址，而對於字元線與後述之驅動電路160之間之連接作控制。區塊解碼器142，係基於區塊位址之解碼結果，來對於區塊之選擇以及非選擇作控制。
感測放大器電路150，係對於記憶體胞陣列110之關連於列的動作進行控制。感測放大器電路150，在寫入序列中，係因應於從記憶體控制器5而來之寫入資料DT，來對於被設置在記憶體胞陣列110內之位元線之各者而施加電壓。感測放大器電路150，在讀出序列中，係基於電流之發生之有無或者是位元線之電位之變動，來判定被記憶在記憶體胞內之資料。感測放大器電路150，係將基於此判定結果所得到之資料，作為讀出資料而傳輸至記憶體控制器5處。
感測放大器電路150，係包含有感測放大器單元151以及資料閂鎖電路152、快取電路153等。感測放大器單元151，係進行位元線之電位之控制、位元線之訊號之偵測以及放大等。資料閂鎖電路152，係將藉由感測放大器單元151所檢測出的訊號(從記憶體胞而來之訊號)以及與寫入資料相對應之訊號等暫時性地作記憶。快取電路153，係為將被輸入至記憶體胞陣列110中之資料(寫入資料)以及被從記憶體胞陣列110所輸出之資料(讀出資料)暫時性地作保持的快取記憶體。
驅動電路160，係將在讀出序列、寫入序列以及刪除序列等之中所使用的複數之電壓，對於記憶體胞陣列110作輸出。驅動電路160，係基於位址暫存器130內之位址資訊，來對於與字元線以及位元線等相對應之配線而施加特定之電壓。例如，驅動電路160，係經由複數之配線CGI而被與行控制電路140之字元線開關141作連接。
電壓產生電路170，係產生用以進行記憶體裝置1之各種之動作的複數之電壓。電壓產生電路170，係將所產生的電壓對於驅動電路160作輸出。
輸入輸出電路180，係作為在記憶體裝置1與記憶體控制器5之間的記憶體裝置1側之介面電路而起作用。當記憶體裝置1係為NAND快閃記憶體的情況時，輸入輸出電路180，係基於ONFi(Open NAND flash interface)等之NAND介面規格，而與記憶體控制器5進行通訊。指令閂鎖致能訊號CLE、位址閂鎖致能訊號ALE、寫入致能訊號WEn、讀取致能訊號REn、準備繁忙(READY・BUSY)訊號RBn以及輸入輸出訊號DQ等，係被使用於記憶體裝置1與記憶體控制器5之間之通訊中。
指令閂鎖致能訊號CLE，係為代表「記憶體裝置1所接收了的輸入輸出訊號DQ乃是指令CMD」一事之訊號。位址閂鎖致能訊號ALE，係為代表「記憶體裝置1所接收了的訊號DQ乃是位址資訊ADD」一事之訊號。寫入致能訊號WEn，係為「對於記憶體裝置1而下達輸入輸出訊號DQ之輸入的命令」之訊號。讀取致能訊號REn，係為「對於記憶體裝置1而下達輸入輸出訊號DQ之輸出的命令」之訊號。
準備繁忙訊號RBn，係為用以從記憶體裝置1來對於記憶體控制器5而通知「記憶體裝置1是身為能夠受理從記憶體控制器5而來之命令之準備(READY)狀態還是身為並不受理命令之繁忙(BUSY)狀態」一事的訊號。
輸入輸出訊號DQ，例如係為8位元寬幅之訊號組。輸入輸出訊號DQ，係可包含有指令CMD、位址資訊ADD、資料DT等。
序列器190，係對於記憶體裝置1全體之動作作控制。例如，序列器190，係基於指令暫存器120內之指令CMD，而對於各電路作控制。
以下，在記憶體裝置1中之除了記憶體胞陣列110以外的電路120~190之各者或者是該些之集合，係被稱作CMOS電路200。CMOS電路200之中之行控制電路140以及感測放大器電路150之集合，係被稱作核心電路。CMOS電路200之中之核心電路以外的複數之電路之集合，係被稱作周邊電路。
第2圖，係為對於在記憶體胞陣列110內之某一個的區塊BLK之電路構成作展示之電路圖。
如同第2圖中所示一般，1個的區塊BLK，係包含有複數(例如5個)的字串單元SU(SU0~SU4)。各字串單元SU，係包含有複數之NAND字串NS。記憶體胞陣列110內之區塊之數量、區塊BLK內之字串單元之數量、以及字串單元SU內之NAND字串之數量，係為任意。
各NAND字串NS，係包含有複數之記憶體胞MT(MT0~MTn-1)以及複數之選擇電晶體STD、STS。n係為2以上之自然數。複數之記憶體胞MT，係在選擇電晶體STD之源極與選擇電晶體STS之汲極之間而被作串聯連接。
記憶體胞MT，係將資料實質性非揮發性地作記憶。
記憶體胞(亦被稱作記憶體胞電晶體)MT，係為具有控制閘極和電荷積蓄層之場效電晶體。
在字串單元SU0~SU4之各者處的選擇電晶體STD之閘極，係分別被與複數之選擇閘極線SGD (SGD0~SGD4)之中之所對應的選擇閘極線SGD作連接。
在字串單元SU0~SU4之各者處的選擇電晶體STS之閘極，例如，係被與選擇閘極線SGS作共通連接。選擇電晶體STS之閘極，係亦可在各字串單元SU0~SU4之每一者處而被與相異之選擇閘極線SGS作連接。
隸屬於同一之區塊BLK內的記憶體胞MT0~MTn-1之控制閘極，係分別被與複數之字元線WL(WL0~WLn-1)之中之所對應之1個的字元線WL作連接。
在記憶體胞陣列110內而隸屬於同一列的NAND字串NS之選擇電晶體STD之汲極，係分別被與複數之位元線BL(BL0~BL(m-1))之中之所對應之1個的位元線BL作連接。m係為2以上之自然數。
複數之選擇電晶體STS之源極，係被與源極線SL共通地作連接。
字串單元SU，係身為被與相異之位元線BL作連接並且被與同一之選擇閘極線SGD作連接的NAND字串NS之集合體。
區塊BLK，係身為將複數之字元線WL作共有的複數之字串單元SU之集合體。記憶體胞陣列110，係身為將複數之位元線BL作共有的複數之區塊BLK之集合體。
以下，字串單元SU中之被與同一之字元線WL作了共通連接的記憶體胞MT之集合(記憶體胞群)，係亦被稱作胞單元CU(或者是記憶體群組)。
第3圖，係為對於本實施形態的記憶體裝置1之構造之概略作展示之示意性之圖。
本實施形態之記憶體裝置1，係包含有2個的半導體晶片10、11。
其中一方之半導體晶片10，係被設置在另外一方之半導體晶片11之上方。2個的半導體晶片10、11，係於Z方向上而並排。Z方向，係為相對於半導體晶片10之第1面BF1(以及半導體晶片11之第2面BF2)而為垂直之方向。
其中一方之半導體晶片10，係為記憶體胞陣列110之晶片。以下，包含有記憶體胞陣列110之半導體晶片10，係被稱作記憶體胞陣列晶片10。
另外一方之半導體晶片11，係為包含有行控制電路140、感測放大器電路150以及序列器190等之CMOS電路200的晶片。以下，CMOS電路之半導體晶片11，係被稱作CMOS電路晶片11。
記憶體胞陣列晶片10，係被貼合於CMOS電路晶片11處。記憶體胞陣列晶片10之貼合構件VB所露出之側的面BF1，係與CMOS電路晶片11之貼合構件CB所露出之側的面BF2相接觸。面BF1，係與面BF2相對向。藉由此，記憶體胞陣列晶片10，係經由貼合構件VB、CB，而被與CMOS電路晶片11作電性連接。
如此這般，本實施形態之記憶體裝置1，係具有複數之半導體晶片10、11之貼合構造。
複數之貼合構件VB，係被設置在記憶體胞陣列晶片10之貼合面BF1內。複數之貼合構件CB，係被設置在CMOS電路晶片11之貼合面BF2內。
在本實施形態之貼合構造之記憶體裝置1中，記憶體胞陣列晶片10之通孔VB以及CMOS電路晶片11之通孔CB，係作為用以將2個的半導體晶片10、11作貼合(接合)之貼合構件而被使用。各通孔VB、CB，例如，係由銅或包含銅之合金和阻障金屬所形成。阻障金屬，係包含有鈦氮化物、鉭氮化物、或者是鉭氮化物與鉭之層積體等。在各通孔VB、CB處，銅(或銅合金)，係被設置在阻障金屬上。
作為記憶體胞陣列晶片10之貼合構件之通孔VB，係在Z方向上，與CMOS電路晶片11之作為貼合構件之通孔CB相對向。通孔VB，係與通孔CB直接作接觸。通孔VB，係藉由在形成通孔VB、CB之構件間所產生的共有結合，而與通孔CB相接合。藉由此，記憶體胞陣列晶片10，係與CMOS電路晶片11相貼合。
在本實施形態中，作為貼合構件之通孔VB以及通孔CB，係在從Z方向作觀察時具有長方形狀(線狀)之平面形狀。於在Z方向上而相鄰之2個的通孔VB、CB處，通孔VB之長邊方向(長軸方向)，係與通孔CB之長邊方向相交叉。
在本實施形態中，作為貼合構件之通孔(通孔插塞、插塞)VB、CB，係亦被稱作貼合通孔。
在本實施形態中，記憶體胞陣列晶片10以及CMOS電路晶片11之各別的被作貼合之側之面BF1、BF2之各者，係被稱作貼合面BF1、BF2。在各晶片10、11處，貼合通孔VB、CB，係被設置在貼合面BF1、BF2側處。
在本實施形態中，各半導體晶片10、11之貼合面BF1、BF2，係相當於半導體晶片10、11之表面(上面)。各半導體晶片10、11之於Z方向上而與貼合面BF1、BF2相對向之面，係相當於半導體晶片10、11之背面(下面)。
＜構造例＞ 第4圖，係為對於實施形態的記憶體裝置1之構造之其中一例作展示之剖面圖。 在第4圖中，係將記憶體裝置1之一部分抽出而作圖示。另外，為了明瞭化，係將覆蓋記憶體裝置1之元件的層間絕緣膜之圖示省略。
如同上述一般，記憶體胞陣列晶片10，係被貼合於CMOS電路晶片11處。記憶體胞陣列晶片10，係於Z方向上而被層積在CMOS電路晶片11上。記憶體胞陣列晶片10之貼合面BF1，係與CMOS電路晶片11之貼合面BF2相對向。記憶體胞陣列晶片10之貼合面BF1，係與CMOS電路晶片11之貼合面BF2相接觸。
記憶體胞陣列晶片10之被設置有位元線BL之側之面，係成為記憶體胞陣列晶片10之貼合面(表面、上面)BF1。記憶體胞陣列晶片10之被設置有源極線SL之側之面，係成為記憶體胞陣列晶片10之背面。
在記憶體胞陣列晶片10處，記憶體胞陣列110，係包含有胞陣列區域(亦被稱作元件區域)111和階梯區域(亦被稱作導出區域)112。
複數之導電層21、22、23以及絕緣層(未圖示)，係在Z方向上被作層積，並被設置在記憶體胞陣列110內。
在記憶體胞陣列晶片10處，作為複數之位元線BL之複數之導電層21，係被設置在CMOS電路晶片11側(記憶體胞陣列晶片10之表面側)處。作為源極線SL之導電層23，係於Z方向上，被設置在位元線BL之上方(記憶體胞陣列晶片10之背面側)處。例如，當導電層23係為矽層的情況時，鋁等之金屬之導電層33，係被設置在導電層23上。藉由此，來謀求源極線SL之低電阻化。
複數之導電層22(22a、22b、22c)以及複數之絕緣層(未圖示)，係被設置在記憶體胞陣列110內。複數之導電層22，係在Z方向上被作層積。複數之絕緣層之各者，係被設置於在Z方向上而並排之2個的導電層22之間。
被作了層積的複數之導電層22，係被設置在「源極線SL所被作設置之配線階層(階段、區域)」與「位元線BL所被作設置之配線階層」之間。配線階層，係代表在相對於貼合面BF1、BF2(或者是，基板40之表面)而為垂直的方向上之位置(高度)。
以下，由被作了層積的複數之導電層22以及複數之絕緣層所成之構造體20，係被稱作層積配線20。
導電層22a，係作為汲極側之選擇閘極線SGD而被使用。導電層22c，係作為源極側之選擇閘極線SGS而被使用。各導電層22b，係作為字元線WL而被使用。
作為選擇閘極線SGD之導電層22a，係被設置在「複數之導電層22b所被作設置之配線階層」與「位元線BL所被作設置之配線階層M0」之間。作為選擇閘極線SGS之導電層22c，係被設置在「複數之導電層22b所被作設置之配線階層」與「源極線SL所被作設置之配線階層」之間。作為字元線WL之複數之導電層22b，係被設置在「導電層22a所被作設置之配線階層」與「導電層22c所被作設置之配線階層」之間。
複數之記憶體柱MP，係被設置在胞陣列區域111內。例如，複數之記憶體柱MP，係在胞陣列區域111之X-Y平面內，被配列為交錯格子狀。
各記憶體柱MP，係被設置在被形成於層積配線20內的於Z方向上而延伸之洞(以下，係被稱作記憶體洞)內。記憶體柱MP，係於Z方向上而貫通層積配線20內。記憶體柱MP之側面，係與層積配線20相對向。
記憶體柱MP之在Z方向上的其中一端，係經由位元線接點CP而被與導電層21作連接。藉由此，記憶體柱MP之其中一端，係被與位元線BL作電性連接。
記憶體柱MP之在Z方向上的另外一端，係到達導電層23處。藉由此，記憶體柱MP之另外一端，係被與源極線SL作電性連接。
各記憶體柱MP，係包含有芯部24、半導體層25以及記憶體層26。芯部24，係延伸存在於Z方向上。半導體層25，係覆蓋芯部24之側面。半導體層25，係被設置在芯部24與記憶體層26之間。記憶體層26，係覆蓋半導體層25之側面。記憶體層26，係被設置在半導體層25與層積配線20之間。
半導體層25，係被與作為位元線BL之導電層21作電性連接。半導體層25，係經由被形成於記憶體層26內之開口部，而與作為源極線SL之導電層23直接作接觸。
記憶體柱MP之與導電層22b相對向之部分，係作為記憶體胞MT而起作用。記憶體柱MP之與導電層22a相對向之部分，係作為選擇電晶體STD而起作用。記憶體柱MP之與導電層22c相對向之部分，係作為選擇電晶體STS而起作用。
參照第5圖，針對本實施形態中之記憶體柱MP之構成作更具體的說明。第5圖，係為用以對於記憶體柱MP之構成作說明之剖面圖。在第5圖中，係展示有在導電層22b所被作配置的位置處之記憶體柱MP之沿著X-Y平面之剖面。
例如，記憶體柱MP，當從Z方向作觀察時，係具有圓狀(或者是橢圓狀)之平面形狀。半導體層25，係覆蓋圓柱狀之芯部24之側面。記憶體層26，係被設置在半導體層25與導電層22b之間。
記憶體層26，係包含穿隧絕緣層261、電荷積蓄層262以及阻隔絕緣層263。穿隧絕緣層261、電荷積蓄層262以及阻隔絕緣層263，係在相對於記憶體胞陣列晶片10之貼合面(X-Y平面)BF1而為平行之方向上被作層積。
穿隧絕緣層261，係被設置在半導體層25與電荷積蓄層262之間。穿隧絕緣層261，係身為半導體層25與電荷積蓄層262之間之穿隧障壁。當在導電層22b與半導體層25之間被施加有某一大小之電壓的情況時，電荷，係經由穿隧現象而在半導體層25與電荷積蓄層262之間移動。穿隧絕緣層261，例如係包含氧化矽。
電荷積蓄層262，係被設置在穿隧絕緣層261與阻隔絕緣層263之間。例如，電荷積蓄層262，係為能夠進行電荷之保持(捕捉)之電荷捕捉膜。於此情況，電荷積蓄層262，係包含氮化矽。但是，電荷積蓄層262，係亦可為浮動閘極電極。浮動閘極電極，係包含矽。
阻隔絕緣層263，係被設置在電荷積蓄層262與導電層22b之間。阻隔絕緣層263，係防止電荷積蓄層262與導電層22b之間之電荷的移動。阻隔絕緣層263，例如係包含氧化矽及(或)氧化鋁等。
回到第4圖，層積配線20，係從胞陣列區域111起而至階梯區域112地而延伸存在。在階梯區域112內，層積配線20之X方向之端部，係具有階梯狀之構造。在階梯區域112內，於Z方向上而相鄰的導電層22之中之其中一方之導電層22，係具有並未被另外一方之導電層22所覆蓋地而作部分性的露出之部分。在某一導電層22處之並未被其他之導電層22所覆蓋的部分229，係被稱作台地229。台地229，係被設置在導電層22之貼合面BF1側之部分處。台地229，係朝向貼合面BF1。
在導電層22之台地229處，係被連接有接點(插塞)CZ。接點CZ，係被與層間絕緣膜(未圖示)內之導電層31作連接。導電層31，係被設置在與位元線BL(導電層21)相同之配線階層M0內。導電體31，例如係在Y方向上延伸。
在階梯區域112處，複數之導電層(配線)32a，係被設置在導電層21、31與貼合面BF1之間的配線階層M1內。
例如，複數之導電體32a，係在X方向上延伸。例如，複數之導電體32a，係以某一節距而在Y方向上並排。某一個的導電層32a，係經由通孔V1而被與複數之導電層31之中之所對應的1個作連接。藉由此，各導電層32a，係被與字元線WL以及選擇閘極線SGD、SGS之中之所對應的1個作連接。
在胞陣列區域111內，複數之導電層(配線)32b，係被設置在導電層21與貼合面BF1之間的配線階層M1內。導電層32b，係經由通孔V1而被與複數之位元線BL(導電層21)之中之所對應的1個作連接。
通孔VB，係於Z方向上而與導電層32(32a、32b)之某一部分重疊。通孔VB，係被設置在較記憶體胞陣列晶片10之配線階層M0、M1之中之最靠貼合面BF1側之配線階層M1而更靠貼合面BF側處。通孔VB，係被配置在貼合面BF1與配線階層M1之間之配線階層內。通孔VB，係作為記憶體胞陣列晶片10之貼合構件(貼合通孔)而被使用。例如，通孔VB，係被埋入至層間絕緣膜內之溝(例如，鑲嵌溝)內。通孔VB之阻障金屬，係被設置在層間絕緣膜與通孔VB之銅(或者是銅合金)之間、以及導電層32與銅(或者是銅合金)之間。另外，以下，構成通孔VB(或者是通孔CB)之銅或銅合金，係亦被稱作通孔構件或者是主構件。
CMOS電路晶片11，係被設置於Z方向上之記憶體胞陣列晶片10之下方處。
CMOS電路晶片11，係包含有複數之場效電晶體TR。場效電晶體TR，係為用以形成行控制電路140、感測放大器電路150以及序列器190等之元件。場效電晶體TR，例如係為MOS電晶體。
各場效電晶體TR，係被設置在半導體基板40之主動區域(元件形成區域)內。主動區域，係為藉由元件分離區域所被區劃出之半導體區域。例如，P型或N型之井區域48，係被設置在主動區域內。另外，主動區域，係亦可為本徵(intrinsic)之半導體區域。絕緣層49，係被設置在元件分離區域內。
各場效電晶體TR，係包含有2個的源極/汲極層41a、41b、和閘極絕緣層42、以及閘極電極43。
源極/汲極層41a、41b，係被設置在井區域48內。源極/汲極層41a、41b，係因應於場效電晶體TR之傳導型態，而包含有P型或N型之摻雜物。2個的源極/汲極層41a、41b間之區域，係成為場效電晶體TR之通道區域。
閘極絕緣層42(以及閘極電極43)，係被設置在井區域48之通道區域上。另外，閘極絕緣層42，係亦可被形成於並未被設置有井區域之半導體基板40上。
閘極電極43，係被設置在閘極絕緣層42上。閘極電極43，係隔著閘極絕緣層42而與通道區域相對向。
複數之導電層(配線)51、52、53、54，係在Z方向上被作層積。複數之導電層51、52、53、54，係在複數之配線階層D1、D2、D3、D4之各者處，被設置在半導體基板40上之層間絕緣膜(未圖示)內。層間絕緣膜，係覆蓋場效電晶體TR。層間絕緣膜，係包含有在Z方向上而被作了層積的複數之絕緣層。
場效電晶體TR之閘極電極43以及源極/汲極層41(41a、41b)，係分別被與層間絕緣膜內之接點(插塞)C1、CS、通孔C2、C3、C4以及導電層51、52、53、54作電性連接。
接點C1，係被設置在閘極電極43上。接點CS，係被設置在源極/汲極層41上。各接點C1、CS，係在層間絕緣膜處，被與配線階層D1之導電層51作電性連接。
某一個的配線階層D2之導電層52，係經由通孔C2而被與半導體基板40側之配線階層D1內的導電層51作連接。配線階層D2之導電層52，係經由通孔C3而被與貼合面BF側之配線階層D3的導電層53作連接。導電層53，係經由通孔C4而被與較配線階層D3而更靠貼合面BF側的配線階層D4內之導電層54作連接。
複數之場效電晶體TR，係經由複數之導電層51、52、53、54、接點C1、CS以及通孔C2、C3、C4，而被相互作電性連接。藉由此，行控制電路140等之CMOS電路200，係被形成於CMOS電路晶片11內。
又，場效電晶體TR，係經由複數之導電層51、52、53、54、接點C1、CS以及通孔C2、C3、C4，而被與記憶體胞陣列晶片10內之導電層21、22、23、31、32作電性連接。藉由此，CMOS電路200係被與記憶體胞陣列110作連接。
通孔CB，係被設置在導電層54上。通孔CB，係被設置在較CMOS電路晶片11之複數之配線階層D1、D2、D3、D4之中之最靠貼合面BF側之配線階層D4而更靠貼合面BF2側處。通孔CB，係被配置在貼合面BF2與配線階層D4之間之配線階層內。通孔CB，係作為CMOS電路晶片11之貼合構件(貼合通孔)而被使用。通孔CB，係與通孔VB直接作接觸。例如，通孔CB，係被埋入至層間絕緣膜內之溝(例如，鑲嵌溝)內。通孔CB之阻障金屬，係被設置在層間絕緣膜與通孔構件(銅或銅合金)之間、以及通孔構件與導電層54之間。
例如，導電構件38，係被設置在記憶體胞陣列晶片10之洞內。導電構件38，係在相對於記憶體胞陣列晶片10之貼合面BF1而為平行之方向(X方向或Y方向)上，與記憶體胞陣列110(以及記憶體柱MP)並排。導電構件38，係於Z方向上，而延伸存在於記憶體胞陣列晶片10內。導電構件38，係如同在第4圖中所示一般，可藉由實質性具有與接點CZ相同之X方向及(或)Y方向之尺寸的複數根之接點來構成，亦可藉由較接點CZ之X方向及(或)Y方向之尺寸而更大之1個的接點來構成。
例如，導電構件38之在Z方向上的其中一端，係被與配線階層M0之導電層31x作連接。導電層31x，係經由通孔V1以及導電層32x而被與某一通孔VB作連接。導電層32x，係被設置在配線階層M1內。導電構件38，係經由通孔VB以及通孔CB，而被與CMOS電路晶片11內之元件(例如，電晶體TR)作電性連接。
例如，導電構件38之在Z方向上的另外一端，係被與被設置在記憶體胞陣列晶片10之背面上的導電層39作連接。
藉由此，訊號或電壓係經由導電構件38來從記憶體胞陣列晶片10之背面側而被供給至CMOS電路晶片11處。
另外，導電構件38之在Z方向上的其中一端，係亦可並不經由導電層31x以及通孔V1地而被與配線階層M1之導電層32x作連接。導電構件38，係亦可並不經由記憶體胞陣列晶片10內之導電層以及通孔地而被與CMOS電路晶片11之構成要素(例如，基板40或配線51~54)作連接。
電阻元件(未圖示)以及電容元件(未圖示)，係亦可被設置在CMOS電路晶片11內。
如同上述一般，在本實施形態之記憶體裝置1中，記憶體胞陣列晶片10之通孔VB以及CMOS電路晶片11之通孔CB，係作為2個的半導體晶片10、11之貼合構件而被使用。記憶體胞陣列晶片10之通孔VB，係被與CMOS電路晶片11之通孔CB相接合。
藉由此，構成記憶體裝置1之2個的半導體晶片10、11係被作貼合。
另外，記憶體胞陣列晶片10以及CMOS電路晶片11之配線階層之數量，係並不被限定於上述之數量。
(1b)貼合構件VB、CB之構成 參照第6圖、第7圖以及第8圖，針對本實施形態之記憶體裝置1之貼合構件VB、CB之構成例作說明。第6圖，係為用以對於在本實施形態的記憶體裝置1中的貼合構件VB、CB之構造作說明的示意性之鳥瞰圖。第7圖，係為用以對於在本實施形態的記憶體裝置1中的貼合構件VB、CB之構造作說明的示意性之平面圖。第8圖，係為用以對於在本實施形態的記憶體裝置1中的貼合構件VB、CB之構造作說明的示意性之剖面圖。在第8圖(a)中，係展示有從Y方向來作了觀察的貼合構件VB、CB之剖面構造。在第8圖(b)中，係展示有從X方向來作了觀察的貼合構件VB、CB之剖面構造。
另外，在第6圖以及第7圖中，為了明瞭化，係將構成要素之一部分以虛線或點線來作標示。
如同在第6圖~第8圖中所示一般，記憶體胞陣列晶片10之貼合通孔(貼合構件)VB，係從記憶體胞陣列晶片10之貼合面BF1而露出。CMOS電路晶片11之貼合通孔CB，係從CMOS電路晶片11之貼合面BF2而露出。
貼合通孔VB，係在貼合面BF(BF1、BF2)處，與貼合通孔CB直接作接觸。
各貼合通孔VB、CB，在從Z方向(貼合面BF)作觀察時，係具有長方形狀之平面形狀。另外，貼合通孔VB、CB，只要是在從Z方向作觀察時乃身為具有長邊方向(長軸方向)以及寬幅方向(短軸方向)的平面形狀，則係亦可具有長方形且缺角的平面形狀，亦可具有橢圓形狀之平面形狀。
貼合通孔VB之長邊方向之邊S1，係沿著第1方向(例如，X方向)。貼合通孔VB之寬幅方向之邊S2，係沿著第2方向(例如，Y方向)。第2方向，係相對於貼合面DF而為平行，並且與第1方向相交叉(例如，正交)。
貼合通孔CB之長邊方向之邊S3，係沿著第2方向。貼合通孔CB之寬幅方向之邊S4，係沿著第1方向。
如此這般，2個的貼合通孔VB、CB之長邊方向，係相互沿著相異之方向。又，2個的貼合通孔VB、CB之寬幅方向，係相互沿著相異之方向。故而，在2個的半導體晶片10、11被作貼合的情況時，貼合通孔VB之長邊方向(邊S1)，係與貼合通孔CB之長邊方向(邊S2)相交叉。例如，貼合通孔VB之長邊方向，係與貼合通孔CB之長邊方向相正交。當從Z方向作觀察時，貼合通孔VB之邊S1，係以90度之角度而與貼合通孔CB之邊S3相交叉。
貼合狀態之2個的貼合通孔VB、CB之組，在從Z方向作觀察時，係具有重疊為十字狀的構造。
貼合通孔VB之寬幅方向之邊S2之尺寸W1，係與貼合通孔VB之長邊方向之邊S1之尺寸L1相異。貼合通孔VB之寬幅方向之邊S2之尺寸W1，係較貼合通孔VB之長邊方向之邊S1之尺寸L1而更小。
貼合通孔CB之寬幅方向之邊S4之尺寸W2，係與貼合通孔CB之長邊方向之邊S1之尺寸L1相異。貼合通孔CB之寬幅方向之邊S4之尺寸W2，係較貼合通孔CB之長邊方向之邊S1之尺寸L1而更小。
尺寸L2，係可與尺寸L1實質性相同，亦可為相異。尺寸W2，係可與尺寸W1實質性相同，亦可為相異。
貼合通孔VB，係被與配線階層M1內之導電層32作連接。貼合通孔VB，係被設置在導電層32下(上)。導電層32，係經由通孔V1而被與配線階層M0內之導電層(例如，位元線BL)作連接。貼合通孔VB，係於Z方向上而與導電層32之長方形狀的某一部分重疊。
貼合通孔CB，係被設置在配線階層D4內之長方形狀之導電層54上。貼合通孔CB，係於Z方向上而與導電層54重疊。
例如，各貼合通孔VB、CB，在從Y方向(或者是X方向)作觀察時，係具有錐狀之剖面形狀。在X方向上的貼合通孔VB之貼合面BF側之尺寸，係較在X方向上的貼合通孔VB之導電層32側之尺寸而更大。又，在Y方向上的貼合通孔VB之貼合面BF側之尺寸，係較在Y方向上的貼合通孔VB之導電層32側之尺寸而更大。在X方向上的貼合通孔CB之貼合面BF側之尺寸，係較在X方向上的貼合通孔VB之導電層54側之尺寸而更大。又，在Y方向上的貼合通孔CB之貼合面BF側之尺寸，係較在Y方向上的貼合通孔VB之導電層54側之尺寸而更大。
本實施形態之記憶體裝置1，係並不在較通孔VB以及通孔CB而更靠貼合面BF側的配線階層內設置貼合用之墊片地，而藉由通孔VB、CB來將2個的半導體晶片10、11作接合。藉由此，係能夠將用以接合2個的半導體晶片10、11之構件及(或)工程作削減。
(1c)貼合構件VB、CB之佈局 參照第9圖~第15圖，針對在本實施形態之記憶體裝置1中的貼合通孔VB、CB之佈局作說明。
第9圖，係為用以對於在本實施形態的記憶體裝置1中的CMOS電路晶片11之貼合通孔CB所被作配置之區域作示意性展示的上面圖。第10圖，係為用以對於在本實施形態的記憶體裝置1中的記憶體胞陣列晶片10之貼合通孔VB所被作配置之區域作示意性展示的上面圖。
如同第9圖以及第10圖一般，在各半導體晶片10、11處，貼合通孔VB、CB，係被配置在某一區域AB(ABa、ABb、ABc、ABd)內。以下，貼合通孔VB、CB所被作配置之區域，係被稱作貼合通孔區域AB。
在第9圖中，係展示有CMOS電路晶片11內之貼合通孔區域AB(ABa、ABb)之佈局。
如同在第9圖中所示一般，CMOS電路晶片11，係包含有複數之行控制電路區域A1、複數之感測放大器區域(S/A區域)A2、以及複數之周邊區域A3。
各行控制電路區域A1，係為被配置有字元線開關141以及區塊解碼器142之區域。複數之行控制電路區域A1，係於X方向上並排，並被配置在CMOS電路晶片11內。
各感測放大器區域A2，係為被配置有感測放大器電路150之區域。4個的感測放大器區域A2，係於在X方向上而相鄰之2個的行控制電路區域A1間之空間內，以2×2之佈局而被作配置。
各周邊區域A3，係為被配置有行控制電路140以及感測放大器電路150以外的電路之區域。例如，暫存器120、130、電壓產生電路170以及序列器190等，係被配置在周邊區域A3內。周邊區域A3，係被配置在複數之行控制電路區域A1以及複數之感測放大器區域A2之周圍之空間內。
CMOS電路晶片11，係包含有複數之貼合通孔區域ABa、ABb。 在CMOS電路晶片11處，貼合通孔區域ABa，係被配置於在Z方向上而與行控制電路區域A1相重疊之位置處。例如，貼合通孔區域ABa，係被設置於與行控制電路區域A1之字元線開關141之配置區域相重疊之位置處。
貼合通孔區域ABa內之貼合通孔CB，係經由複數之通孔C2~C4、導電層51~54以及接點C1、CS，而被與貼合通孔區域ABa之下方的行控制電路140之構成要素作電性連接。
貼合通孔區域ABb，係被配置於在Z方向上而與感測放大器區域A2相重疊之位置處。貼合通孔區域ABb之貼合通孔CB，係經由複數之通孔C2~C4、導電層51~54以及接點C1、CS，而被與貼合通孔區域ABb之下方的感測放大器電路150之構成要素作電性連接。
在第10圖中，係展示有記憶體胞陣列晶片10內之貼合通孔區域AB(ABc、ABd)之佈局。 如同在第10圖中所示一般，記憶體胞陣列晶片10，係包含有複數之貼合通孔區域ABc、ABd。
在記憶體胞陣列晶片10處，貼合通孔區域ABc，係被設置於會在Z方向上而與記憶體胞陣列晶片10之階梯區域112之某一部分相重疊的位置處。例如，貼合通孔區域ABc，係於Z方向上而與CMOS電路晶片11之行控制電路區域A1相重疊。
貼合通孔區域ABd，係被設置於會在Z方向上而與記憶體胞陣列晶片10之胞陣列區域111相重疊的位置處。例如，貼合通孔區域ABd，係於Z方向上而與CMOS電路晶片11之感測放大器區域A2相重疊。
另外，記憶體胞陣列晶片10以及CMOS電路晶片11，係亦可更進而包含有被配置有電源墊片(或者是電源通孔)之區域(未圖示)以及被配置有輸入輸出墊片(或者是輸入輸出通孔)之區域(未圖示)。
＜關連於記憶體胞陣列110之行之佈局＞ 第11圖，係為用以對於在本實施形態的記憶體裝置1中的關連於記憶體胞陣列110之行之記憶體胞陣列晶片10內的貼合通孔VBr以及各種的配線之佈局之其中一例作展示的上面圖。
如同在第11圖中所示一般，複數之導電層(配線)32a，係被設置在階梯區域112內。複數之導電層32a，係於Y方向上而並排。例如，各導電體32a，係在X方向上延伸。如同上述一般，各導電層32a，係被配置在較位元線BL之配線階層M0而更靠貼合面BF1側的配線階層M1內。
複數之導電層32a，係被配置於在Y方向上而並排之導電層32r之間的區域RR內。複數之導電層32a所被作設置之區域RR，係被設置於在X方向上而並排之複數之導電層32r之某一列與在X方向上而並排之複數之導電層32r之另一列之間。
例如，某一導電層32a之其中一端，係經由通孔V1、導電層31以及接點CZ而被與層積配線20內之其中一個的導電層22作電性連接。 複數之貼合通孔VBr，係被設置在貼合通孔區域ABc內。
貼合通孔VBr，係當從貼合面BF1側作觀察時被設置在導電層32r上。導電層32r，係被設置在與配線32a相同之配線階層M1內。導電層32r，在從Z方向作觀察時，係具有長方形狀之平面形狀。導電層32r之在Y方向上之尺寸，係較導電層32r之在X方向上之尺寸而更小。導電層32r，係亦可被與導電層32a作電性連接。貼合通孔VBr，係被設置在較導電層32r所被作設置的配線階層M1而更靠貼合面BF1側處。貼合通孔VBr之上面(CMOS電路晶片11側之面)，係從貼合面BF1而露出。貼合通孔VBr，係以會使貼合通孔VBr、CBr之長邊方向相互交叉的方式，而與CMOS電路晶片11內之後述之貼合通孔CBr相接合。
例如，於Y方向上而相鄰之貼合通孔VBr，係以某一節距而並排。於X方向上而相鄰之貼合通孔VBr，係以某一節距而並排。 於Y方向上而相鄰之導電層32r，係以某一節距而並排。於X方向上而相鄰之導電層32r，係以某一節距而並排。
貼合通孔VBr，係經由導電層32r以及通孔V1，而被和與貼合面BF1相異之配線階層內的所對應之導電層(例如，導電層31、字元線WL或者是選擇閘極線SGD、SGS)作連接。貼合通孔VBr，係亦可經由導電層32r地或者是直接性地而被與某一導電層32a之另外一端作連接。
另外，貼合通孔VBr，只要是有與CMOS電路晶片11內之貼合通孔CB作接合，則亦可並未被和與導電層32r相異之配線階層內的導電層(例如，導電層31)作連接。
貼合通孔VBr之長邊方向之邊S1r，係沿著X方向。貼合通孔VBr之寬幅方向之邊S2r，係沿著Y方向。貼合通孔VBr之在Y方向上之尺寸W1r，係較貼合通孔VBr之在X方向上之尺寸L1r而更小。
因應於貼合通孔VBr之尺寸，當從Z方向作觀察時之導電層32r之面積係被作設定。例如，導電層32r之面積(X方向以及Y方向之尺寸)，係較貼合通孔VBr之面積(X方向以及Y方向之尺寸)而更大。當長方形狀之貼合通孔之長邊方向之邊的長度為與正方形狀之貼合通孔之1個的邊之長度相同的情況時，長方形狀之貼合通孔VB(或者是貼合通孔CB)之面積，相較於正方形狀之貼合構件(例如，貼合墊片)之面積，係變得更小。
如同本實施形態一般地，藉由由使用通孔一事所導致的貼合構件VBr之寬幅方向之尺寸W1r之縮小，係能夠使配置貼合構件之導電層32r的Y方向之尺寸縮小。藉由此，於Y方向上之2個的導電層32r之間之間隔Da係被擴張。其結果，係能夠使被配置在導電層32r間之空間之間的導電層32a之根數增加。 或者是，係能夠改善相鄰之導電層32a間的節距之餘裕程度。 或者是，藉由配置貼合構件之導電層32r的Y方向之尺寸之縮小，貼合通孔區域ABc之面積係能夠被縮小。其結果，記憶體胞陣列晶片10之晶片尺寸係能夠被縮小。
如此這般，關連於記憶體胞陣列110之行，在記憶體胞陣列晶片10內的用以進行配線之引繞之區域係被確保。其結果，係能夠抑制在貼合通孔區域AB內的配線之通過之阻礙。
第12圖，係為用以對於在本實施形態的記憶體裝置1中的關連於記憶體胞陣列110之行之CMOS電路晶片11內的貼合通孔CBr以及各種的配線之佈局之其中一例作展示的上面圖。
複數之導電層(配線)CGI，係被配置在CMOS電路晶片11內之行控制電路區域A1內。複數之導電層CGI，例如係在Y方向上延伸。複數之導電層CGI，例如係在X方向上並排。例如，導電層CGI，係被設置在較貼合通孔CBr而更下方之配線階層(例如，配線階層D4)內。 複數之貼合通孔CBr，係被設置在貼合通孔區域ABa內。
各貼合通孔CBr，係當從貼合面BF側作觀察時被設置在導電層54r上。導電層54r，係被設置在與導電層CGI相同之配線階層內。導電層54r，在從Z方向作觀察時，係具有長方形狀之平面形狀。導電層54r之在X方向上之尺寸，係較導電層54r之在Y方向上之尺寸而更小。貼合通孔CBr，係被設置在較導電層54r所被作設置的配線階層而更靠貼合面BF2側處。貼合通孔CBr之上面(記憶體胞陣列晶片10側之面)，係從貼合面BF2而露出。貼合通孔CBr，係以會使貼合通孔VBr、CBr之長邊方向相互交叉的方式，而與上述之貼合通孔VBr相接合。藉由此，2個的貼合通孔VBr、CBr，在從Z方向作觀察時，係重疊為十字狀。
貼合通孔CBr，係經由導電層51~54r、通孔C2~C4以及接點C1、CS，而被與CMOS電路晶片11內之配線或元件(例如，電晶體TR)作連接。貼合通孔VBr，係亦可被與導電層CGI作連接。
另外，貼合通孔CBr，只要是有與貼合通孔VBr作接合，則亦可並未被和與導電層54r相異之配線階層的導電層作連接。
貼合通孔CBr之長邊方向之邊S3r，係沿著Y方向。貼合通孔CBr之寬幅方向之邊S4r，係沿著X方向。貼合通孔CBr之在X方向上之尺寸W2r，係較貼合通孔CBr之在Y方向上之尺寸L2r而更小。在貼合通孔CBr被與貼合通孔VBr作接合的狀態下，貼合通孔CBr之長邊方向之邊S3r，係沿著貼合面BF內而與貼合通孔VBr之長邊方向之邊S1r實質性相互正交。
因應於貼合通孔CBr之尺寸，當從Z方向作觀察時之導電層54r之面積係被作設定。例如，導電層54r之面積(X方向以及Y方向之尺寸)，係較貼合通孔CBr之面積(X方向以及Y方向之尺寸)而更大。
如同本實施形態一般地，藉由由使用通孔一事所導致的貼合構件CBr之尺寸W2r之縮小，係能夠使導電層54r的X方向之尺寸縮小。藉由此，包夾著1個以上的導電層CGI而於X方向上並排之2個的導電層54r之間之間隔係被擴張。其結果，係能夠防止被配置在導電層54r間之空間內以及導電層54r之下方之空間處的配線之數量受到限制。 或者是，係能夠改善導電層54r與導電層CGI之間的節距之餘裕程度。 或者是，藉由導電層54r的X方向之尺寸之縮小，貼合通孔區域ABa之面積係能夠被縮小。其結果，CMOS電路晶片11之晶片尺寸係能夠被縮小。
如此這般，關連於記憶體胞陣列110之行，在CMOS電路晶片11內的用以進行配線之引繞之區域係被確保。其結果，係能夠抑制在貼合通孔區域AB內的配線之通過之阻礙。
＜關連於記憶體胞陣列110之列的配線之佈局＞ 參照第13圖~第19圖，針對關連於記憶體胞陣列110之列的配線以及貼合通孔VB、CB之佈局的數個例子作說明。
(例1) 第13圖，係為用以對於在本實施形態的記憶體裝置1中的關連於記憶體胞陣列110之列之記憶體胞陣列晶片10內的貼合通孔VBc以及各種的配線之佈局之其中一例作展示的上面圖。
複數之貼合通孔VBc，係被設置在貼合通孔區域ABd內。 複數之貼合通孔VBc，係以特定之節距而在X-Y平面內相對於X方向以及Y方向而於傾斜方向上並排。 各貼合通孔VBc，係經由導電層320、導電層321、322以及通孔V1，而被和與貼合面F1相異之配線階層內的所對應之位元線BL作連接。
複數之導電層(以下，係亦被稱作配線部)320，係在位元線BL與貼合通孔VBc之間，而於X方向上延伸。導電層320，係被設置在位元線BL之配線階層M0與貼合通孔VBc之配線階層之間的配線階層M1內。
導電層320，係於配線階層M1內，被與導電層321以及導電層322作連接。導電層320、導電層321以及導電層322，係為配線階層M1內之連續的1個的層32(32b)。
導電層320，係經由導電層321以及通孔V1，而被與位元線BL作電性連接。導電層320，係經由導電層321而被與貼合通孔VBc作連接。 各貼合通孔VBc，係當從貼合面BF側作觀察時被設置在導電層321上。
複數之導電層321，係被設置在貼合通孔區域ABd之區域RC內。區域RC內之複數之導電層321，係在X-Y平面內相對於X方向以及Y方向而被配列於傾斜方向上。導電層321，在從Z方向作觀察時，係具有長方形狀之平面形狀。導電層321之在Y方向上之尺寸，係較導電層321之在X方向上之尺寸而更小。例如，某一導電層321，係於Y方向上而和被與其他之導電層321作連接之導電層320相鄰。
於X方向上而相鄰之2個的導電層321，係具有某一節距P1。例如，節距P1，係具有能夠在CMOS電路晶片11內之感測放大器區域A2內而使特定之根數(例如，8根)之配線在X方向上而並排的尺寸。 例如，於X方向上而相鄰之2個的貼合通孔VBc，係具有某一節距(例如，節距P1)。
導電層322，係以於Z方向上而與位元線BL部分性地重疊的方式而延伸存在於Y方向上。 於X方向上而相鄰之2個的導電層322，係具有某一節距P2。例如，節距P2，係具有能夠使特定之根數(例如，128根)之複數之位元線BL在X方向上而並排的尺寸。例如，節距P2，係較節距P1而更大。
貼合通孔VBc，係被設置在較導電層321所被作設置的配線階層M1而更靠貼合面BF1側處。貼合通孔VBc之上面(CMOS電路晶片11側之面)，係從貼合面BF1而露出。貼合通孔VBc，係以會使貼合通孔VBc、CBc之長邊方向相互交叉的方式，而與CMOS電路晶片11內之後述之貼合通孔CBc相接合。
貼合通孔VBc之長邊方向之邊S1c，係沿著X方向。貼合通孔VBc之寬幅方向之邊S2c，係沿著Y方向。貼合通孔VBc之在Y方向上之尺寸W1c，係較貼合通孔VBc之在X方向上之尺寸L1c而更小。
因應於貼合通孔VBc之尺寸，當從Z方向作觀察時之導電層321之面積係被作設定。例如，導電層321之面積(X方向以及Y方向之尺寸)，係較貼合通孔VBc之面積(X方向以及Y方向之尺寸)而更大。
如同本實施形態一般地，藉由由使用通孔一事所導致的貼合構件VBc之寬幅方向之尺寸W1c之縮小，係能夠使導電層321的Y方向之尺寸縮小。藉由此，於Y方向上之導電層320之間之節距以及於Y方向上之導電層321間之節距係被縮小。其結果，係能夠使被配置在1個的區域RC中之導電層321之數量(以及導電層320之數量)增加。 或者是，係能夠改善於Y方向上之導電層321間的節距之餘裕程度。 或者是，藉由導電層321的面積之縮小，區域RC之面積係能夠被縮小。
如此這般，關連於記憶體胞陣列110之列，在記憶體胞陣列晶片10內的用以進行配線之引繞之區域係被確保。其結果，係能夠抑制在貼合通孔區域AB內的配線之通過之阻礙。
使用第14圖~第17圖，針對本實施形態之記憶體裝置1之關連於列的CMOS電路晶片11之貼合通孔CBc之佈局作說明。 第14圖，係為對於在本實施形態的記憶體裝置1中之感測放大器區域A2內的佈局之其中一例作展示之上面圖。
1個的感測放大器區域A2，係包含有電路區域R1(R1a、R1b)、快取電路區域R2(R2a、R2b)以及配線區域R3。 電路區域R1a，係於Y方向上而與電路區域R1b並排。快取電路區域R2a，係在2個的電路區域R1a、R1b之間，於Y方向上而與快取電路區域R2b並排。配線區域R3，係被設置在快取電路區域R2a、R2b之間。 快取電路區域R2，係為被設置有構成快取電路153之複數之資料閂鎖XDL的區域。 配線區域R3，係為被設置有用以將感測放大器電路150與輸入輸出電路180之間作連接的配線、通孔以及元件(電路)之區域。 電路區域R1，係包含有複數之感測放大器單元配置區域SADL、以及複數之佈線區域BLHU(BLS/BLBIAS)。
在第14圖中，係展示有對於複數之區域SADL、BLHU之佈局作展示之某一個的區域(區劃)SEG。例如，在各感測放大器區域A2內，複數之區域SEG係於X方向上並排。
感測放大器單元配置區域SADL，係為感測放大器單元151以及資料閂鎖電路152所被作設置之區域。佈線區域BLHU(BLS/BLBIAS)，係為被與位元線BL作連接之元件(電路)以及配線所被作設置之區域。 以使1個的感測放大器單元配置區域SADL對應於1個的佈線區域BLHU(BLS/BLBIAS)的方式，而相互附加有關連性。 4個的佈線區域BLHU(BLS/BLBIAS)，係作為1個的單位，而被設置在區域SEG內。
2個的感測放大器單元配置區域SADL，係於X方向上而相鄰。於此，為了方便，於X方向上而相鄰之2個的感測放大器單元配置區域SADL之組rs，係被稱作區域組rs。複數之區域組rs，係在Y方向上而並排。
4個的佈線區域BLHU(BLS/BLBIAS)，係被設置於在Y方向上而並排之2個的區域組rs之間。4個的佈線區域BLHU(BLS/BLBIAS)，係分別對應於在2個的區域組rs中所包含之4個的感測放大器單元配置區域SADL。
貼合通孔CBc之各者，係以與橫跨1個的感測放大器單元配置區域SADL和2個的佈線區域BLHU(BLS/BLBIAS)之區域r1相對應的方式，而被設置在CMOS電路晶片11之貼合通孔區域ABb內。貼合通孔CBc，係被設置於在Z方向上而與區域r1相重疊之位置處。
例如，在關連於記憶體胞陣列110之列之CMOS電路晶片11之貼合通孔CBc處，貼合通孔CBc，係亦能夠以會在Z方向上而與感測放大器單元配置區域SADL相重疊的方式，而被作設置。又，貼合通孔CBc，係亦能夠被設置於與佈線區域BLHU(BLS/BLBIAS)相重疊之位置處。
第15圖，係為用以對於在本實施形態的記憶體裝置中的被設置於佈線區域BLHU(BLS/BLBIAS)內之元件(電路)作說明的示意性之電路圖。如同在第15圖中所示一般，2個的場效電晶體TRa、TRb，係經由位元線BL，而被與各NAND字串NS作連接。場效電晶體TRa、TRb，例如係為高耐壓電晶體(高電壓電晶體)。
場效電晶體TRa，係在位元線BL與感測放大器單元151之間而被作電性連接。場效電晶體TRa之電流路徑的其中一端(2個的源極/汲極之其中一方)，係被與位元線BL作連接。場效電晶體TRa之電流路徑的另外一端(2個的源極/汲極之另外一方)，係被與感測放大器單元151作連接。
在場效電晶體TRa之閘極處，係被供給有控制訊號BLS。因應於控制訊號BLS，場效電晶體TRa之活性化(ON以及OFF)係被作控制。 場效電晶體TRa，在刪除序列中，當刪除電壓被施加於記憶體胞MC處時，係將「高電壓被供給至感測放大器單元151(以及資料閂鎖電路152)內之電晶體處」的情形作遮斷。
場效電晶體TRb，係在位元線BL與驅動電路160(或者是電壓產生電路170)之間而被作電性連接。場效電晶體TRb之電流路徑的其中一端(2個的源極/汲極之其中一方)，係被與位元線BL作連接。場效電晶體TRb之電流路徑的另外一端(2個的源極/汲極之另外一方)，係被與驅動電路160作連接。在場效電晶體TRb之閘極處，係被供給有控制訊號BLBIAS。因應於控制訊號BLBIAS，場效電晶體TRb之活性化係被作控制。 場效電晶體TRb，在刪除序列中，係將從驅動電路160而來之電壓(例如，刪除電壓)對於位元線BL作施加。
第16圖，係為對於在本實施形態的記憶體裝置中的CMOS電路晶片11之感測放大器單元配置區域SADL以及佈線區域BLHU(BLS/BLBIAS)內的元件之佈局例作展示之示意性的平面圖。 如同在第16圖中所示一般，複數之場效電晶體TRc，係被設置在感測放大器單元配置區域SADL區域內。場效電晶體TRc，例如係為低耐壓電晶體(低電壓電晶體)。
1個的場效電晶體TRc，係被設置在半導體基板40內之1個的主動區域AA2上。場效電晶體TRc之2個的源極/汲極層67、68，係被設置在主動區域AA2內。場效電晶體TRc之閘極電極66，係隔著閘極絕緣層(未圖示)，而被設置在2個的源極/汲極層67、68之間之主動區域AA2的上方處。
藉由場效電晶體TRc，感測放大器單元151、資料閂鎖電路152以及快取電路153之各者係被構成。 複數之場效電晶體TRa、TRb，係被設置在佈線區域BLHU(BLS/BLBIAS)內。 例如，2個的場效電晶體TRa以及2個的場效電晶體TRb，係被設置在半導體基板40內之1個的主動區域AA1上。於此情況，1個的主動區域AA1，係橫跨2個的佈線區域BLHU(BLS/BLBIAS)。
在主動區域AA1上，1個的場效電晶體TRa，係與1個的場效電晶體TRb相鄰。相鄰之場效電晶體TRa、TRb，係共有1個的源極/汲極層62。被作共有之源極/汲極層62，係經由貼合通孔CBc、VBc，而被與位元線BL作連接。 源極/汲極層61、62、64，係被設置在主動區域AA1內。
場效電晶體TRa之閘極電極60，係在2個的源極/汲極層61、62之間，隔著閘極絕緣層(未圖示)而被設置在主動區域AA2的上方處。源極/汲極層61，係被與感測放大器單元151作連接。 場效電晶體TRb之閘極電極63，係在2個的源極/汲極層62、64之間，隔著閘極絕緣層(未圖示)而被設置在主動區域AA2的上方處。源極/汲極層64，係被與驅動電路160作連接。
在主動區域AA2上，2個的場效電晶體TRb係彼此相鄰。相鄰之2個的場效電晶體TRb，係共有源極/汲極層64。 藉由在相鄰之場效電晶體TRa、TRb處的源極/汲極層62、64之共有，用以配置複數之場效電晶體TRa、TRb之空間係被縮小。 如此這般，在CMOS電路晶片11內，感測放大器電路150之構成要素係被佈局於半導體基板40上。
第17圖，係為用以對於在本實施形態的記憶體裝置1中的關連於記憶體胞陣列110之列之CMOS電路晶片11內的貼合通孔CBc以及各種的配線之佈局之其中一例作展示的上面圖。
如同上述一般，貼合通孔CBc，係被配置於在Z方向上而與感測放大器區域A2相重疊的貼合通孔區域ABb內。例如，貼合通孔CBc，係被配置在包含有感測放大器區域A2內之所對應的感測放大器單元配置區域SADL之區域r1的上方處。
例如，8個的貼合通孔CBc，係作為1個的單位，而在X-Y平面內於傾斜方向上並排並被配置於貼合通孔區域ABb內。 例如，於Y方向上而並排之8個的貼合通孔CBc，係分別被配置於在X方向上而並排之8個的區域r1(例如，感測放大器單元配置區域SADL)內。8個的貼合通孔CBc，例如，係分別對應於第k+1個的位元線BL＜k＞、第k+17個的位元線BL＜k+16＞、第k+33個的位元線BL＜k+32＞、第k+49個的位元線BL＜k+48＞、第k+65個的位元線BL＜k+64＞、第k+81個的位元線BL＜k+80＞、第k+97個的位元線BL＜k+96＞、以及第k+113個的位元線BL＜k+112＞。於此，k係為0以上的整數。
在CMOS電路晶片11內，貼合通孔CBc，係經由複數之導電層54c以及下層之配線階層之導電層等，而被與所對應的電路(以及元件)作電性連接。 貼合通孔CBc，當從貼合面BF(BF2)側作觀察時，係被設置在導電層54c上。導電層54c，係被設置在較貼合面BF而更靠半導體基板40側之配線階層D4內。導電層54c，係經由通孔(未圖示)以及導電層53c而被與導電層52c作連接。導電層54c，在從Z方向作觀察時，係具有長方形狀之平面形狀。導電層54c之在X方向上之尺寸，係較導電層54c之在Y方向上之尺寸而更小。
於X方向上而相鄰之2個的導電層54c，係以節距P1而並排。例如，於X方向上而相鄰之2個的貼合通孔CBc，係以某一節距(例如，節距P1)而並排。
貼合通孔CBc，係被設置在較導電層54c所被作設置的配線階層而更靠貼合面BF2側處。貼合通孔CBc之上面(記憶體胞陣列晶片10側之面)，係從貼合面BF2而露出。貼合通孔CBc，係以會使貼合通孔VBc、CBc之長邊方向相互交叉的方式，而與上述之貼合通孔VBc相接合。藉由此，2個的貼合通孔VBc、CBc，在從Z方向作觀察時，係重疊為十字狀。
貼合通孔CBc之長邊方向之邊S3c，係沿著Y方向。貼合通孔CBc之寬幅方向之邊S4c，係沿著X方向。貼合通孔CBc之在X方向上之尺寸W2c，係較貼合通孔CBc之在Y方向上之尺寸L2c而更小。故而，在貼合通孔CBc被與貼合通孔VBr作接合的狀態下，貼合通孔CBr之長邊方向之邊S3r，係沿著貼合面BF內而與貼合通孔VBr之長邊方向之邊S1r實質性相互正交。
因應於貼合通孔CBc之尺寸，當從Z方向作觀察時之導電層54c之面積係被作設定。例如，導電層54c之面積(X方向以及Y方向之尺寸)，係較貼合通孔CBc之面積(X方向以及Y方向之尺寸)而更大。
如同本實施形態一般地，藉由由通孔之使用所導致的貼合構件CBc之尺寸W2c之縮小，係能夠使導電層54c的X方向之尺寸縮小。藉由此，在CMOS電路晶片11之貼合通孔區域ABb內，係能夠將複數之導電層54c沿著X方向來作配列。
(例2) 第18圖，係為用以對於在本實施形態的記憶體裝置1中的關連於記憶體胞陣列110之列之貼合通孔VBc、CBc以及各種的配線之佈局之其中一例作展示的上面圖。 第18圖，係展示有與第13圖以及第17圖之例相異的貼合通孔VBc、CBc之佈局例。 在第18圖之例中，複數(例如，8個)的貼合通孔CBc，係於Y方向上而在同一直線上並排。
在CMOS電路晶片11內，貼合通孔CBc，係經由複數之導電層54c以及複數之導電層52c、53c等，而被與所對應的電路(以及元件)作電性連接。 貼合通孔CBc，當從貼合面BF(BF2)側作觀察時，係被設置在配線階層D4內之導電層54c上。導電層54c，係經由通孔(未圖示)以及導電層53c而被與導電層52c作連接。與上述之例相同的，導電層54c，在從Z方向作觀察時，係具有長方形狀之平面形狀。導電層54c之在X方向上之尺寸，係較導電層54c之在Y方向上之尺寸而更小。
例如，導電層53c，係包含有在X方向上延伸之部分。導電層53c，係被設置在較導電層54c而更靠半導體基板40側之配線階層D3內。
導電層52c，係經由通孔(未圖示)而被與導電層53c作連接。導電體52c，例如，係在Y方向上延伸。導電層52c，係被設置在較導電層53c而更靠半導體基板40側之配線階層D2內。
例如，係被設置有「能夠於在X方向上而並排之2個的貼合通孔CBc間之節距P3中而配置8個的導電層52c」之尺寸。
在CMOS電路晶片11內，配線59，係能夠被配置在與導電層54c相同之配線階層D4內。例如，配線59，係與導電層54c相鄰。在第18圖之例中，雖係僅圖示有與各導電層54c相鄰之1根的配線59，但是，係亦能夠使複數之配線59被配置在導電層54c之近旁之區域內。
如同本實施形態一般地，藉由由通孔之使用所導致的貼合構件CBc之尺寸W2c之縮小，係能夠使導電層54c的X方向之尺寸縮小。藉由此，於X方向上之2個的導電層54c之間之空間係被擴張。其結果，係能夠使被配置在導電層54c間之空間內的配線(例如，配線59)之根數增加。 或者是，係能夠改善於導電層54c間之空間內而相鄰的配線間之節距之餘裕程度。 或者是，藉由導電層54c之縮小，CMOS電路晶片11之晶片尺寸係能夠被縮小。
如此這般，關連於記憶體胞陣列110之列，在CMOS電路晶片11內的用以進行配線之引繞之區域係被確保。其結果，係能夠抑制在貼合通孔區域AB內的配線之通過之阻礙。
另外，只要被作貼合之2個的貼合通孔VB(VBr、VBc)、CB(CBr、CBc)之長邊方向之邊S1、S3有相互交叉，則係亦能夠使記憶體胞陣列晶片10之貼合通孔VB之長邊方向之邊沿著Y方向，並使CMOS電路晶片11之貼合通孔CB之長邊方向之邊沿著X方向。
本實施形態之記憶體裝置1，係基於周知之製造方法而被形成。故而，係將關連於本實施形態之記憶體裝置1之製造方法的說明省略。但是，係以「使記憶體胞陣列晶片10之貼合通孔VB之長邊方向與CMOS電路晶片11之貼合通孔CB之長邊方向相互交叉地來將2個的貼合通孔VB、CB作接合」的方式，來實行貼合通孔VB、CB之形成以及2個的半導體晶片10、11之貼合。
本實施形態之記憶體裝置1，係能夠基於周知之動作，來實行各種的動作。故而，係將關連於本實施形態之記憶體裝置1之各種之動作的說明省略。
(2)總結 本實施形態之作為半導體裝置之記憶體裝置1，係在2個的半導體晶片10、11之貼合構件中使用通孔VB、CB。 藉由此，相較於在貼合構件中而使用「被設置在較通孔VB而更靠貼合面BF1側處的導電層(墊片)」以及「被設置在較通孔CB而更靠貼合面BF2側處的導電層」的情況，係能夠削減用以形成記憶體裝置1之構件及(或)工程。其結果，本實施形態之記憶體裝置1，係能夠降低記憶體裝置1之製造成本。
又，當在各半導體晶片10、11處而並未於通孔VB、CB與貼合面BF1、BF2之間設置有作為貼合構件之導電層的情況時，係能夠使半導體晶片10、11之Z方向之尺寸(晶片之厚度)變薄。其結果，本實施形態之記憶體裝置1，係能夠對有關於記憶體裝置之Z方向上之尺寸的微細化有所貢獻。
在本實施形態中，貼合通孔VB、CB之各者，在從Z方向(相對於貼合面BF1、BF2而為垂直之方向)作觀察時，係具有長方形狀(線狀)之平面形狀。 藉由此，在本實施形態中，係能夠將成為用以配置貼合通孔VB、CB之基底的導電層32、54之面積縮小。其結果，本實施形態之記憶體裝置1，係能夠對於在貼合通孔區域AB內而導電層32、54對於複數之配線之通過以及配置造成阻礙的情形作抑制。或者是，藉由此，本實施形態之記憶體裝置1，係能夠將半導體晶片10、11之晶片尺寸(X-Y平面之面積)縮小。
在本實施形態之記憶體裝置1中，在2個的半導體晶片10、11被作貼合的狀態下，2個的貼合通孔VB、CB，係以會使貼合通孔VB之長邊方向之邊S1與貼合通孔CB之長邊方向之邊S3相交叉的方式，而被作接合。藉由此，本實施形態之記憶體裝置1，係能夠對於當2個的半導體晶片10、11被作貼合時之2個的半導體晶片10、11之間的對位之偏移而確保有餘裕。
如同上述一般，本實施形態之半導體裝置1，係能夠謀求半導體裝置之製造的效率化。
(2)第2實施形態 參照第19圖，針對第2實施形態之作為半導體裝置的記憶體裝置進行說明。 實施形態之記憶體裝置，係亦可為NAND快閃記憶體以外的快閃記憶體。 例如，在本實施形態中，記憶體裝置700，係為NOR快閃記憶體700。NOR快閃記憶體700，係為能夠進行隨機存取之非揮發性半導體記憶體裝置。
第19圖，係為對於NOR快閃記憶體700之電路構成的其中一例作展示之區塊圖。 如同在第19圖中所示一般，NOR快閃記憶體700，係包含有記憶體胞陣列701、行控制電路702、列控制電路703、位址暫存器704、資料緩衝705、輸入輸出移位暫存器706、電壓產生電路707以及序列器708等。
記憶體胞陣列701，係包含複數之記憶體胞(記憶體胞電晶體)MTx。在NOR快閃記憶體700中，各記憶體胞MTx之閘極，係被與複數之字元線WL之中之所對應的1個作連接。各記憶體胞MTx之電流路徑之其中一端，係被與複數之位元線BL之中之所對應的1個作連接。各記憶體胞MTx之電流路徑之另外一端，係被與源極線作連接，例如，係被接地。複數之記憶體胞MTx，係被配列為2維陣列狀或3維陣列狀。
記憶體胞MTx，係為具有電荷積蓄層之堆疊閘構造之場效電晶體。電荷積蓄層，係可為浮動閘極電極，亦可為電荷捕捉膜。
行控制電路702，係選擇複數之字元線WL之中之與位址資訊相對應的字元線。行控制電路702，係因應於寫入序列、讀出序列以及刪除序列等，而對於被選擇了的字元線(以及非選擇之字元線)而施加特定之電壓。
列控制電路703，係選擇複數之位元線BL之中之與位址資訊相對應的位元線。行控制電路702，係因應於寫入序列、讀出序列以及刪除序列等，而對於被選擇了的位元線(以及非選擇之位元線)而施加特定之電壓。
位址暫存器704，係將從輸入輸出移位暫存器706而來之位址資訊暫時性地作記憶。位址暫存器704，係將位址資訊送至行控制電路702以及列控制電路703處。
資料緩衝705，係將從記憶體胞陣列701而來之讀出資料以及從輸入輸出移位暫存器706而來之寫入資料暫時性地作記憶。
輸入輸出移位暫存器706，係將在記憶體胞陣列701與NOR快閃記憶體700之外部之間而被作傳輸的資料DQ暫時性地作記憶。資料DQ，係可包含有讀出資料、寫入資料及(或)位址資訊等。輸入輸出移位暫存器706，係將位址資訊送至位址暫存器704處。輸入輸出移位暫存器706，係將寫入資料送至資料緩衝705處。輸入輸出移位暫存器706，係將從記憶體胞陣列701所供給而來之讀出資料送至NOR快閃記憶體700之外部。輸入輸出移位暫存器706，係能夠進行資料DQ之平行-序列轉換。
電壓產生電路707，係產生在寫入序列、讀出序列以及刪除序列之各者中所被使用的複數之電壓。電壓產生電路707，係將所產生的電壓供給至行控制電路702以及列控制電路703等處。
序列器708，係基於重置訊號RESETn、保持訊號HOLDn以及寫入保護訊號Wn等之各種的控制訊號，來對於NOR快閃記憶體700全體之動作進行控制。
另外，NOR快閃記憶體700，係可包含有狀態暫存器等之其他之構成要素。狀態暫存器，係將代表NOR快閃記憶體700之內部之動作狀況以及動作序列之實行結果的狀態訊號暫時性地作記憶。
在本實施形態中，NOR快閃記憶體700之記憶體胞陣列701以外的複數之電路702~708之集合，係被稱作CMOS電路790。 本實施形態之作為記憶體裝置之NOR快閃記憶體700，係具有如同上述之第3圖一般之2個的半導體晶片10A、11A之貼合構造。
記憶體胞陣列701，係被設置在半導體晶片(記憶體胞陣列晶片)10A內。CMOS電路790，係被設置在半導體晶片(CMOS電路晶片)11A內。 與第1實施形態之記憶體裝置之半導體晶片10、11相同的，記憶體胞陣列晶片10A，係包含有被與位元線BL及(或)字元線WL作了連接的複數之貼合通孔VB，CMOS電路晶片11A，係包含有被與電路790作了連接的複數之貼合通孔CB。 如同使用第6圖等所作了說明一般，記憶體胞陣列晶片10A，係經由貼合通孔VB以及貼合通孔CB，而被貼合於CMOS電路晶片11A處。
藉由此，本實施形態之NOR快閃記憶體700，係能夠得到與第1實施形態之記憶體裝置實質性相同之效果。
(3)第3實施形態 參照第20圖，針對第3實施形態之作為半導體裝置的記憶體裝置進行說明。 實施形態之記憶體裝置，係亦可為快閃記憶體以外的記憶體裝置。 本實施形態之記憶體裝置800，係為揮發性半導體記憶體裝置。例如，本實施形態之記憶體裝置800，係為DRAM。
第20圖，係為對於本實施形態的作為記憶體裝置800之DRAM之電路構成的其中一例作展示之區塊圖。 如同在第20圖中所示一般，DRAM800，係包含有記憶體胞陣列801、行解碼器802、列解碼器803、指令解碼器804、位址解碼器805、指令/位址輸入電路806、感測放大器電路807、傳輸閘808、讀出/寫入放大器電路(RWAMP)809、輸入輸出電路810、時脈輸入電路811、內部時脈產生電路812以及電壓產生電路813等。
記憶體胞陣列801，係包含複數之記憶體胞MC。DRAM801之記憶體胞MC之各者，係分別包含有胞電容器CC和胞電晶體CT。胞電晶體CT之閘極，係被與複數之字元線WL之中之所對應的1個作連接。胞電晶體CT之電流路徑的其中一端，係被與位元線BL作連接。胞電晶體CT之電流路徑的另外一端，係被與胞電容器CC之其中一端作連接。胞電容器CC之另外一端，係被作接地。胞電容器CC，係能夠儲存與應記憶的資料相對應之量之電荷。胞電晶體CT，係將記憶體胞MC與位元線BL之間之導通/非導通(記憶體胞之選擇/非選擇)作切換。複數之記憶體胞MC，係在記憶體胞陣列801內，被配列為2維陣列狀或3維陣列狀。
例如，記憶體胞陣列801，係包含複數之記憶庫(bank)。各記憶庫，係為包含有複數之記憶體胞之控制單位。複數之記憶庫，係可相互獨立地動作。
行解碼器802，係基於位址資訊之解碼結果以及指令之解碼結果，來對於記憶體胞陣列801之行(例如，字元線)的選擇/非選擇作控制。
列解碼器803，係基於位址資訊之解碼結果以及指令之解碼結果，來對於記憶體胞陣列801之列(例如，位元線)的選擇/非選擇作控制。
指令解碼器804，係將從指令/位址輸入電路806而來之指令作解碼。指令解碼器804，係將指令之解碼結果，送至行解碼器802以及列解碼器803處。
位址解碼器805，係將從指令/位址輸入電路806而來之位址資訊作解碼。位址解碼器805，係將位址資訊之解碼結果，送至行解碼器802以及列解碼器803處。
指令/位址輸入電路806，係接收從外部所被供給而來之指令/位址訊號CA。指令/位址訊號CA，係包含有指令以及位址資訊。指令/位址輸入電路806，係將指令送至指令解碼器804處。指令/位址輸入電路806，係將位址資訊送至位址解碼器805處。
感測放大器電路807，在讀出序列時，係將從記憶體胞MC而來之訊號作感測以及放大。感測放大器電路807，係將從記憶體胞MC而來之訊號作為讀出資料，而經由傳輸閘808以及讀出/寫入放大器電路809來送至輸入輸出電路810處。感測放大器電路807，係經由傳輸閘808以及讀出/寫入放大器電路809，來接收從輸入輸出電路810而來之寫入資料。感測放大器電路807，係將與寫入資料相對應之訊號對於位元線BL作輸出。
傳輸閘808，係對於在感測放大器電路807與讀出/寫入放大器電路809之間之資料傳輸作控制。
讀出/寫入放大器電路809，係將與讀出資料相對應的訊號之準位(訊號值)以及與寫入資料相對應的訊號之準位作放大。
輸入輸出電路810，係作為在記憶體胞陣列801與DRAM800之外部之間而被作傳輸的資料DQ之介面電路而起作用。輸入輸出電路810，係在與內部時脈CLK2相互同步了的時序處，而將寫入資料送至記憶體胞陣列801處。輸入輸出電路810，係在與內部時脈CLK2相互同步了的時序處，而將讀出資料送至DRAM800之外部之裝置處。例如，輸入輸出電路810，係接收資料遮罩訊號DM。藉由此，輸入輸出電路810，係對於資料DQ而進行遮罩處理。
時脈輸入電路811，係接收從外部而來之時脈(以下，係被稱作外部時脈)CLK1。時脈輸入電路811，係將外部時脈CLK1送至內部時脈產生電路812處。
內部時脈產生電路812，係基於外部時脈CLK1而產生內部時脈CLK2。內部時脈產生電路812，係將所產生了的內部時脈CLK2送至輸入輸出電路810等處。
電壓產生電路813，係使用從外部而來之電源電壓VDD、VSS，而產生在DRAM800之各種之動作序列的各者處所被使用之複數之電壓。電壓產生電路813，係將所產生的電壓送至其他之電路(例如，讀出/寫入放大器電路809)處。
在本實施形態中，DRAM800之記憶體胞陣列801以外的複數之電路802~813之集合，係被稱作CMOS電路890。
本實施形態之作為記憶體裝置之DRAM800，係具有2個的半導體晶片10B、11B之貼合構造。 記憶體胞陣列801，係被設置在半導體晶片(記憶體胞陣列晶片)10B內。CMOS電路890，係被設置在半導體晶片(CMOS電路晶片)11B內。
與第1實施形態之記憶體裝置之半導體晶片10、11相同的，記憶體胞陣列晶片10B，係包含有被與位元線BL及(或)字元線WL作了連接的複數之貼合通孔VB，CMOS電路晶片11B，係包含有被與電路890作了連接的複數之貼合通孔CB。
如同使用上述之第3圖以及第6圖等所作了說明一般，記憶體胞陣列晶片10B，係經由貼合通孔VB以及貼合通孔CB，而被貼合於CMOS電路晶片11B處。 藉由此，本實施形態之DRAM800，係能夠得到與第1實施形態之記憶體裝置實質性相同之效果。
另外，在本實施形態中，係針對記憶體裝置800乃身為DRAM的情況來作了例示。但是，記憶體裝置，係亦可為DRAM以外的隨機存取記憶體。例如，記憶體裝置800，係亦可為SRAM(Static RAM)。又，記憶體裝置800，係亦可為將具有可變電阻特性之過渡金屬氧化物元件使用在記憶體元件中的記憶體裝置(例如，ReRAM (Resistive Random Access Memory)一般之電阻變化記憶體)、將相變化元件使用在記憶體元件中之記憶體裝置(例如，PCRAM(Phase Change Random Access Memory)一般之相變化記憶體)、或者是將鐵電體元件使用在記憶體元件中之記憶體裝置(例如，FeRAM(Ferroelectric Random Access Memory)一般之鐵電體記憶體)。
(4)第4實施形態 參照第21圖，針對第4實施形態之半導體裝置作說明。 具有上述之實施形態之貼合構造的裝置，係亦可為記憶體裝置以外之半導體裝置。 例如，在本實施形態中，半導體裝置900，係為影像感測器900。
第21圖，係為對於本實施形態的作為半導體裝置900之影像感測器之電路構成的其中一例作展示之區塊圖。 如同在第21圖中所示一般，影像感測器900，係包含有像素陣列901、行掃描電路902、列處理電路903、列掃描電路904、系統控制電路905以及訊號處理電路906。
像素陣列901，係具有複數之像素PX。複數之像素PX，係沿著行方向(X方向)以及列方向(Y方向)，而被配置為2維格子狀。各像素PX，係具有光電轉換元件。光電轉換元件，係產生與所受光了的光量相對應之電荷，並將所產生的電荷作積蓄。相對於各像素PX之光射入面，濾波器係亦可被設置在像素陣列901內。例如，複數之濾波器之配列圖案，例如係為拜爾配置(Bayer arrangement)。
在像素陣列901中，於行方向上而並排的複數之像素PX，係被與像素驅動線PDL共通地作連接。在像素陣列901中，於列方向上而並排的複數之像素PX，係被與複數之垂直訊號線VSL之中之所對應的1個共通地作連接。
行掃描電路902，係被連接於複數之像素驅動線PDL之其中一端處。行掃描電路902，係產生用以進行從像素PX而來之訊號讀出驅動的驅動訊號。行掃描電路902，係經由複數之像素驅動線PDL，而將像素陣列901之所有的像素PX同時地作驅動、或者是以行單位等來作驅動。
從藉由行掃描電路902而被驅動的複數之像素PX所輸出之訊號，係於在行方向上而並排之各像素PX之每一者處，而分別透過垂直訊號線VSL之各者而被供給至列處理電路903處。列處理電路903，係針對經由垂直訊號線VSL所被供給而來之訊號，而進行特定之訊號處理。藉由此，列處理電路903，係產生像素訊號。列處理電路903，係能夠將所產生了的像素訊號暫時性地作記憶。例如，列處理電路903，係進行雜訊去除處理和類比-數位轉換(AD轉換)處理等。藉由AD轉換所得到的數位訊號，係被輸出至訊號處理電路906處。
列掃描電路904，係對於與列處理電路903之像素訊號之配列相對應的讀出電路依序作選擇。藉由由列掃描電路904所致之選擇性的掃描，在列處理電路903處而針對各像素之每一者所分別作了訊號處理後之像素訊號，係基於特定之順序而被作輸出。
系統控制電路905，係經由影像感測器900之外部之控制器(未圖示)，而接收系統時脈訊號等。系統控制電路905，係包含有時序產生器等。時序產生器，係基於系統時脈訊號，而產生各種的時脈訊號。藉由此，系統控制電路905，係基於所產生了的各種之時脈訊號，而驅動行掃描電路902、列處理電路903以及列掃描電路904等。
訊號處理電路906，係至少具有演算處理功能。訊號處理電路906，係對於從列處理電路903所輸出之像素訊號而進行演算處理等之各種的訊號處理。 另外，從訊號處理電路906所輸出的數位訊號，係被對於影像感測器900之外部之畫像處理電路909作輸出。畫像處理電路909，係針對數位訊號而進行特定之處理。藉由此，用以在特定之顯示器裝置處而顯示畫像的畫像訊號係被產生。
在本實施形態中，影像感測器900之像素陣列901以外的複數之電路902~906之集合，係被稱作CMOS電路990。
本實施形態之作為半導體裝置之影像感測器900，係具有2個的半導體晶片10C、11C之貼合構造。
像素陣列901，係被設置在半導體晶片(以下，係亦被稱作像素陣列晶片)10C內。CMOS電路990，係被設置在半導體晶片(CMOS電路晶片)11C內。
與第1實施形態之記憶體裝置之半導體晶片10、11相同的，像素陣列晶片10C，係包含有複數之貼合通孔VB，CMOS電路晶片11C，係包含有複數之貼合通孔CB。例如，複數之貼合通孔VB，係被與像素驅動線PDL及(或)垂直訊號線VSL作連接。例如，複數之貼合通孔CB，係被與電路990作連接。
如同使用上述之第3圖以及第6圖等所作了說明一般，像素陣列晶片10C，係經由貼合通孔VB以及貼合通孔CB，而被貼合於CMOS電路晶片11C處。 藉由此，本實施形態之影像感測器900，係能夠得到與上述之實施形態之記憶體裝置實質性相同之效果。
(5)第5實施形態 參照第22圖，針對第5實施形態之記憶體裝置(或者是，半導體裝置)進行說明。 第22圖，係為用以對於本實施形態的記憶體裝置之構成例作說明之示意圖。
如同在第22圖中所示一般，記憶體胞陣列晶片10，係亦可包含有長方形狀之通孔的長邊方向為沿著X方向之貼合通孔VB、和長方形狀之通孔的長邊方向為沿著Y方向之貼合通孔VBz。
又，CMOS電路晶片11，係亦可包含有長方形狀之通孔的長邊方向為沿著Y方向之貼合通孔CB、和長方形狀之通孔的長邊方向為沿著X方向之貼合通孔CBz。 於此情況，如同上述一般，貼合通孔VB，係被與貼合通孔CB作接合。 貼合通孔VBz，係被與貼合通孔CBz作接合。 如此這般，就算是當各晶片10、11之各者為包含有長邊方向之朝向為相異的貼合通孔VB、VBz、CB、CBz的情況時，亦同樣的，本實施形態之記憶體裝置，係能夠得到與上述之實施形態實質性相同之效果。
例如，當第5實施形態之半導體裝置之構成被適用在第4實施形態之影像感測器中的情況時，係亦可構成為，貼合通孔VB以及貼合通孔CB係被連接於像素驅動線PDL處，貼合通孔VBz以及貼合通孔CBz係被連接於垂直訊號線VSL處。
(6)其他 雖係針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅為作為例子所提示者，而並非為對於發明之範圍作限定者。此些之新穎的實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態或其變形，係亦被包含於發明之範圍或要旨中，並且亦被包含在申請專利範圍中所記載的發明及其均等範圍內。
1:記憶體裝置 10,11:半導體晶片 110:記憶體胞陣列 90:CMOS電路 VB,CB:貼合通孔
[第1圖]係為對於包含第1實施形態的記憶體裝置之系統作展示之區塊圖。 [第2圖]係為對於第1實施形態的記憶體裝置之記憶體胞陣列之構成例作展示之電路圖。 [第3圖]係為對於第1實施形態的記憶體裝置之構造之概略作展示之圖。 [第4圖]係為對於第1實施形態的記憶體裝置之剖面構造作展示之剖面圖。 [第5圖]係為對於第1實施形態的記憶體裝置之平面佈局作展示之上面圖。 [第6圖]係為對於第1實施形態的記憶體裝置之平面佈局作展示之上面圖。 [第7圖]係為對於第1實施形態的記憶體裝置之貼合部之構造例作展示之鳥瞰圖。 [第8圖]係為對於第1實施形態的記憶體裝置之貼合部之構造例作展示之平面圖。 [第9圖]係為對於第1實施形態的記憶體裝置之貼合部之構造例作展示之剖面圖。 [第10圖]係為對於第1實施形態的記憶體裝置之佈局的其中一例作展示之上面圖。 [第11圖]係為對於第1實施形態的記憶體裝置之佈局的其中一例作展示之上面圖。 [第12圖]係為對於第1實施形態的記憶體裝置之佈局的其中一例作展示之上面圖。 [第13圖]係為對於第1實施形態的記憶體裝置之佈局的其中一例作展示之上面圖。 [第14圖]係為對於第1實施形態的記憶體裝置之佈局的其中一例作展示之上面圖。 [第15圖]係為對於第1實施形態的記憶體裝置之構成例作展示之電路圖。 [第16圖]係為對於第1實施形態的記憶體裝置之佈局的其中一例作展示之上面圖。 [第17圖]係為對於第1實施形態的記憶體裝置之佈局的其中一例作展示之上面圖。 [第18圖]係為對於第1實施形態的記憶體裝置之佈局的其中一例作展示之上面圖。 [第19圖]係為對於第2實施形態的記憶體裝置之構成例作展示之區塊圖。 [第20圖]係為對於第3實施形態的記憶體裝置之構成例作展示之區塊圖。 [第21圖]係為對於第4實施形態的半導體裝置之構成例作展示之區塊圖。 [第22圖]係為對於第5實施形態的半導體裝置之構成例作展示之示意圖。
10:第1晶片 11:第2晶片 32:導電層 54:導電層 VB:貼合通孔 CB:貼合通孔 BF:貼合面 BF1:貼合面 BF2:貼合面 BL:位元線 D4:配線階層 M0:配線階層 M1:配線階層 S1:第1邊 S2:第2邊 S3:第3邊 S4:第4邊 V1:通孔

Claims (20)

  1. 一種半導體裝置，係具備有： 第1半導體晶片，係包含有元件、和被設置於第1面內之第1通孔；和 第2半導體晶片，係包含有被設置在第2面內之第2通孔、和經由前述第1以及第2通孔而被與前述元件作電性連接之電路，並在相對於前述第1以及第2面而為垂直之第1方向上，與前述第1半導體晶片相重疊， 前述第1通孔，係具有沿著與前述第1面相平行之第2方向的第1邊、和沿著與前述第1面相平行並且與前述第2方向相交叉之第3方向的第2邊， 前述第2通孔，係具有沿著前述第3方向的第3邊、和沿著前述第2方向的第4邊， 在前述第2方向上之前述第1邊之尺寸，係較在前述第3方向上之前述第2邊之尺寸而更大， 在前述第3方向上之前述第3邊之尺寸，係較在前述第2方向上之前述第4邊之尺寸而更大， 以使前述第1邊與前述第3邊相交叉的方式，前述第1通孔係與前述第2通孔相接觸。
  2. 如請求項1所記載之半導體裝置，其中， 前述第1以及第2通孔，當從前述第1方向來作觀察時，係重疊為十字狀。
  3. 如請求項1所記載之半導體裝置，其中， 前述第1半導體晶片，係包含有前述元件所被作設置之元件區域、和與前述元件區域相鄰並且被導出有前述元件區域內之複數之配線之導出區域， 前述第2半導體晶片，係包含有前述電路所被作設置之電路區域， 前述第1通孔，係被設置於前述導出區域內， 前述第2通孔，係被設置於前述電路區域內。
  4. 如請求項1所記載之半導體裝置，其中， 前述第1半導體晶片，係包含有： 第1配線，係被與前述元件作連接，並於前述第3方向上延伸，並且被設置在第1配線階層(level)內；和 第2配線，係被與前述第1配線以及前述第1通孔作連接，並於前述第2方向上延伸，並且被設置在前述第1配線階層與前述第1面之間之第2配線階層內。
  5. 如請求項4所記載之半導體裝置，其中， 前述第2半導體晶片，係包含有： 第3配線，係經由前述第2通孔而被與前述第2配線作連接，並於前述第3方向上延伸。
  6. 如請求項1所記載之半導體裝置，其中， 前述第1半導體晶片，係包含有第1導電層， 前述第2半導體晶片，係包含有第2導電層， 前述第1通孔，係被設置在前述第1導電層與前述第2通孔之間， 前述第2通孔，係被設置在前述第2導電層與前述第1通孔之間， 前述第1導電層，係具有沿著前述第2方向的第5邊、和沿著前述第3方向的第6邊， 前述第2導電層，係具有沿著前述第3方向的第7邊、和沿著前述第2方向的第8邊， 在前述第2方向上之前述第5邊之尺寸，係較在前述第3方向上之前述第6邊之尺寸而更大， 在前述第3方向上之前述第7邊之尺寸，係較在前述第2方向上之前述第8邊之尺寸而更大。
  7. 如請求項6所記載之半導體裝置，其中， 前述第1半導體晶片，係在與前述第1面相平行之方向上，包含有與前述第1導電層相鄰之複數之第4配線， 前述第2半導體晶片，係在與前述第2面相平行之方向上，包含有與前述第2導電層相鄰之複數之第5配線。
  8. 如請求項6所記載之半導體裝置，其中， 前述第1半導體晶片，係在與前述第1面相平行之方向上，包含有與前述第1導電層相鄰之第4配線。
  9. 如請求項8所記載之半導體裝置，其中， 前述第1導電層之前述第5邊，係沿著前述第4配線之延伸存在方向。
  10. 如請求項6所記載之半導體裝置，其中， 前述第2半導體晶片，係在與前述第2面相平行之方向上，包含有與前述第2導電層相鄰之複數之第5配線。
  11. 如請求項10所記載之半導體裝置，其中， 前述第2導電層之前述第7邊，係沿著前述第5配線之延伸存在方向。
  12. 如請求項6所記載之半導體裝置，其中， 前述第1半導體晶片，係更進而包含有具有與前述第1導電層相同的構成之第3導電層， 前述第2半導體晶片，係更進而包含有具有與前述第2導電層相同的構成之第4導電層， 前述第1導電層與前述第3導電層之間之第1節距，係和前述第2導電層與前述第4導電層之間之第2節距相等。
  13. 如請求項1至12中之任一項所記載之半導體裝置，其中， 前述第1半導體晶片，係更進而包含有第3通孔， 前述第2半導體晶片，係更進而包含有第4通孔， 前述第3通孔，係具有沿著前述第2方向的第9邊、和沿著前述第3方向的第10邊， 前述第4通孔，係具有沿著前述第3方向的第11邊、和沿著前述第2方向的第12邊， 在前述第2方向上之前述第9邊之尺寸，係較在前述第3方向上之前述第10邊之尺寸而更小， 在前述第3方向上之前述第11邊之尺寸，係較在前述第2方向上之前述第12邊之尺寸而更小， 以使前述第9邊與前述第11邊相交叉的方式，前述第3通孔係與前述第4通孔相接觸。
  14. 如請求項1至12中之任一項所記載之半導體裝置，其中， 前述電路，係包含有包含複數之電晶體之感測放大器電路、和被與將前述元件和前述感測放大器電路作連接之配線作連接的高電壓電晶體， 前述第2通孔，係在前述第1方向上而與前述感測放大器電路或者是前述高電壓電晶體所被作設置之區域相重疊。
  15. 如請求項1至12中之任一項所記載之半導體裝置，其中， 前述第1以及第2通孔，係包含銅。
  16. 如請求項1至12中之任一項所記載之半導體裝置，其中， 前述第1以及第2通孔，係包含阻障金屬，該阻障金屬，係包含有鈦氮化物和鉭氮化物和鉭氮化物與鉭之層積體，此些之中之任一者。
  17. 如請求項1至12中之任一項所記載之半導體裝置，其中， 前述元件，係被設置在記憶體裝置之記憶體胞陣列內， 前述電路，係對於前述記憶體胞陣列之動作進行控制。
  18. 如請求項17所記載之半導體裝置，其中， 前述記憶體裝置，係為快閃記憶體或者是隨機存取記憶體。
  19. 如請求項1至12中之任一項所記載之半導體裝置，其中， 前述第1半導體晶片，係包含有： 層積體，係包含有在前述第1方向上而被作了層積的複數之第5導電層；和 記憶體柱，係被設置在前述層積體內，並延伸存在於前述第1方向上。
  20. 如請求項1至12中之任一項所記載之半導體裝置，其中， 前述元件，係被設置在影像感測器之像素陣列內， 前述電路，係對於前述像素陣列之動作進行控制。
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