KR101116325B1 - 반도체 장치 - Google Patents

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소니 주식회사
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Abstract

본 발명은 반도체 장치에 관한 것으로서, 제1 반도체 칩(100)과 제2 반도체 칩(200)을 적층하여 구성되는 경우에, 양 반도체 칩(100, 200) 사이의 접속으로서 미소 범프(bumps) 접속을 행하는 구성으로서, 그 미소 범프 접속으로, 제1 반도체 칩 내의 회로 블록과 제2 반도체 칩 내의 회로 블록을 접속하고, 제2 반도체 칩 내의 회로 블록을 제1 반도체 칩을 통하여 외부 전극과 접속하기 위한 접속에 대하여도, 미소 범프 접속으로 행하도록 했다. 또, 양 반도체 칩(100, 200)의 회로 블록(101)~(104, 210)을 접속하는 미소 범프(121, 221)와 한쪽의 칩(200) 내의 회로 블록(210)을 외부 전극에 접속하기 위한 미소 범프(122, 222)를, 상이한 위치에 배치하도록 했다.
반도체 장치, 반도체 칩, 미소 범프, 회로 블록.

Description

반도체 장치 {SEMICONDOCTOR DEVICE}
본 발명은, 복수개의 반도체 칩이 적층되어 구성되는 반도체 장치에 관한 것이다.
종래, 복수개의 반도체 칩을, 3차원 방향(높이 방향)으로 적층하여 1개의 패키지에 집적화하는 SIP(System in package) 기술이 개발되어 있다. 도 5 및 도 6은, 종래의 이 종류의 반도체 장치의 구성예를 나타낸 도면이다. 도 5는 단면으로 나타낸 것이며, 도 6은 위로부터 본 평면도이다. 이 예에서는, 제1 칩(10) 상에, 제2 칩(20)을 적층하도록 되어 있고, 제1 칩(10) 내에는, 메모리(DRAM)(11) 등이 집적 회로로서 구성되어 있고, 제2 칩(20)에는, CPU(중앙 제어 유닛) 블록(21) 등이 집적 회로로서 구성되어 있다. 또, 제1 칩(10)은, 제2 칩(20)보다 약간 큰 사이즈로 되어 있다.
제1 칩(10) 내의 메모리(11)는, 복수개의 DRAM으로 구성되어 있고, 그 복수개의 DRAM을 선택하는 실렉터(12)가 준비되어 있고, 메모리(11)가, 실렉터(12)를 통하여 제2 칩(20) 측의 CPU 블록(21)에 접속되는 구성으로 되어 있다. CPU 블록(21) 측에도, 실렉터를 가진다. 이들 실렉터를 통한 접속 구성의 상세한 것에 대하여는 후술하지만, 각 실렉터는, 데이터를 일시적으로 유지하는 레지스터 기능도 가진다.
이 메모리(11)와 CPU 블록(21)을 접속하기 위한 구성으로서는, 도 6에 나타낸 바와 같이, 제1 칩(10) 측에, 실렉터(12)와 내부 배선으로 접속된 패드(13a)를 준비하고, 제2 칩(20) 측에, CPU 블록(21)과 내부 배선으로 접속된 패드(22a)를 준비한다. 그리고, 제1 칩(10) 측의 패드(13a)와 제2 칩(20) 측의 패드(22a)를, 동선(銅線) 등의 와이어(31)로 접속한다. 그리고, 도 6에서는 설명을 간단하게 하기 위하여, 패드(13a, 22a)와 와이어(31)는, 1세트만을 나타내고 있지만, 실제로는 복수개 배치하고 있고, 병렬 데이터의 전송을 행할 수 있는 구성으로 되어 있다.
또, CPU 블록(21)과 외부를 접속하기 위해, CPU 블록(21)과 내부 배선으로 접속된 패드(22b)를, 제2 칩(20) 측에 소정 개수 준비한다. 제1 칩(10) 측에는, 각 패드(22b)와 근접한 위치에 패드(13b)를 소정 개수 준비하고, 또한 제1 칩(10)의 주위 둘레부에, 패드(13b)와 내부 배선으로 접속된 패드(13c)를 소정 개수 준비한다. 그리고, 제2 칩(20) 측의 패드(22b)와 제1 칩(10) 측의 패드(13b)를, 와이어(31)로 접속하고, 제1 칩(10)의 주위 둘레부의 패드(13c)를, 와이어(32)와 패키지(도시하지 않음) 측의 전극과 접속한다.
여기서, 제2 칩(20) 측의 CPU 블록(21)과 제1 칩(10) 측의 메모리(11)와의 종래의 접속 상태의 예를, 도 7에 나타낸다. 도 7의 예에서는, 메모리(11)로서 4개의 DRAM(11a,11b,11c,11d)으로 구성되는 예를 도시하고 있고, 각 DRAM(11a,11b,11c,11d)이, 칩(10) 내의 내부 배선을 통하여 레지스터 및 실렉터(12)와 접속되어 있다. 실렉터(12)는, 칩(10, 20) 사이를 접속하는 와이어(31)를 통하여, CPU 블록(21) 측의 레지스터 및 실렉터(21a)와 접속되어 있고, 레지스터 및 실렉터(21a)가, CPU 블록(21) 내의 회로와 내부 배선을 통하여 접속되어 있다.
이 도 7에 나타낸 바와 같이, 레지스터 및 실렉터(12, 21a)를 통하여, CPU 블록(21) 측과 DRAM(11a,11b,11c,11d) 측을 접속하여, 4개의 DRAM(11a, 11b, 11c, 11d)의 판독 또는 기입을 선택적으로 행하고, 또한 선택된 1개의 DRAM 중에서도 분할하여, 판독 또는 기입을 행하도록 되어 있다. 예를 들면, 1개의 DRAM에서 본래는 128비트의 데이터를 병렬로 판독 또는 기입을 행하는 경우에, 양 실렉터(12, 21a) 사이는, 32개의 와이어로 접속하여, 128비트의 판독 또는 기입을, 4회로 분할하여 행하는 구성으로 한다.
일본국 특허청 발행의 일본국 특개평 8-167703호 공보에는, 이와 같은 구성으로 복수개의 반도체 칩을 적층시키는 것에 대한 예가 개시되어 있다.
그런데, 도 5~도 7에 나타낸 구성에서는, 제1 칩(10)의 CPU 블록과, 제2 칩(20)의 메모리와의 접속으로서 레지스터 및 실렉터를 통한 접속으로 하고 있지만, 이것은, 양 칩(10, 20) 사이를 접속하는 와이어(31)(및 그 와이어를 접속하는 패드)를, 비교적 적은 수로 하여, 2개의 칩 부품 사이를 접속하는 와이어를 적게 하기 위해서이다. 와이어의 개수가 증가하면, 칩 부품 사이의 접속 작업에 시간이 소요되므로, 바람직하지 않다. 또, 칩 상에 패드를 배치할 수 있는 면적에도 한계가 있으므로, 접속할 수 있는 수 그 자체에 물리적인 제약도 있기 때문이다.
그런데, 전술한 바와 같이 실렉터를 통하여 접속하여 분할하여 기입이나 판독을 행하도록 하면, 그 만큼 메모리로의 액세스에 시간이 걸리는 문제가 있다. 액세스에 필요한 시간을 단축하기 위해서는, 데이터의 전송 레이트를 올릴 필요가 있지만, 와이어로 접속한 경우에는, 와이어 부분의 인덕턴스 성분이 크기 때문에, 전송 레이트의 고속화로 파형에 왜곡이 발생하기 쉬워지는 문제가 있고, 또 불필요한 복사(輻射)가 증가하거나, 소비 전력의 증가도 초래한다.
또, 이와 같이 2개의 칩을 적층 접속한 경우에는, 한쪽의 칩 내부의 회로 블록을 패키지 측의 전극과 접속하는 만큼, 다른 쪽의 칩 부품에 와이어로 접속할 필요가 있어, 접속 구성이 복잡하다는 문제가 있었다. 구체적으로는, 예를 들면 도 5, 도 6의 예에서는, 제2 칩(20) 측의 CPU 블록(21)을, 패키지 측의 전극과 접속하기 위해, 패드(22b), 와이어(31), 패드(13b)로, 제1 칩(10) 측의 내부 배선에 접속하고, 또한 그 제1 칩(10)의 주위 둘레부의 패드(13c)로부터 와이어로 패키지 측의 전극과 접속하는 구성으로 하고 있어, 접속 구성이 복잡하였다. 또, 이와 같은 CPU 블록(21)과 패키지 측의 전극을 접속하기 위한 와이어(와이어(31)의 일부)와 CPU 블록(21)과 메모리(11)를 접속하기 위한 와이어(와이어(31)의 일부)가, 근접하여 배치되어 있으면, 전술한 불필요한 복사의 영향을 서로 받아, 특성상 바람직하지 않다.
본 발명의 목적은, 복수개의 반도체 칩을 적층한 경우에, 접속 구성을 간단화시킬 수 있고, 특성에 있어서도 양호한 반도체 장치를 제공하는 것에 있다.
제1 발명은, 제1 반도체 칩과 제2 반도체 칩을 적층하여 구성되는 반도체 장치에 있어서, 상기 제1 반도체 칩이, 외부 전극과 와이어를 접속하기 위한 제1 전극부와, 상기 제2 반도체 칩 내의 회로를, 상기 제1 전극부에 접속하기 위한 미소(微小) 범프(bumps)를 가지는 제2 전극부와, 상기 제1 반도체 칩 내의 회로 블록을, 상기 제2 반도체 칩 내의 회로와 접속하기 위한 미소 범프를 가지는 제3 전극부를 구비하고, 상기 제2 반도체 칩이, 상기 제1 반도체 칩의 제2 전극부와 접속하기 위한 미소 범프를 가지는 제4 전극부와, 상기 제1 반도체 칩의 제3 전극부와 접속하기 위한 미소 범프를 가지는 제5 전극부를 구비한, 반도체 장치로 한 것이다.
제2 발명은, 제1 발명의 반도체 장치에 있어서, 상기 제1 반도체 칩의 제2 전극부와, 상기 제2 반도체 칩의 제4 전극부는, 각각의 칩의 주변부의 근방에 배치되고, 상기 제1 반도체 칩의 제3 전극부와, 상기 제2 반도체 칩의 제5 전극부는, 각각의 칩의 중앙부의 근방에 배치된 것이다.
제3 발명은, 제1 발명의 반도체 장치에 있어서, 상기 제1 반도체 칩은, 메모리의 회로 블록을 가지고, 상기 제2 반도체 칩은, 제어부의 회로 블록을 가지는 것이다.
제3 발명은, 제1 발명의 반도체 장치에 있어서, 상기 제3 및 제5 전극부를 구성하는 미소 범프는, 적어도 상기 제1 반도체 칩이 가지는 메모리에, 병렬로 판독 또는 기입을 행하는 비트수에 대응한 수 만큼 배치한 것이다.
이와 같이 구성한 본 발명에 의하면, 2개의 반도체 칩의 사이의 접속을, 미소 범프 접속으로 접속하였으므로, 2개의 반도체 칩의 사이를 간단하게 다수의 단자 수로 접속 가능하게 된다. 따라서, 예를 들면 제1 반도체 칩에 메모리의 회로 블록을 설치하고, 제2 반도체 칩에 제어부의 회로 블록을 설치하여, 제어부와 메모리를 접속하는 경우에, 메모리로의 기입이나 판독을 행하는데 필요한 비트수로 접속하는 것이 가능하게 되어, 메모리를 선택하기 위한 실렉터 등을 설치할 필요가 없어, 구성을 간단하게 할 수 있다.
또, 예를 들면 제1 반도체 칩 내의 회로 블록과, 제2의 제1 반도체 칩 내의 회로 블록을 미소 범프 접속하기 위한 전극부와, 그 이외의 미소 범프 접속하기 위한 전극부를, 칩 상의 상이한 위치에 배치하였으므로, 2개의 반도체 칩 내의 회로 블록 사이에서의 데이터 전송과 반도체 장치의 외부와의 데이터 전송이, 전혀 간섭하지 않는 상태에서 행할 수 있는 배치로 하는 것이 가능해져, 양호한 특성의 반도체 장치로 할 수 있다.
도 1은 본 발명의 일실시예에 의한 단면 구조의 예를 나타낸 단면도이다.
도 2는 본 발명의 일실시예에 의한 접합 전 상태의 예를 나타낸 사시도이다.
도 3은 본 발명의 일실시예에 의한 제2 칩을, 도 1, 도 2와 반전한 상태로 나타낸 사시도이다.
도 4는 본 발명의 일실시예의 장치의 회로 블록의 접속예를 나타낸 블록도이다.
도 5는 종래의 반도체 장치의 단면 구조의 예를 나타낸 단면도이다.
도 6은 종래의 반도체 장치의 예를 나타낸 평면도이다.
도 7은 종래의 반도체 장치의 블록 접속예를 나타낸 블록도이다.
이하, 본 발명의 일실시예를, 도 1 ~도 4를 참조하여 설명한다.
도 1 및 도 2는, 본 예의 반도체 장치의 구성을, 2개의 칩(100, 200)을 접합하기 전의 상태에서 나타낸 도면이며, 도 1은 단면도로서 나타내고, 도 2는 사시도로서 나타내고 있다. 또, 도 3은, 칩(100)을 도 2와는 반전시켜 나타내고 있다.
본 예에 있어서는, 제1 칩(100) 상에, 제2 칩(200)을 적층하도록 되어 있고, 제1 칩(100) 내에는, 메모리인 RAM(111,112,113,114) 등이 집적 회로로서 구성되어 있고, 제2 칩(200)에는, CPU(중앙 제어 유닛) 플로터(210) 등이 집적 회로로 구성 되어 있다. 또, 제1 칩(100)은, 제2 칩(200)보다 약간 큰 사이즈로 되어 있다. 제1 칩(100) 내의 4개의 DRAM(111,112,113,114)은, 제2 칩(200) 측의 CPU 블록(210)과 미소 범프가 부착된 전극(121, 221)을 통하여 직접 접속하는 구성으로 하고 있다.
이 제1 칩(100) 내의 4개의 DRAM(111,112,113,114)을, 제2 칩(200) 측의 CPU 블록(210)을 접속하는 미소 범프가 부착된 전극(121)에 대하여는, 도 2에 나타낸 바와 같이, 제1 칩(100)의 대략 중앙에, 소정의 피치로 매트릭스 상태로 다수 배치되어 있다.
또, 도 3에 나타낸 바와 같이, 제2 칩(200)의 중앙부에도, 제1 칩(100) 측의 매트릭스 상태의 전극(121)과 같은 개수 또한 같은 배열로, 동일 사이즈의 도전 부재의 돌기로 구성된 미소 범프가 부착된 전극(221)이 설치되어 있다. 전극(121, 221)은, 1개의 전극이, 예를 들면 약 30㎛의 직경의 도전 부재의 돌기로 구성된 범프를 가지고, SnAg 등으로 도금을 행하고 있다. 후술하는 미소 범프가 부착된 다 른 전극(122, 222)에 대하여도, 동일한 구성이다.
그리고, 제1 칩(100) 상에 제2 칩(200)을 장착할 때는, 제1 칩(100) 측의 미소 범프부 전극(121)과 제2 칩(200) 측의 미소 범프부 전극(221)을, 위치에 정확을 기해 접촉시킨 후, 가열 등의 고정 처리를 행하고, 접촉된 미소 범프 끼리를 전기적으로 도통시킨 상태로 고정시킨다. 이와 같이 고정시키는 것에 의해, 예를 들면 도 1에 나타낸 바와 같이, 제1 칩(100) 내의 DRAM(111)은, 내부 배선(101)과 미소 범프부 전극(121, 221)과 내부 배선(201)을 통하여 CPU 블록(210)과 접속된다. 제1 칩(100) 내의 DRAM(112)은, 내부 배선(102)과 미소 범프부 전극(121, 221)과 내부 배선(202)을 통하여 CPU 블록(210)과 접속된다. 제1 칩(100) 내의 DRAM(113)은 내부 배선(103)과 미소 범프부 전극(121,221)과 내부 배선(203)을 통하여 CPU 블록(210)과 접속된다. 제1 칩(100) 내의 DRAM(114)은, 내부 배선(104)과 미소 범프부 전극(121, 221)과 내부 배선(204)을 통하여 CPU 블록(210)과 접속된다.
본 예의 경우에는, CPU 블록(210)과 각 DRAM(111,112,113,114)의 입력 버스 및 출력 버스를, 각각의 DRAM에서 필요한 비트폭으로 개별적으로 준비하고 있다. 예를 들면 버스의 비트폭이 128비트인 것으로 하면, DRAM 1개당 입력 버스와 출력 버스에서 128비트씩, 합계 256비트폭이 필요하고, 또한 DRAM이 4개 배치되어 있으므로 256×4= 1024비트의 버스폭이 필요하다. 따라서, 제1 칩(100) 측의 미소 범프부 전극(121)과 제2 칩(200) 측의 미소 범프부 전극(221)은, 각각 적어도 1024개 배치되어 있다. 실제로는, 제어 데이터 등의 교환을 행하는 라인도 필요하므로, 또한 그보다 많은 수의 미소 범프부 전극(121, 221)이 배치되어 있다.
또, 제2 칩(200) 내의 CPU 블록(210)은, 제1 칩(100)에 장착된 와이어(301)를 통하여, 칩(100, 200)을 수납한 패키지(도시하지 않음)에 장착된 전극과 접속되는 구성으로 되어 있고, 이 접속을 위하여, 예를 들면 CPU 블록(210)과 내부 배선(205)(도 1 참조)과 접속된 미소 범프가 부착된 전극(222)을 준비한다. 이 미소 범프가 부착된 전극(222)에 대하여는, 도 3에 나타낸 바와 같이, 제2 칩(200)의 주위 둘레부에 배치되어 있다. 이 미소 범프가 부착된 전극(222)에 대하여도, 수백으로부터 그 이상의 개수를 가진다.
그리고, 이 미소 범프가 부착된 전극(222)과 대향하는 제1 칩(100) 측의 위치에도, 미소 범프가 부착된 전극(122)을 같은 개수 배치한다. 이 미소 범프가 부착된 전극(122)은, 제1 칩(100)의 내부 배선(105)(도 1 참조)을 통하여, 제1 칩(100)의 주위 둘레부에 배치한 도전 부재로 구성되는 복수개의 패드(131)에 개별적으로 접속되어 있다. 각각의 패드(131)는, 도 1, 도 2에 나타낸 바와 같이, 각각 다른 와이어(301)를 통하여 패키지 측의 전극(도시하지 않음)과 와이어 본드 접속을 행한다.
전술한 제1 칩(100)과 제2 칩(200)의 접속 작업시에는, 양 칩(100, 200)의 주위 둘레부의 미소 범프가 부착된 전극(122, 222)에 대하여도, 동시에 접속된다.
도 4는, 본 예의 제1 칩(100) 내의 각 DRAM(111,112,113,114)과 제2 칩(200) 내의 CPU 블록(210)과의 회로적인 접속 상태를 나타낸 블록도이다. 본 예의 경우에는, 이미 설명한 바와 같이, 각 DRAM(111,112,113,114)이 필요한 입력 버스 및 출력 버스(각각 예를 들면 128비트폭)를, 개별적으로 CPU(211)와 접속하고 있다. 따라서, 도 7에 나타낸 종래예에서 필요했던 레지스터나 실렉터는 불필요하고, CPU(210)가 직접적으로 각 DRAM(111,112,113,114)과 액세스할 수 있게 된다.
또, CPU 블록(210) 내에는, 제어부인 CPU(211) 외에, SRAM(212), 데이터 입출력용의 인터페이스(213), 아날로그/디지털 변환기(214) 등을 가지고, CPU 블록(210) 내의 이들 회로에 접속된 버스 등의 신호선이, 필요한 비트수로, 미소 범프가 부착된 전극(122, 222)과 패드(131)와 와이어(301)를 통하여 패키지 측의 전극과 접속되도록 되어 있다.
이상 설명한 본 예의 구성의 반도체 장치에 의하면, 제1 칩(100) 내의 복수개의 메모리 소자(111)~(114)와 제2 칩 내의 CPU 블록(210)이, 각각의 메모리 소자가 입력 버스 및 출력 버스로서 필요한 비트폭으로 직접적으로 접속되고, 레지스터나 실렉터를 통한 접속이 아니기 때문에, 제어 구성이 간단하고, 필요한 데이터를 다이렉트로 입출력시킬 수 있고, 전송 레이트를 그만큼 높게 하지 않아도, 2개의 칩 사이에서 신속히 데이터의 교환을 행할 수 있다. 또, 전송 레이트의 고속화가 필요없는 것과, 실렉터 등이 불필요한 점으로부터, 소비 전력을 억제할 수도 있다.
또한, 이 메모리 소자(111)~(114)와 CPU 블록(210) 사이에서 데이터의 입출력을 행하기 위한 미소 범프가 부착된 전극(121, 221)을, 각각의 칩(100,200)의 대략 중앙부에 배치하고, CPU 블록(210)을 패키지에 장착된 전극과 접속하기 위한 미소 범프가 부착된 전극(122, 222)을 주위 둘레부에 배치하여, 이격된 위치(상이한 위치)로 하였으므로, CPU 블록(210)과 메모리 소자(111)~(114) 사이에서 교환되는 데이터와, CPU 블록(210)과 패키지의 외부 사이에서 교환되는 데이터와의 간섭을 방지할 수 있어, 반도체 장치로서의 전기적인 특성을 우수한 것으로 할 수 있다.
그리고, 전술한 실시예에서는, 제1 칩 측에 DRAM을 배치하고, 제2 칩 측에 CPU 블록을 배치하도록 했지만, 이들 회로 블록의 배치가 역의 칩이라도 된다. 또, 각각의 칩에, 제어부인 CPU 블록이나 메모리 소자인 RAM 이외의 회로 블록을 배치하여, 양 칩 사이의 회로 블록을, 미소 범프를 통하여 직접 접속하도록 해도 된다.
이와 같이 구성한 본 발명에 의하면, 2개의 반도체 칩의 사이의 접속을, 미소 범프 접속으로 접속하였으므로, 2개의 반도체 칩의 사이를 간단하게 다수의 단자 수로 접속 가능하게 된다. 따라서, 예를 들면 제1 반도체 칩에 메모리의 회로 블록을 설치하고, 제2 반도체 칩에 제어부의 회로 블록을 설치하여, 제어부와 메모리를 접속하는 경우에, 메모리로의 기입이나 판독을 행하는데 필요한 비트수로 접속하는 것이 가능하게 되어, 메모리를 선택하기 위한 실렉터 등을 설치할 필요가 없어, 구성을 간단하게 할 수 있다.
또, 예를 들면 제1 반도체 칩 내의 회로 블록과, 제2의 제1 반도체 칩 내의 회로 블록을 미소 범프 접속하기 위한 전극부와, 그 이외의 미소 범프 접속하기 위한 전극부를, 칩 상의 상이한 위치에 배치하였으므로, 2개의 반도체 칩 내의 회로 블록 사이에서의 데이터 전송과 반도체 장치의 외부와의 데이터 전송이, 전혀 간섭하지 않는 상태에서 행할 수 있는 배치로 하는 것이 가능해져, 양호한 특성의 반도체 장치로 할 수 있다.

Claims (4)

  1. 제1 반도체 칩과 제2 반도체 칩을 적층하여 구성되는 반도체 장치에 있어서,
    상기 제1 반도체 칩이,
    외부 전극과 와이어 접속하기 위한 제1 전극부와,
    상기 제2 반도체 칩 내의 회로를 상기 제1 전극부에 접속하기 위한 미소(微小) 범프(bumps)를 가지는 제2 전극부와,
    상기 제1 반도체 칩 내의 회로 블록을 상기 제2 반도체 칩 내의 회로와 접속하기 위한 미소 범프를 가지는 제3 전극부를 구비하고,
    상기 제2 반도체 칩이,
    상기 제1 반도체 칩의 제2 전극부와 접속하기 위한 미소 범프를 가지는 제4 전극부와,
    상기 제1 반도체 칩의 제3 전극부와 접속하기 위한 미소 범프를 가지는 제5 전극부를 구비하고,
    상기 제1 반도체 칩의 제2 전극부와 상기 제2 반도체 칩의 제4 전극부는 각각의 칩의 주변부에 배치되고,
    상기 제1 반도체 칩의 제3 전극부와 상기 제2 반도체 칩의 제5 전극부는 각각의 칩의 중앙부에 배치되고,
    상기 제1 반도체 칩은 메모리의 회로 블록을 가지고, 상기 제2 반도체 칩은 제어부의 회로 블록을 가지는,
    반도체 장치.
  2. 제1항에 있어서,
    상기 제3 전극부 및 제5 전극부를 구성하는 미소 범프는, 적어도 상기 제1 반도체 칩이 가지는 메모리에, 병렬로 판독 또는 기입을 행하는 비트수에 대응한 수만큼 배치되어 있는, 반도체 장치.
  3. 삭제
  4. 삭제
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