JPS59117252A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59117252A JPS59117252A JP57226308A JP22630882A JPS59117252A JP S59117252 A JPS59117252 A JP S59117252A JP 57226308 A JP57226308 A JP 57226308A JP 22630882 A JP22630882 A JP 22630882A JP S59117252 A JPS59117252 A JP S59117252A
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- JP
- Japan
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- pads
- semiconductor
- pellet
- pad
- semiconductor pellet
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2644—Adaptations of individual semiconductor devices to facilitate the testing thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特に、高実装密度でもテヌティン
グの容易な半導体装置に関する。
グの容易な半導体装置に関する。
従来、大規模集積回路（Ｌ８工）のような半導体装置に
おいて、高密度実装達成の一つの方法としてフェイスダ
ウンポンディジグを用いている。
おいて、高密度実装達成の一つの方法としてフェイスダ
ウンポンディジグを用いている。
これらフェイスダウンボンディング法を採用している半
導体装置では、半導体ペレットのパッド全ペレット中央
部にマドＩＪックス状に設ける方式がある。
導体装置では、半導体ペレットのパッド全ペレット中央
部にマドＩＪックス状に設ける方式がある。
ところが、この方式では、ペレット中央部のザトリック
ヌ状のパッドが極めて密に配植されており、テスト時の
釘立て密度が犬きくなり、アライメントが困難となり、
テストのためのブロービング技術が制約され、節部かつ
容易なテストヲ行なうことが困難であるという問題があ
った。しかも、この問題は、育密度実装への請求が高す
るにつれて、より大きな問題となって来ている。
ヌ状のパッドが極めて密に配植されており、テスト時の
釘立て密度が犬きくなり、アライメントが困難となり、
テストのためのブロービング技術が制約され、節部かつ
容易なテストヲ行なうことが困難であるという問題があ
った。しかも、この問題は、育密度実装への請求が高す
るにつれて、より大きな問題となって来ている。
本発明の目的は、前記従来技術の問題点ｋｍ決し２、高
密度実装全行ガっでもテストが容易な半導体ペレソＩｆ
有する半導体装？！提供することにある。
密度実装全行ガっでもテストが容易な半導体ペレソＩｆ
有する半導体装？！提供することにある。
以下、本発明全図面に示す実施例にしたがって詳細に説
明する。
明する。
第１図と第２図は本発明の半導体装置に用いることので
きる半導体ペレットの一例を示すもので、第１図はその
側面図、第２図１ａｌ 、 ｆｂｌは各ペレットのパッ
ド配置を示す平面図と底面図である。
きる半導体ペレットの一例を示すもので、第１図はその
側面図、第２図１ａｌ 、 ｆｂｌは各ペレットのパッ
ド配置を示す平面図と底面図である。
この気１における半導体ペレットは同一材料で作られた
２個の異なる種類の半導体ペレソＩｆ相互に対面状態で
フェイスダウンポンディジグにより捨Ｈした複合半導体
ペレット構造である。
２個の異なる種類の半導体ペレソＩｆ相互に対面状態で
フェイスダウンポンディジグにより捨Ｈした複合半導体
ペレット構造である。
この半導体ペレットＩＣおいては、下側半導体ペレット
１の上に上側半導体ペレット２が＃続用バンプ（突起Ｎ
極）３によシ互いに対面状態で接続され女構造であり、
両生導体ぺ１／ソトｌと２１１″ｔたとえばシリコン（
Ｓｌ）で作られており、接続用バンプ３はたとえば半田
よりなる。また、本実施例の下側半導体ペレット１けロ
ジック用の集積回路全組み込んだ半導体集積回路素子で
あり、上側半導体ペレット２はメモリ用の集積回路を組
み込んだ半導体集積回路素子である。
１の上に上側半導体ペレット２が＃続用バンプ（突起Ｎ
極）３によシ互いに対面状態で接続され女構造であり、
両生導体ぺ１／ソトｌと２１１″ｔたとえばシリコン（
Ｓｌ）で作られており、接続用バンプ３はたとえば半田
よりなる。また、本実施例の下側半導体ペレット１けロ
ジック用の集積回路全組み込んだ半導体集積回路素子で
あり、上側半導体ペレット２はメモリ用の集積回路を組
み込んだ半導体集積回路素子である。
下側半導体ペレット１の上には、中央部に上側半導体ペ
レット２とのフェイスダウンボンディング用のパッド４
が−ｉ １Ｊソクヌ状に配置されている。
レット２とのフェイスダウンボンディング用のパッド４
が−ｉ １Ｊソクヌ状に配置されている。
一方、下側」半導体ペレット１の周辺部には、ワイヤボ
ンティングおよびテスト用のパッド５が配置さｊている
。これらのパッド５のうち、ｋとえはハツト５ａは基板
側の配線部とのワイヤホンディングに使用されるが、パ
ッド５ｂはワイヤボンディングを行なわず、プローブテ
ストのみに使用することができる。どのパッド５をワイ
ヤボンディングに使用し、どのパッド５をプローブテス
トに使用するかは設計によυ任意に選択することができ
る。
ンティングおよびテスト用のパッド５が配置さｊている
。これらのパッド５のうち、ｋとえはハツト５ａは基板
側の配線部とのワイヤホンディングに使用されるが、パ
ッド５ｂはワイヤボンディングを行なわず、プローブテ
ストのみに使用することができる。どのパッド５をワイ
ヤボンディングに使用し、どのパッド５をプローブテス
トに使用するかは設計によυ任意に選択することができ
る。
一１女、上側半導体ペレット２の上の中央部には、下側
半導体ペレット１とのフェイスダウンボンディング用の
パッド６が般けられ、周辺部には、基板側の配線部との
ワイヤボンティングおよびプローブテスト用のパッド７
が設けられている。パッド７のうち、たとえばパッド７
ａはワイヤボンディングに使用し、パッド７ｂはプロー
ブテストのみに使用することができる。
半導体ペレット１とのフェイスダウンボンディング用の
パッド６が般けられ、周辺部には、基板側の配線部との
ワイヤボンティングおよびプローブテスト用のパッド７
が設けられている。パッド７のうち、たとえばパッド７
ａはワイヤボンディングに使用し、パッド７ｂはプロー
ブテストのみに使用することができる。
し女がって、本実施例においては、２ｓ類のパッド４．
５および６．７を各半導体ペレット１゜２に設けること
により実装密度を高くすることができる上に、プローブ
テストは中央側のテスト困難々パッド４．６ではなくて
、周辺部のパッド５．７のうち、女とえはパッド５ｂ、
７ｂ’ｉ用いて行なうことができ、テスティングが極め
て容易になる。
５および６．７を各半導体ペレット１゜２に設けること
により実装密度を高くすることができる上に、プローブ
テストは中央側のテスト困難々パッド４．６ではなくて
、周辺部のパッド５．７のうち、女とえはパッド５ｂ、
７ｂ’ｉ用いて行なうことができ、テスティングが極め
て容易になる。
寸ｋＸ第１図と第２図１ａｌ、（ｂｌの複合ペレット構
造では、両生導体ペレット１．２が同一の材料すなわち
シリコンで作られているので、実際に基板に取り付けて
使用する時にも、両ペレットｌと２の熱膨張率が同じで
あり、接続用バンプ３に応力集中が起こるという問題全
回避することができ、高い（ｉ軸性が得られる。
造では、両生導体ペレット１．２が同一の材料すなわち
シリコンで作られているので、実際に基板に取り付けて
使用する時にも、両ペレットｌと２の熱膨張率が同じで
あり、接続用バンプ３に応力集中が起こるという問題全
回避することができ、高い（ｉ軸性が得られる。
第３図は本発明に用いることのできる半導体ベレｙｔの
他の９ｊｌ ’ｉ示す。この例）では、ｔＳＳの半導体
ペレット８のみよシなり、この半導体ペレット８の上の
中央部にはフェイヌダウンボンテイング用のパッド９が
でトリックヌ状に配置さｎており、１飢その周辺部には
、プローブテスト用のパッド１０が設けられている°。
他の９ｊｌ ’ｉ示す。この例）では、ｔＳＳの半導体
ペレット８のみよシなり、この半導体ペレット８の上の
中央部にはフェイヌダウンボンテイング用のパッド９が
でトリックヌ状に配置さｎており、１飢その周辺部には
、プローブテスト用のパッド１０が設けられている°。
しｆｒがって、本実施例１においては、中央部のパッド
９のうち、たとえばパッド９ａ、９ｂのプローブテスト
を行々いたい場合、これらのパッド９ａ、９ｂｋｉＩｆ
接テストすることは困難であるが、これらのパッド９ａ
、９ｂと配線され大局辺部のプローブテスト用のパッド
１．ＤａＸ ＩＯｂ間でブロープテス）ｋ行なえば、節
部かつ容易に正確なブローブテストヲ実行することがで
きる。
９のうち、たとえばパッド９ａ、９ｂのプローブテスト
を行々いたい場合、これらのパッド９ａ、９ｂｋｉＩｆ
接テストすることは困難であるが、これらのパッド９ａ
、９ｂと配線され大局辺部のプローブテスト用のパッド
１．ＤａＸ ＩＯｂ間でブロープテス）ｋ行なえば、節
部かつ容易に正確なブローブテストヲ実行することがで
きる。
第４図は本発明による半導体装値の一実施例を示す断面
図である。
図である。
第４図の実施例は、第１図と第２図１ａｌ、（ｂｌに示
し、た複合半導体べｌ／、ノドに糾み込んだ半導体装値
であり、下側半導体ぺＩ／ ノドの背面ｆＩｌｌすなわ
ち上側半導体ぺ１ノツト２を接続していない側を基板の
べ−７１１の下面側に取り付けた構造である。１だ、下
９１．ｊｉ半導体ペレットｌのパッド５ａはワイヤ１２
により外部リード１３のインナーリード部に導電接続さ
ｊ、ている。
し、た複合半導体べｌ／、ノドに糾み込んだ半導体装値
であり、下側半導体ぺＩ／ ノドの背面ｆＩｌｌすなわ
ち上側半導体ぺ１ノツト２を接続していない側を基板の
べ−７１１の下面側に取り付けた構造である。１だ、下
９１．ｊｉ半導体ペレットｌのパッド５ａはワイヤ１２
により外部リード１３のインナーリード部に導電接続さ
ｊ、ている。
前記ベース１１はシリコンとの熱膨張出の差の小さい炭
化ケイ素（ｓｔａ ）２主成分とするもので作られてい
る。
化ケイ素（ｓｔａ ）２主成分とするもので作られてい
る。
一方、半導体ペレットの制止のため、ベース１１の下面
側には、キャップ１４がガラヌエボキシ拉１脂の封止＠
１５によシ側止されている。本実施し１１のキャップ１
４は炭化ケイ素（ｅｔｃ）’４主成分とするもので作ら
れており、別体に作られたリング、 状のｊＮ止枠体
＋４ａと平板状の封止板１４ｂとをガラスエポキシ樹脂
の接着材１４ｃで気密接着して一体化した構造である。
側には、キャップ１４がガラヌエボキシ拉１脂の封止＠
１５によシ側止されている。本実施し１１のキャップ１
４は炭化ケイ素（ｅｔｃ）’４主成分とするもので作ら
れており、別体に作られたリング、 状のｊＮ止枠体
＋４ａと平板状の封止板１４ｂとをガラスエポキシ樹脂
の接着材１４ｃで気密接着して一体化した構造である。
本実飽例によれば、高密度実装およびテストの容易化の
上に、半導体ペレット１と２がいずれもシリコンで作ら
ｊており、両ペレット間で熱膨張率の差がないので、接
続用バンプ３に対する応力年中全排除できる上に、ベー
ス１１が炭化ケイ素で作ら１ているので、半導体ペレッ
ト１とベー７１１との間の熱膨張毘の差も非常に小さく
、接続強度が太きく々って信頼性が向上する他、放熱性
、絶縁性等も良好で、炭化ケイ素のベース１１の場合に
は放熱フィンを省略できる場合もある。
上に、半導体ペレット１と２がいずれもシリコンで作ら
ｊており、両ペレット間で熱膨張率の差がないので、接
続用バンプ３に対する応力年中全排除できる上に、ベー
ス１１が炭化ケイ素で作ら１ているので、半導体ペレッ
ト１とベー７１１との間の熱膨張毘の差も非常に小さく
、接続強度が太きく々って信頼性が向上する他、放熱性
、絶縁性等も良好で、炭化ケイ素のベース１１の場合に
は放熱フィンを省略できる場合もある。
第５図は本発明による半導体装置の他の１つの実施汐Ｉ
Ｉを示す。
Ｉを示す。
第５図の実施例の場合にも、１′ｔ５１−材料たとえば
シリコンで作られた様数個の半導体べｌノット１と２を
接続用バンプ３で接続し、半導体ペレット１の右向（ｔ
ｌｉｌｉ 全基板のベース１１に取υ付けた構造である
が、ベース１１はセラミックで作ら１ており、その反対
側すなわち土面側には放熱フィン１６がホ゛り付けられ
ている。また、キャップ１４もセラミックの一体構造で
ある。
シリコンで作られた様数個の半導体べｌノット１と２を
接続用バンプ３で接続し、半導体ペレット１の右向（ｔ
ｌｉｌｉ 全基板のベース１１に取υ付けた構造である
が、ベース１１はセラミックで作ら１ており、その反対
側すなわち土面側には放熱フィン１６がホ゛り付けられ
ている。また、キャップ１４もセラミックの一体構造で
ある。
この実施し１１でも、高密度実装およびテストの容易化
に加えて、半導体ペレットｌ、２間の熱膨張率の差に起
因する接続用バンプ３への応力集中が防止され、高い信
頼性を得ることができる。
に加えて、半導体ペレットｌ、２間の熱膨張率の差に起
因する接続用バンプ３への応力集中が防止され、高い信
頼性を得ることができる。
なお、前記実施例では、下側半導体ぺ１ノツト１をロジ
ック用、上側半導体ペレット２をメモリ用の集積回路形
成用半導体素子として用いて詰るが、その逆に、下側半
濁０）べ’／ノドｌ？ｒメモリ用、上側半導体ペレツト
２をロジック用に用いることも可能である。
ック用、上側半導体ペレット２をメモリ用の集積回路形
成用半導体素子として用いて詰るが、その逆に、下側半
濁０）べ’／ノドｌ？ｒメモリ用、上側半導体ペレツト
２をロジック用に用いることも可能である。
また、上側半導体ペレット２を機数個のペレットで構成
すれば、集積度をよシ向上させることができる。
すれば、集積度をよシ向上させることができる。
さらに、本発明は第３図に示すような１種類の半導体ペ
レットで構成される半導体装置も含むことは勿論である
。
レットで構成される半導体装置も含むことは勿論である
。
なお、本発明に用いる半導体ペレットとしては、前述し
だ実施例で用いた下側半導体ペレットとしてのロジック
用の集積回路を組み込んだ半導体集積回路素子、上側半
導体ペレットとしてのメモリ用の集積回路を組み込んだ
半導体集積回路素子に限定されることなく、下側半導体
ペレットと上側半導体ぺｌノットの各々に形成される素
子構造はＭＩＳ型、バイポーラ型等の種々の態様のもの
でよく、そｎらの素子機能の組み合わせが相互に異なる
ものであれは′よい。
だ実施例で用いた下側半導体ペレットとしてのロジック
用の集積回路を組み込んだ半導体集積回路素子、上側半
導体ペレットとしてのメモリ用の集積回路を組み込んだ
半導体集積回路素子に限定されることなく、下側半導体
ペレットと上側半導体ぺｌノットの各々に形成される素
子構造はＭＩＳ型、バイポーラ型等の種々の態様のもの
でよく、そｎらの素子機能の組み合わせが相互に異なる
ものであれは′よい。
以上説明したように、本発明によれば、高実装密度が得
られ、かつテヌｌ容易に行なうことができる。
られ、かつテヌｌ容易に行なうことができる。
第１図は本発明の半導体装置に用いることのできる半導
体ペレットの側面図、 第２図ｔａ＋、（ｂｌはそれぞれ第１図の半導体ペレッ
トの下側半導体ペレットの平面図と上側半導体ペレット
の底面図、 第３図は半導体ペレットの他の例１を示す平面図、第４
図は本発明による半導体装置の一実ｆ１５１１ｔｌ′１
．ｌ ｋ示す断面図、 第５図は本発明の半導体ペレットの他の１つの実施を示
す断面図である。 １・・・下側半導体ぺ１ノツト、２・・・上側半導体ぺ
ｌノット、３・接続用バンプ、４・・・フェイスダウン
ボンディング用のパッド、５・・・ワイヤボンディング
およびテスト用のパッド、５ａ・ワイヤボンディング用
のパッド、５ｂ・・・テスト用のバンド、６・フェイス
ダウンボンディング用のパッド、７・・・ワイヤボンデ
ィングおよびテスト用のパッド、７ａ・・・ワイヤボン
ディング用のパッド、７ｂ・・・テスト用のバンド、８
・・・半導体ペレット、９・・・フェイスダウンボンデ
ィング用のバンド、１０．ｌＯａ。 ｔｏｂ テスト用のパッド、１１・・基板のペース、
１２・ワイヤ、１３・・・外部リード、１４・・キャッ
プ、１５・・・封止材、１６・・・放熱フィン。 代理人 弁理士 薄 １）利 辛・。
体ペレットの側面図、 第２図ｔａ＋、（ｂｌはそれぞれ第１図の半導体ペレッ
トの下側半導体ペレットの平面図と上側半導体ペレット
の底面図、 第３図は半導体ペレットの他の例１を示す平面図、第４
図は本発明による半導体装置の一実ｆ１５１１ｔｌ′１
．ｌ ｋ示す断面図、 第５図は本発明の半導体ペレットの他の１つの実施を示
す断面図である。 １・・・下側半導体ぺ１ノツト、２・・・上側半導体ぺ
ｌノット、３・接続用バンプ、４・・・フェイスダウン
ボンディング用のパッド、５・・・ワイヤボンディング
およびテスト用のパッド、５ａ・ワイヤボンディング用
のパッド、５ｂ・・・テスト用のバンド、６・フェイス
ダウンボンディング用のパッド、７・・・ワイヤボンデ
ィングおよびテスト用のパッド、７ａ・・・ワイヤボン
ディング用のパッド、７ｂ・・・テスト用のバンド、８
・・・半導体ペレット、９・・・フェイスダウンボンデ
ィング用のバンド、１０．ｌＯａ。 ｔｏｂ テスト用のパッド、１１・・基板のペース、
１２・ワイヤ、１３・・・外部リード、１４・・キャッ
プ、１５・・・封止材、１６・・・放熱フィン。 代理人 弁理士 薄 １）利 辛・。
Claims (1)
- 【特許請求の範囲】 １１つの半導体ペレットに２移類以上のパッドを設け、
そのうちの１種類がテスト用のダミーバンドであること
全特徴とする半導体装置。 ２、テスト用のダミーパッドが半導体ペレットの周辺部
に配置されていることを特徴とする特許請求の範囲第１
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226308A JPS59117252A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226308A JPS59117252A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117252A true JPS59117252A (ja) | 1984-07-06 |
Family
ID=16843165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226308A Pending JPS59117252A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117252A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5057904A (en) * | 1988-03-18 | 1991-10-15 | Fujitsu Limited | Socket unit for package having pins and pads |
| JPH05109977A (ja) * | 1991-10-18 | 1993-04-30 | Mitsubishi Electric Corp | 半導体装置 |
| JP2003017656A (ja) * | 2001-07-04 | 2003-01-17 | Matsushita Electric Ind Co Ltd | 半導体実装体およびそれを用いた半導体装置 |
| EP1610383A1 (en) * | 2004-02-16 | 2005-12-28 | Sony Corporation | Semiconductor device |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS479284U (ja) * | 1971-02-18 | 1972-10-04 | ||
| JPS5753661U (ja) * | 1980-09-12 | 1982-03-29 |
-
1982
- 1982-12-24 JP JP57226308A patent/JPS59117252A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS479284U (ja) * | 1971-02-18 | 1972-10-04 | ||
| JPS5753661U (ja) * | 1980-09-12 | 1982-03-29 |
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| JPH05109977A (ja) * | 1991-10-18 | 1993-04-30 | Mitsubishi Electric Corp | 半導体装置 |
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| EP1610383A1 (en) * | 2004-02-16 | 2005-12-28 | Sony Corporation | Semiconductor device |
| EP1610383A4 (en) * | 2004-02-16 | 2010-08-25 | Sony Corp | SEMICONDUCTOR COMPONENT |
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