WO2005078797A1 - 半導体装置 - Google Patents

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Kazuhiro Kondo
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Definitions

  • the present invention relates to a semiconductor device configured by stacking a plurality of semiconductor chips.
  • FIG. 5 and FIG. 6 are diagrams showing a configuration example of a conventional semiconductor device of this type.
  • FIG. 5 is a cross-sectional view
  • FIG. 6 is a plan view seen from above.
  • a second chip 20 is stacked on the first chip 10, and a memory (DRAM) 11 or the like is included in the first chip 10. It is configured as an integrated circuit, and the second chip 20 has a CPU (central control unit) block 21 and the like formed of a collecting circuit.
  • the first chip 10 is slightly larger than the second chip 20.
  • the memory 11 in the chip 10 is composed of a plurality of DRAMs, and a selector 12 for selecting the plurality of DRAMs is prepared. Note that the memory V 11 is connected to the second memory via the selector 12. Tip 2
  • each selector is configured to be connected to the CPU block 21 on the 0 side.
  • a selector is also provided on the CPU block 21 side. As will be described later, the connection configuration via these selectors will be described later, but each selector also has a register function to temporarily hold data.
  • a selector is provided on the first chip 10 side.
  • a predetermined number of pads 22b connected to the CPU block 21 and the internal wiring are prepared on the second chip 20 side. I do.
  • a predetermined number of pads 13 b are prepared at positions close to the respective pads 22 b, and further, the pad 1 b is provided on the periphery of the first chip 10.
  • FIG. 7 shows an example of a conventional connection state between the CPU block 21 on the second chip 20 side and the memory 11 on the first chip 10 side.
  • the memory 11 is composed of four DRAMs lla, li, 11c and lid, and each DRAM 11a to l1d is It is connected to registers and selectors 12 via internal wiring in chip 10.
  • the selector 12 is connected to the register and the selector 21a of the CPU block 21 via a wire 31 connecting the chips 10 and 20, and the register and the selector are connected to each other.
  • Lector 21a is connected to the circuit in CPU block 21 via internal wiring.
  • the CPU block 21 and the DRAMs 11a to 11d are connected via the registers and the selectors 12 and 2la. Connect and selectively read or write the four DRAMs 11a to l1d, and also perform reading or writing while dividing even one of the selected DRAMs. It is. For example, if one DRAM originally reads or writes 128-bit data using a parallel array, connect both selectors 12 and 21a with 32 wires. Therefore, a configuration in which the 128-bit digging or digging is performed in four times is performed.
  • Japanese Patent Laid-Open Publication No. Hei 8-167703 issued by the Japan Patent Office has a disclosing power about stacking a plurality of semiconductor chips in such a configuration.
  • connection between the CPU block of the first chip 10 and the memory of the second chip 20 is represented by a register and a register 7C.
  • the connection via the selector is performed by using a relatively small number of wires 31 (and the nodes connecting the V wires) connecting the chips 10 and 20. This is to reduce the number of wires connecting between the two chip components. When the number of wires increases, the connection work between chip components takes time and is not preferable. Also, since the area where pads can be arranged on the chip is limited, the number of connectable devices is physically limited.
  • An object of the present invention is to provide a semiconductor device capable of simplifying a connection configuration and having good characteristics in characteristics when a plurality of semiconductor chips are stacked. Disclosure of the invention
  • the first semiconductor chip in a semiconductor device configured by stacking a first semiconductor chip and a second semiconductor chip, includes a first semiconductor chip for wire-connecting to an external electrode.
  • a second electrode portion having minute bumps for connecting a circuit in the second semiconductor chip to the first electrode portion; and a circuit in the first semiconductor chip.
  • a fourth electrode portion having a fine bump for connecting to the second electrode portion; and a fifth electrode portion having a fine bump for connecting to the third electrode portion of the first semiconductor chip.
  • the second electrode portion of the first semiconductor chip and the fourth electrode portion of the second semiconductor chip are arranged in a peripheral portion of each chip.
  • the third electrode portion of the first semiconductor chip and the fifth electrode portion of the second semiconductor chip are arranged near each other, and are arranged near the center of each chip.
  • a third invention is the semiconductor device according to the first invention, wherein the first semiconductor chip has a circuit block of a memory, and the second semiconductor chip is a circuit block of a control unit. It has.
  • the minute bumps forming the third and fifth electrode units are at least memories in the first semiconductor chip, and read or read in parallel. It is arranged by the number corresponding to the number of bits to be written.
  • the connection between the two semiconductor chips is connected by the minute bump connection, so that the two semiconductor chips can be easily connected with a large number of terminals. Therefore, for example, when the circuit block of the memory is provided on the first semiconductor chip, the circuit block of the control unit is provided on the second semiconductor chip, and the control unit and the memory are connected, the memory is connected to the memory. It is possible to connect with the number of bits necessary to perform writing and reading of data, and it is not necessary to provide a selector for selecting memory and the configuration can be simplified.
  • an electrode portion for connecting a minute bump between a circuit block in the first semiconductor chip and a circuit block in the second first semiconductor chip is connected to another minute bump.
  • the electrode section are located at different positions on the chip, so that the data transfer between the circuit blocks in the two semiconductor chips and the data transfer outside the semiconductor device do not interfere at all.
  • FIG. 1 is a cross-sectional view showing an example of a cross-sectional structure according to an embodiment of the present invention.
  • FIG. 2 is a perspective view showing an example of a state before joining according to an embodiment of the present invention.
  • FIG. 5 is a sectional view showing an example of a sectional structure of a conventional semiconductor device.
  • FIG. 6 is a plan view showing an example of a conventional semiconductor device.
  • FIG. 7 is a block diagram showing a block connection example of a conventional semiconductor device. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 and 2 are views showing the configuration of the semiconductor device of the present example in a state before the two chips 100 and 200 are joined.
  • FIG. 1 is a cross-sectional view
  • FIG. 2 is shown as a perspective view.
  • FIG. 3 shows the chip 100 inverted from FIG.
  • the second chip 200 is stacked on the first chip 100, and the first chip 100 has a DRAM 1 1 1, 1 1 1, 1 1 3, 1 1 4, etc. are configured as an integrated circuit, and the second chip 200 has a CPU (medium). (Central control unit) Blocks 210, etc. are composed of integrated circuits.
  • the first chip 100 has a slightly larger size than the second chip 200.
  • the four DRAMs 11 to 1 14 in the first chip 100 are connected to the CPU block 210 on the second chip 200 side and the electrodes 12 1, 2 with micro bumps. It is configured to connect directly via 2 1.
  • the same number and the same arrangement as the matrix-like electrodes 122 on the first chip 100 side are also provided at the center of the second chip 200.
  • an electrode 221 with minute bumps formed of protrusions of a conductive member of the same size is provided.
  • the electrodes 1 2 1 and 2 2 1 are also provided at the center of the second chip 200.
  • One electrode has a pump composed of, for example, a projection of a conductive member having a diameter of about 30 ⁇ m, and is provided with a plating such as SnAg.
  • a pump composed of, for example, a projection of a conductive member having a diameter of about 30 ⁇ m, and is provided with a plating such as SnAg.
  • the same configuration is used for the other electrodes 122, 222 with the minute bumps described later.
  • the DRAM 111 in the first chip 100 has the internal wiring 101 and the electrodes with micro bumps 121, It is connected to the CPU block 210 via 222 and internal wiring 201.
  • DRAM 1 1 2 in first chip 100 Is connected to the CPU block 210 via the internal wiring 102, the electrodes with minute bumps 121, 221 and the internal wiring 202.
  • the DRAM 113 in the first chip 100 is connected to the CPU block via the internal wiring 103, the electrodes with minute bumps 121, 221, and the internal wiring 203.
  • the DRAM 114 in the first chip 100 is composed of the internal wiring 104, the electrodes with minute bumps 1 2 1 and 2 2 1 and the internal wiring 2
  • 1 1 4 input and output buses are individually prepared with the required bit width for each DRAM.
  • bit width of the bus is S128 bits
  • each DRAM requires 128 bits for the input bus and 128 bits for the output bus, so that a total of 256 bits is required.
  • Each of 2 2 1 is arranged at least 10 2 4. Actually, a line for exchanging control data and the like is also required, so that a larger number of electrodes with micro-bumps 12 1, 2 2
  • the CPU block 210 in the second chip 200 is connected to the chip 1 via a wire 301 attached to the first chip 100.
  • the chip 22 is arranged on the periphery of the second chip 200.
  • the number of electrodes 22 with minute bumps is also several hundreds or more.
  • the number of electrodes 122 with micro-pumps is also arranged at a position on the first chip 100 side facing the electrodes 222 with micro-bumps.
  • the electrode with micro-bumps 122 is composed of a conductive member arranged on the peripheral portion of the first chip 100 via the internal wiring 105 of the first chip 100 (see FIG. 1). Are connected individually to multiple nodes 13 1.
  • each of the cables, rods and rods are connected to a package-side electrode (not shown) via a separate wire 301, respectively. Do.
  • FIG. 4 shows each DRAM 1 11 1 to 1 in the first chip 100 of this example.
  • FIG. 7 is a block diagram showing a circuit connection rf of the circuit 14 and the CPU block 210 in the second chip 200.
  • the input buses and output buses (each of which has a width of 128 bits, for example) required for each DRAM 11 1 to 11 4 are individually assigned to the CPU.
  • the CPU block 210 has a CPU 211 which is a control unit.
  • a signal line such as a path connected to these circuits in the CPU block 210 has a small number of bits and a required number of bits. subjected electrode 1 2 2, 2 2 2 and Nono 0 head,
  • the elements are directly connected with the required bit width as the input bus and output bus, and are not connected via registers or selectors, so the control configuration is simple and the required data is downloaded. Data can be input / output by Rect, and data can be exchanged quickly between two chips even if the transfer rate is not so high. Power consumption can be reduced because the need for a switch and the need for a selector or the like are eliminated.
  • the electrodes with bumps 122 and 222 are arranged at the periphery and are separated (different positions), so that the CPU block 210 and the memory elements 111 to 11 This prevents interference between the data exchanged with the CPU 4 and the data exchanged between the CPU block 210 and the outside of the package, thereby improving the electrical characteristics of the semiconductor device. It can be better ⁇ o
  • the DRAM is arranged on the first chip side and the CPU block is arranged on the second chip side.
  • the arrangement of these circuit blocks is reversed. It is good.
  • a circuit block other than the CPU block, which is the control unit, and the DRAM, which is a memory element, should be connected directly to each chip via micro bumps. It may be.

Description

明 細 書
半導体装置
技術分野
本発明は、 複数の半導体チップを積層して構成される半導体装 置に関する。 背景技術
従来、 複数の半導体チップを、 3次元方向 （高さ方向） に積層 して 1つのパッケージに集積ィ匕する S I P ( System in package) 技術が開発されている。 図 5及ぴ図 6 は、 従来のこの種の半導体 装置の構成例を示した図である。 図 5 は断面で示してあり 、 図 6 は上から見た平面図である。 こ の例では、 第 1 のチップ 1 0 の上 に、 第 2 のチップ 2 0 を積層するよ う にしてあり、 第 1 のチップ 1 0 内には、 メ モ リ （ D R A M ) 1 1 などが集積回路と して構成 させてあり、 第 2 のチップ 2 0 には、 C P U (中央制御ュニッ ト） ブ口 ック 2 1 などが集禾貝回路で構成させてある。 また 、 第 1 のチ ップ 1 0は 、 第 2のチ yプ 2 0 よ り も若干大きなサイズと してあ
O o
のチップ 1 0内のメモリ 1 1 は、 複数個の D R A Mで構成 してあり その複数個の D R A Mを選択するセレクタ 1 2が用意 してあ メモ V 1 1 が セレクタ 1 2 を介して第 2 のチップ 2
0側の C P Uブロ ック 2 1 と接続される構成と してある。 C P U ブ口 ック 2 1側にも、 セレクタを有する。 これらのセレクタを介 した接続構成の δ羊糸田 ついては後述するが、 各セ レクタは、 デー タをー時的に保持する レジスタ機能も有する。
このメモ V 1 1 と C P Uブロ ック 2 1 とを接続するための構成 と しては 図 6 に示すよ フ に 、 第 1 のチップ 1 0側に 、 セレクタ
1 2 と内部配線で接続されたパッ ド 1 3 a を用意して 、 第 2のチ ップ 2 0側に、 C P Uブロ ック 2 1 と内部配線で接続されたパッ ド 2 2 a を用意する。 そして、 第 1 のチップ 1 0側のパッ ド 1 3 a と、 第 2のチップ 2 0側のパッ ド 2 2 a と を、 銅線などのワイ ャ 3 1 で接続する。 なお、 図 6では説明を簡単にするために、 パ ッ ド 1 3 a， 2 2 a と ワイヤ 3 1 は、 1組だけを示してあるが、 実際には複数個配置してあ り 、 パラ レルデータの転送が行なえる 構成と してある。
また、 C P Uブロ ック 2 1 と外部と を接続するために、 C P U ブロ ック 2 1 と内部配線で接続されたパッ ド 2 2 b を、 第 2のチ ップ 2 0側に所定数用意する。 第 1 のチップ 1 0側には、 各パッ ド 2 2 b と近接した位置にパッ ド 1 3 b を所定数用意し、さ らに、 第 1 のチップ 1 0の周縁部に、 パッ ド 1 3 b と 内部配線で接続さ れたパッ ド 1 3 c を所定数用意する。 そして、 第 2のチップ 2 0 側のパッ ド 2 2 b と、 第 1 のチップ 1 0側のパッ ド 1 3 b と を、 ワイヤ 3 1 で接続し、 第 1 のチップ 1 0の周縁部のパッ ド 1 3 c を、 ワイヤ 3 2でパッケージ （図示せず） 側の電極と接続する。
ここで、 第 2のチップ 2 0側の C P Uプロ ック 2 1 と、 第 1 の チップ 1 0側のメモリ 1 1 との従来の接続状態の例を、 図 7に示 す。 図 7の例では、 メモリ 1 1 と して、 4個の D R AM l l a , l i , 1 1 c , l i dで構成される例と してあ り 、 各 D R AM 1 1 a〜 l 1 dが、 チップ 1 0内の内部配線を介してレジスタ及 びセレクタ 1 2 と接続してある。 セレク タ 1 2は、 チップ 1 0， 2 0間を接続したワイヤ 3 1 を介して、 C P Uブロ ック 2 1側の レジスタ及ぴセレク タ 2 1 a と接続してあ り 、 レジスタ及ぴセ レ ク タ 2 1 a が、 C P Uブロ ック 2 1 内の回路と 内部配線を介して 接続してある。
この図 7 に示すよ う に、 レジスタ及ぴセレク タ 1 2， 2 l a を 介して、 C P Uブロ ック 2 1側と D R A M 1 1 a〜 1 1 d側と を 接続して、 4 つの D R A M 1 1 a 〜 l 1 d の読出し又は瞢き込み を選択的に行なう と共に、 さ らに選択された 1つの D R A Mの中 でも分割して、 読出し又は書き込みを行なう よ う にしてある。 例 えば、 1つの D R A Mで本来は 1 2 8 ビッ トのデ一タをパラ レノレ で読出し又は書き込みを行なう場合に、 両セレクタ 1 2 , 2 1 a の間は、 3 2本のワイヤで接続して、 1 2 8 ビッ トのミ m m山し又は 食き込みを、 4回に分割して行なう構成とする。
日本国特許庁発行の特開平 8 — 1 6 7 7 0 3号公報には 、 この よ う な構成で複数の半導体チップを積層させるこ とについての開 示力 ある。
と ころで、 図 5〜図 7 に示した構成では、 第 1 のチップ 1 0 の c P Uブロ ック と、 第 2 のチップ 2 0 のメ モ リ と の接 ¾7Cと して、 レジスタ及ぴセレクタを介した接続と してあるが、 これは 、 両チ クプ 1 0 ， 2 0間を接続するワイヤ 3 1 (及ぴその Vィャを接続 するノ ッ ド） を、 比較的少ない数と して、 2 つのチ Vプ部品の間 を接続するワイヤを少なくするためである。 ワイヤの本数が増え る と、 チップ部品間の接続作業に手間がかかり 、 好ま しく ない。 また、 チップ上にパッ ドを配置できる面積にも限り がめ ο ので、 接続できる数その ものに物理的な制約があるためであある o
と ころが、 上述したよ う にセレクタを介して接続して分割して 食込みや読出しを行なう よ う にする と、 それだけメモ 1) へのァク セスに時間がかかる問題がある。 アクセスに要する時間を短縮す るためには、 データの転送レー トを上げる必要があるが、 ワイヤ で接続した場合には、 ワイヤ部分のインダクタンス成分が大きい ため、 転送レー ト の高速化で波形に歪みが発生し易 < なる問題が めり 、 また不要輻射が増えたり、 消費電力の増加にもつながる。
また、 このよ う に 2つのチップを積層接続した場合には 、 一方 のチップ内部の回路プロ ックをパッケージ側の電極と接続するた めだけに、 他方のチ yプ部品にワイャで接続する必要があり、 接 続構成が複雑化する問題があつ 。 具体的には、 例えば図 5， 図
6 の例では、 第 2 のチクプ 2 0側の C P Uブロ ック 2 1 を、 ノ ッ ケ一ジ側の電極と接続するために、 パッ ド 2 2 b， ワイヤ 3 1 ， パッ ド、 1 3 bで、 第 1 のチップ 1 0側の内部配線に接続し、 さ ら にヽ その第 1 のチップ 1 0の周縁部のパッ ド 1 3 c 力 らワイヤで パ ケ一ジ側の電極と接 lmす 構成と してあり、 接続構成が複雑 であつた o よ /し、 ゝ ~の うな C P Uブロ ック 2 1 とノヽ0 ッケージ側 の電極とを接続するためのワイヤ （ワイヤ 3 1 の一部） と、 C P
Uブ ック 2 1 とメモジ 1 1 とを接続するためのワイヤ （ワイヤ
3 1 の一部） とが、 近接して配置されている と、 上述した不要輻 射の影響を相互に受けて 、 特性上好ま しく ない。
本発明の目的は、 複数の半導体チップを積層した場合に、 接続 構成を簡単するこ とができる と共に 、 特性的にも良好な特性とす るこ とができる半導体 置を提供す とにある。 発明の開示
第 1 の発明は、 第 1 の半導体チップと第 2 の半導体チップとを 積層して構成される半導体装置において、 前記第 1 の半導体チッ プと して、 外部電極とワイヤ接続するための第 1 の電極部と、 前 記第 2の半導体チップ内の回路を、 前記第 1 の電極部に接続する ための微小バンプを有する第 2の電極部と、 前記第 1 の半導体チ ップ内の回路ブロ ックを、 前記第 2の半導体チップ内の回路と接 続するための微小バンプを有する第 3 の電極部とを備え、 前記第 2 の半導体チップと して、 前記第 1 の半導体チップの第 2 の電極 部と接続するための微小バンプを有する第 4 の電極部と、 前記第 1 の半導体チップの第 3 の電極部と接続するための微小バンプを 有する第 5の電極部とを備えた半導体装置と したものである。 第 2の発明は、 第 1 の発明の半導体装置において、 前記第 1 の 半導体チップの第 2 の電極部と、 前記第 2 の半導体チップの第 4 の電極部は、 それぞれのチップの周辺部の近傍に配置し、 前記第 1 の半導体チップの第 3 の電極部と、 前記第 2 の半導体チップの 第 5の電極部は、 それぞれのチップの中央部の近傍に配置したも のである。
第 3の発明は、 第 1 の発明の半導体装置において、 前記第 1 の 半導体チップは、 メモリ の回路ブロ ックを有し、 前記第 2 の半導 体チップは、 制御部の回路プロ ックを有するものである。
第 3の発明は、 第 1 の発明の半導体装置において、 前記第 3及 び第 5 の電極部を構成する微小バンプは、 少なく と も前記第 1 の 半導体チップが有するメモリ で、 並列に読出し又は書き込みを行 なう ビッ ト数に対応した数だけ配置したものである。
このよ う に構成した本発明による と、 2つの半導体チップの間 の接続を、 微小バンプ接続で接続したので、 2つの半導体チップ の間を簡単に多数の端子数で接続できるよ う になる。 従って、 例 えば第 1 の半導体チップにメモリ の回路プロ ックを設け、 第 2 の 半導体チップに制御部の回路ブロ ックを設けて、 制御部とメモ リ とを接続する場合に、 メモリ への書込みや読出しを行なうのに必 要なビッ ト数で接続するこ とが可能になり 、 メモ リ を選択するた めのセレク タなどを設ける必要がなく 、 構成を簡単にすることが できる。
また、 例えば第 1 の半導体チップ内の回路ブロ ック と、 第 2 の 第 1 の半導体チップ内の回路プロ ック とを微小バンプ接続するた めの電極部と、それ以外の微小バンプ接続するための電極部とを、 チップ上の異なる位置に配置したこ とで、 2つの半導体チップ内 の回路プロ ック間でのデータ転送と、 半導体装置の外部とのデー タ転送とが、 全く干渉しない状態で行なえる配置とするこ とが可 能になり 良好な特性の半導体装置とするこ とができる 図面の簡単な説明
図 1 は、 本発明の一実施の形態による断面構造の例を示した断 面図である。
図 2は、 本発明の一実施の形態による接合前の状態の例を示し た斜視図である。
図 3は、 本発明の一実施の形態による第 2のチップを、 図 1， 図 2 と反転した状態で示した斜視図である。 ' 図 4は、 本発明の一実施の形態の装置の回路ブロ ックの接続例 を示したプロ ック図である。
図 5 は、 従来の半導体装置の断面構造の例を示した断面図であ る。
図 6 は、 従来の半導体装置の例を示した平面図である。
図 7は、 従来の半導体装置のブロ ック接続例を示したブロ ック 図である。 発明を実施するための最良の形態
以下、 本発明の一実施の形態を、 図 1 〜図 4 を参照して説明す る。
図 1及ぴ図 2 は、 本例の半導体装置の構成を、 2つのチップ 1 0 0， 2 0 0を接合する前の状態で示した図であり、 図 1 は断面 図と して示し、 図 2は斜視図と して示してある。 また、 図 3 は、 チップ 1 0 0を図 2 とは反転させて示してある。
本例においては、 第 1 のチップ 1 0 0の上に、 第 2のチップ 2 0 0 を積層するよ う にしてあり 、 第 1 のチップ 1 0 0 内には、 メ モリ である D R AM 1 1 1 , 1 1 2 , 1 1 3 , 1 1 4などが集積 回路と して構成させてあり、第 2のチップ 2 0 0には、 C P U (中 央制御ュ-ッ ト） ブロ ック 2 1 0などが集積回路で構成させてあ る。 また、 第 1 のチップ 1 0 0は、 第 2 のチップ 2 0 0 よ り も若 干大きなサイズと してある。 第 1 のチップ 1 0 0内の 4個の D R AM I 1 1 〜 1 1 4は、 第 2のチップ 2 0 0側の C P Uブロ ック 2 1 0 と微小バンプ付きの電極 1 2 1 , 2 2 1 を介して直接接続 する構成と してある。
この第 1 のチップ 1 0 0内の 4個の D R AM 1 1 1 〜 1 1 4を 第 2のチップ 2 0 0側の C P Uブロ ック 2 1 0 とを接続する微小 バンプ付きの電極 1 2 1 については、 図 2に示すよ う に、 第 1 の チップ 1 0 0のほぼ中央に、 所定のピッチでマ ト リ タ ス状に多数 配置してある。 '
また、 図 3 に示すよ う に、 第 2のチップ 2 0 0 の中央部にも、 第 1 のチクプ 1 0 0側のマ ト リ タス状の電極 1 2 1 と同じ個数か つ同じ配列で、 同様のサイズの導電部材の突起で構成された微小 バンプ付さの電極 2 2 1 を設けてある。 電極 1 2 1 ， 2 2 1 は、
1個の電極が、 例 ば約 3 0 μ mの直径の導電部材の突起で構成 されたパンプを有しヽ S n A gなどでメ ツキを施してある。 後述 する微小バンプ付さの他の電極 1 2 2， 2 2 2 についても、 同様 の構成であ Ό o
そしてヽ 第 1 のチップ 1 0 0 の上に第 2 のチップ 2 0 0 を取付 ける際には 、 第 1 のチップ 1 0 0側の微小バンプ付電極 1 2 1 と 第 2 のチクプ 2 0 0側の微小バンプ付電極 2 2 1 とを、 位置に正 確を一致させて接触させた上で、 加熱などの固定処理を行ない、 接触した微小バンプ 士を電気的に導通させた状態で固定させる - のよ う に固定させるこ とで、 例えば図 1 に示すよ う に、 第 1 の チップ 1 0 0内の D R A M 1 1 1 は、 内部配線 1 0 1 と微小バン プ付電極 1 2 1 , 2 2 1 と内部配線 2 0 1 を介して C P Uブロ ッ ク 2 1 0 と接続される 。 第 1 のチップ 1 0 0内の D R AM 1 1 2 は 内部配線 1 0 2 と微小バンプ付電極 1 2 1， 2 2 1 と内部配 線 2 0 2 を介して C P Uブロ ック 2 1 0 と接続される。 第 1 のチ シプ 1 0 0 内の D R AM 1 1 3 は、 内部配線 1 0 3 と微小バンプ 付電極 1 2 1， 2 2 1 と内部配線 2 0 3 を介して C P Uブロ ック
2 1 0 と接続される。第 1 のチップ 1 0 0内の D R AM 1 1 4は、 内部配線 1 0 4 と微小バンプ付電極 1 2 1， 2 2 1 と内部配線 2
0 4を介して C P Uブロ ック 2 1 0 と接続される。
本例の場合には、 C P Uブロ ック 2 1 0 と各131 1 1 1 1〜
1 1 4の入力バス及ぴ出力バスを、 それぞれの D R A Mで必要な ビッ ト幅で個別に用意してある。 例えばバスのビッ ト幅力 S 1 2 8 ビク トである とすると、 D R AM 1個当たり入力バス と出力バス とで 1 2 8 ビッ トずつ、 合計で 2 5 6 ビッ ト幅が必要で、 さ らに
D R AMが 4個配置してあるため、 2 5 6 X 4 = 1 0 2 4 ビッ ト のバス幅が必要である。 従って、 第 1 のチップ 1 0 0側の微小パ ンプ付電極 1 2 1 と、 第 2 のチップ 2 0 0側の微小バンプ付電極
2 2 1 は、 それぞれが少なく とも 1 0 2 4個配置されている。 実 には、 制御データなどのやり取り を行なう ライ ンも必要である ので 、 さ らにそれよ り も多い数の微小バンプ付電極 1 2 1， 2 2
1 を配置してある。
また、 第 2のチップ 2 0 0内の C P Uブロ ック 2 1 0は、 第 1 のチップ 1 0 0に取付けられたワイャ 3 0 1 を介して、 チップ 1
0 0 ， 2 0 0 を収納したパッケージ (図示せず） に取付けられた 電極と接続する構成と してあり、 この接続のために、 例えば C P
Uブロ ック 2 1 0 と内部配線 2 0 5 (図 1参照） で接続された微 小パンプ付き電極 2 2 2を用意する 。 こ の微小バンプ付き電極 2
2 2については、 図 3 に示すよ う に 、 第 2のチップ 2 0 0 の周縁 部に配置してある。 この微小バンプ付き電極 2 2 2についても、 数百からそれ以上の個数を有する。 そして、 こ の微小バンプ付き 極 2 2 2 と対向する第 1 のチッ プ 1 0 0側の位置にも、 微小パンプ付き電極 1 2 2 を じ個数配 置する 。 この微小バンプ付き電極 1 2 2は 、 第 1 のチクプ 1 0 0 の内部配線 1 0 5 (図 1参照） を介して、 第 1 のチップ 1 0 0 の 周縁部に配置した導電部材で構成される複数のノ ッ 'ド 1 3 1 に個 別に接続してある。 それぞれのパ、ソ ド、 1 3 1 はヽ 図 1 ， 図 2に示 すよ う に、 それぞれ別のワイヤ 3 0 1 を介してパッケ ジ側の電 極 （図示せず） と ワイヤボン ド接続を行なう。
上述した第 1 のチップ 1 0 0 と第 2 のチップ 2 0 0 との接続作 業時には、 両チップ 1 0 0 , 2 0 0 の周縁 ¾の微小バンプ付き電 極 1 2 2 ， 2 2 2 についても、 同時に接 ¾ t d "れ^ » o
図 4 は、 本例の第 1 のチップ 1 0 0 内の各 D R A M 1 1 1 〜 1
1 4 と、 第 2のチップ 2 0 0 内の C P Uブロ ック 2 1 0 との回路 的な接続状 rf を示したブ ック図である 。 本例の場 Πには 、 既に 説明したよ 5 に、 各 D R A M 1 1 1 〜 1 1 4が必要な入力バス及 び出力バス (それぞれ例 ば 1 2 8 ビ V ト幅） を、 個別に C P U
2 1 1 と接続し ある o 従つて、 図 7 に示した従来例で必要であ つたレジスタやセレクタは不要であり 、 C P U 2 1 0が直接的に 各 D R A M 1 1 1 〜 1 1 4 とァクセスできるこ とになる o
また、 C P Uブロ ック 2 1 0内にはヽ 制御部である C P U 2 1
1 の他に、 S R A M 2 1 2 ， テ一タ入出力用のイ ンタ一フエース
2 1 3， ァナログ デジタル変換器 2 1 4などを有し 、 C P Uプ ロ ック 2 1 0内のこれらの回路に接続されたパスなどの信号線が、 必要なビッ 卜数で、 微小ノ ンプ付さ電極 1 2 2 , 2 2 2 とノヽ0ッ ド、
1 3 1 と ヮィャ 3 0 1 を介してパクケ一ジ側の電極と接 される よ う にしてある o
以上説明した本例の構成の半導体 3士置による と、 第 1 のチップ
1 0 0内の 数のメ モ リ ン 子 1 1 1 〜 1 1 4 と、 第 2のチップ内 の C P Uブロ ック 2 1 0 とが、 それぞれのメモリ
素子が入力バス及ぴ出力バスと して必要なビッ ト幅で直接的に接 続され、 レジスタやセレクタを介した接続でなレヽので、 制御構成 が簡単である と共に、 必要なデータをダィ レク トで入出力させる こ とができ、 転送レー トをそれほど高 < しなく ても、 2つのチッ プ間で迅速にデータのやり取り が行な る o ま 7こ、 転达レー トの 高速化が必要ないこ と と、 セレクタなどが不要の点から 、 消費電 力を抑えるこ と もできる。
さ らに、 このメモリ素子 1 1 1 〜 1 1 4 と C P Uプロ クク 2 1
0 との間でデータの入出力を行なうための微小バンプ付さ電極 1
2 1， 2 2 1 を、 それぞれのチップ 1 0 0 ， 2 0 0のほぼ中央部 に配置し、 C P Uブロ ック 2 1 0 をパ ケ一ジに取付けられた電 極と接続するための微小バンプ付き電極 1 2 2 , 2 2 2を周縁部 に配置して、 離れた位置 （異なる位置 ) と したこ とで、 C P Uブ ロ ック 2 1 0 とメ モ リ素子 1 1 1 〜 1 1 4 との間で rやり取り され るデータ と、 C P Uブロ ック 2 1 0 とパクケージの外部との間で やり取り されるデータ との干渉を防止でさ 、 半導体装置と しての 電気的な特性を優れたものにするこ とがでさ Ό o
なお、 上述した実施の形態では、 第 1 のチップ側に D R AMを 配置し、 第 2のチップ側に C P Uブロ ククを配置するよ にした が、 これらの回路ブロ ックの配置が逆のチップであって 良い。 また、 それぞれのチップに、 制御部である C P Uブロ ックやメ モ リ素子である D R AM以外の回路プロ クを 両チップ 間の回路ブロ ックを、 微小バンプを介して直接接続するよ う にし ても良い。

Claims

請 求 の 範 囲
1 . 第 1 の半導体チップと第 2 の半導体チップとを積層して構成 される半導体装置において、
前記第 1 の半導体チップと して、
外部電極とワイヤ接続するための第 1 の電極部と、
前記第 2の半導体チップ内の回路を、 前記第 1 の電極部に接続 するための微小バンプを有する第 2の電極部と、
前記第 1 の半導体チップ内の回路ブロ ックを、 前記第 2の半導 体チップ内の回路と接続するための微小バンプを有する第 3の電 極部とを備え、
前記第 2 の半導体チップと して、
前記第 1 の半導体チップの第 2 の電極部と接続するための微小 バンプを有する第 4 の電極部と、
前記第 1 の半導体チップの第 3の電極部と接続するための微小 バンプを有する第 5の電極部とを備えた
半導体装置。
2 . 請求の範囲第 1項記載の半導体装置において、
前記第 1 の半導体チップの第 2 の電極部と、 前記第 2 の半導体 チップの第 4の電極部は、 それぞれのチップの周辺部の近傍に配 置し、
前記第 1 の半導体チップの第 3 の電極部と、 前記第 2 の半導体 チップの第 5の電極部は、 それぞれのチップの中央部の近傍に配 置した
半導体装置。
3 . 請求の範囲第 1項記載の半導体装置において、
前記第 1 の半導体チップは、 メモリ の回路ブロ ックを有し、 前記第 2の半導体チップは、 制御部の回路ブロ ックを有する 半導体装置。
4 . 請求の範囲第 1項記載の半導体装置において、 前記第 3及び第 5 の電極部を構成する微小バンプは、 少なく と も前記第 1 の半導体チップが有するメモリ で、 並列に読出し又 は書き込みを行なう ビッ ト数に対応した数だけ配置した
半導体装置。
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