JPH0423348A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0423348A JPH0423348A JP12388290A JP12388290A JPH0423348A JP H0423348 A JPH0423348 A JP H0423348A JP 12388290 A JP12388290 A JP 12388290A JP 12388290 A JP12388290 A JP 12388290A JP H0423348 A JPH0423348 A JP H0423348A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 230000010354 integration Effects 0.000 abstract description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052782 aluminium Inorganic materials 0.000 abstract description 4
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 230000000052 comparative effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000011960 computer-aided design Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 101100269328 Caenorhabditis elegans aff-1 gene Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、多層配線を有する半導体装置に関する。
従来、多層配線を有する半導体装置、例えばチャネルレ
ス・ゲートアレイにおいては、各層の配線は、例えば第
６図に示すように形成されている。 第６図は三層のアルミニウムＡｊ２配線を模式的に示す
ものである。 第６図に示すように、Ａｆｌ１層の配線層において配線
Ａが水平方向に配線されると、その上層のＡｊ２２層の
配線Ｂは、前記Ａ４１層の配′ａＡと直交する方向、即
ち９０度の方向へ配線される。更に、ＡＡ２．”ｌの上
層の配ＩＩＣは、前記ＡＪ２２層の配線Ｂと９０度をな
す方向、即ち前記Ａ１１層の配線Ａと平行方向に形成さ
れる。この場合、前記各配線層は、ＡＪ２１層とＡ１３
層との接続の容易性を考慮して、Ａ１１層とＡｌ１層と
は上下方向に重ねて形成されるのが通常である。 このように、従来は、各配線層間で配線が直交するよう
に、水平方向及び垂直方向の配線が交互に繰り返されて
配線されている。 従って、前記従来の多層配線の半導体装置には、同一の
配線層における平行な配線の他に、配線層が異なる平行
な配線が存在することになる０例えば前記チャネルレス
・ゲートアレイにおいては、ＡＪ２１層とＡ１３層との
間に平行且つ上下に重なる配線が存在することになる。
ス・ゲートアレイにおいては、各層の配線は、例えば第
６図に示すように形成されている。 第６図は三層のアルミニウムＡｊ２配線を模式的に示す
ものである。 第６図に示すように、Ａｆｌ１層の配線層において配線
Ａが水平方向に配線されると、その上層のＡｊ２２層の
配線Ｂは、前記Ａ４１層の配′ａＡと直交する方向、即
ち９０度の方向へ配線される。更に、ＡＡ２．”ｌの上
層の配ＩＩＣは、前記ＡＪ２２層の配線Ｂと９０度をな
す方向、即ち前記Ａ１１層の配線Ａと平行方向に形成さ
れる。この場合、前記各配線層は、ＡＪ２１層とＡ１３
層との接続の容易性を考慮して、Ａ１１層とＡｌ１層と
は上下方向に重ねて形成されるのが通常である。 このように、従来は、各配線層間で配線が直交するよう
に、水平方向及び垂直方向の配線が交互に繰り返されて
配線されている。 従って、前記従来の多層配線の半導体装置には、同一の
配線層における平行な配線の他に、配線層が異なる平行
な配線が存在することになる０例えば前記チャネルレス
・ゲートアレイにおいては、ＡＪ２１層とＡ１３層との
間に平行且つ上下に重なる配線が存在することになる。
しかしながら、多層配線を有する半導体装置において、
前記のように平行な配線の存在は、配線及び基本セルの
間や配線同士の間に静電容量が存在することの原因とな
り、半導体集積回路の高集積化、高密度化しようとした
場合、静電容量が増大する恐れがある。この静電容量の
増大により、半導体装置の動作速度を低下させて遅延時
間を増大させたり、クロストーク現象を誘発してノイズ
を発生させたりし、半導体装１に安定した動作を確保す
ることができなくなる場合があるが、従来の技術では、
このような静電気容量の増大を有効に防止できないとい
う問題点があった。 本発明は、前記従来の問題点を解消するべくなされたも
ので、高集積化、高密度化しても、静電容量が増大せず
、動作速度の遅延やノイズを防止して安定した動作を確
保できる多層配線層を有する半導体装置を提供すること
を第１の課題とする。 又、本発明は、多層配線される半導体装置において、配
線の接続点に規則性が生ずるようにして、容易な配線接
続を可能にする半導体装置を提供することを第２の課題
とする。
前記のように平行な配線の存在は、配線及び基本セルの
間や配線同士の間に静電容量が存在することの原因とな
り、半導体集積回路の高集積化、高密度化しようとした
場合、静電容量が増大する恐れがある。この静電容量の
増大により、半導体装置の動作速度を低下させて遅延時
間を増大させたり、クロストーク現象を誘発してノイズ
を発生させたりし、半導体装１に安定した動作を確保す
ることができなくなる場合があるが、従来の技術では、
このような静電気容量の増大を有効に防止できないとい
う問題点があった。 本発明は、前記従来の問題点を解消するべくなされたも
ので、高集積化、高密度化しても、静電容量が増大せず
、動作速度の遅延やノイズを防止して安定した動作を確
保できる多層配線層を有する半導体装置を提供すること
を第１の課題とする。 又、本発明は、多層配線される半導体装置において、配
線の接続点に規則性が生ずるようにして、容易な配線接
続を可能にする半導体装置を提供することを第２の課題
とする。
本発明は、多層配線を有する半導体装置において、各配
線層のうち少なくとも一層の配線を、他の層の配線と平
行及び垂直の方向以外の方向に形成することにより、前
記第１の課題を解決するものである。 又本発明において、前記多層配線のうち三層配線につい
て、各層配線を互いに１２０度の角度をなすように形成
することができる。 又本発明において、前記多層配線のうち三層配線につい
て、第三層の配線を、他の層の配線と４５度の角度をな
すように形成することができる。 又本発明は、多層配線を有する半導体装置において、各
配線層のうち少なくとも一層の配線と平行する辺を含む
、正四角形を除く正多角形形状の基本セルを有すること
により、前記第２の課題を解決するものである。
線層のうち少なくとも一層の配線を、他の層の配線と平
行及び垂直の方向以外の方向に形成することにより、前
記第１の課題を解決するものである。 又本発明において、前記多層配線のうち三層配線につい
て、各層配線を互いに１２０度の角度をなすように形成
することができる。 又本発明において、前記多層配線のうち三層配線につい
て、第三層の配線を、他の層の配線と４５度の角度をな
すように形成することができる。 又本発明は、多層配線を有する半導体装置において、各
配線層のうち少なくとも一層の配線と平行する辺を含む
、正四角形を除く正多角形形状の基本セルを有すること
により、前記第２の課題を解決するものである。
多層配線を有する半導体装置において、各層の配線と基
本セルとの間や配線同士の間に生じる静電容量は、半導
体装置の各ゲートの動作速度に関係しており、当該静電
容量の増大はゲートの動作速度の低下を招いてしまう、
従って、今日の半導体装置の高密度化、高集積化は、遅
延時間をより増大させる要因となる。この静電容量の生
じる要因は、主に、各層の配線が上下に平行して重なる
ことであるが、前出第６図に示すように、隣り合う層の
配線が一層いに９０度ずつの角度をなすように形成され
ていては、配線に静電容量が生じるのを防止することが
できない。 そこで、発明者は種々検討の結果、各層配線のうちの少
なくとも一層を、他の層の配線と平行及び垂直の方向以
外の方向に形成すれは、配線同士が平行とならす配線に
静電容量か生じるのを防止できることを見出したもので
ある。即ち、例えば三層のアルミニウムＡ１配線を有す
る半導体装置において、例えば第１図に示すように、Ａ
１２１層、Ａｆ２層、Ａ１３層においてそれぞれ１２０
度の角度をなすように配線を形成すれば、各層配線同士
が上下に平行して重なることか回避でき、配線の静電容
量か生じるのを防ぐことかできる。 従って、配線に静電容量か生じるのを防止できるため、
遅延時間をほとんど考慮することなく各層配線を形成す
ることができる。このため、半導体集積回路の高集積化
、高密度化を図っても動作時間が遅延しない。しかも、
タロストーク現象によるノイズの対策も配線長さだけを
考えて行えばよいなめ、配線の自由度の増大が期待でき
る。このため、配線の設計時間を大幅に減少させ得る。 又、遅延時間等の診断も簡単に行えるため、半導体装置
の製造時間を短縮することができる。 ところで、半導体装置の基本セルが例えば第２図に符号
１０で示すように矩形である場合には、前記のように、
多層配線の少なくとも一層の配線を、他の層の配線と平
行及び垂直の方向以外の方向に例えば第２図のように互
いに１２０°の角度で形成するとしても配線１２同士の
接続点と基本セル１０との間に規則性が取り難く、適切
に配線を配置するのが国数である。 そこで、発明者は種々検討した結果、各配線層のうち少
なくとも一層の配線と平行する辺を含む正四角形以外の
正多角形形状に基本セルを形成することを見出した。 従って、配線同士の接続点と基本セルとの位置間係に規
則性を持たせて、配線の容易化を図ることができる。こ
の場合、正多角形には四角形を除くもの例えば正三角形
、正五角形や正六角形が含まれるものである。 又、接続が容易化、効率化するため、基本セル使用効率
の向上に寄与することができる。
本セルとの間や配線同士の間に生じる静電容量は、半導
体装置の各ゲートの動作速度に関係しており、当該静電
容量の増大はゲートの動作速度の低下を招いてしまう、
従って、今日の半導体装置の高密度化、高集積化は、遅
延時間をより増大させる要因となる。この静電容量の生
じる要因は、主に、各層の配線が上下に平行して重なる
ことであるが、前出第６図に示すように、隣り合う層の
配線が一層いに９０度ずつの角度をなすように形成され
ていては、配線に静電容量が生じるのを防止することが
できない。 そこで、発明者は種々検討の結果、各層配線のうちの少
なくとも一層を、他の層の配線と平行及び垂直の方向以
外の方向に形成すれは、配線同士が平行とならす配線に
静電容量か生じるのを防止できることを見出したもので
ある。即ち、例えば三層のアルミニウムＡ１配線を有す
る半導体装置において、例えば第１図に示すように、Ａ
１２１層、Ａｆ２層、Ａ１３層においてそれぞれ１２０
度の角度をなすように配線を形成すれば、各層配線同士
が上下に平行して重なることか回避でき、配線の静電容
量か生じるのを防ぐことかできる。 従って、配線に静電容量か生じるのを防止できるため、
遅延時間をほとんど考慮することなく各層配線を形成す
ることができる。このため、半導体集積回路の高集積化
、高密度化を図っても動作時間が遅延しない。しかも、
タロストーク現象によるノイズの対策も配線長さだけを
考えて行えばよいなめ、配線の自由度の増大が期待でき
る。このため、配線の設計時間を大幅に減少させ得る。 又、遅延時間等の診断も簡単に行えるため、半導体装置
の製造時間を短縮することができる。 ところで、半導体装置の基本セルが例えば第２図に符号
１０で示すように矩形である場合には、前記のように、
多層配線の少なくとも一層の配線を、他の層の配線と平
行及び垂直の方向以外の方向に例えば第２図のように互
いに１２０°の角度で形成するとしても配線１２同士の
接続点と基本セル１０との間に規則性が取り難く、適切
に配線を配置するのが国数である。 そこで、発明者は種々検討した結果、各配線層のうち少
なくとも一層の配線と平行する辺を含む正四角形以外の
正多角形形状に基本セルを形成することを見出した。 従って、配線同士の接続点と基本セルとの位置間係に規
則性を持たせて、配線の容易化を図ることができる。こ
の場合、正多角形には四角形を除くもの例えば正三角形
、正五角形や正六角形が含まれるものである。 又、接続が容易化、効率化するため、基本セル使用効率
の向上に寄与することができる。
以下、図面を参照して本発明の実施例を詳細に説明する
。 まず、第１実施例について説明する。 この第１実施例は、第１図に示すように、例えばアルミ
ニウムＡぶからなる配線層を三層有する多層配線される
半導体装１において、各配線層の配線Ａ１１〜Ａｆｆ１
３を互いに１２０度の角度を有するように形成したもの
である。 本第１実施例の半導体装置においては、各層の配線が平
行していないため、配線間に静電容量が生じるのを防止
することができ、高密度化、高集積化しても半導体装置
の遅延時間の増大を防正し、及び、クロストーク現象に
よるノイズ発生を防止できる。 次に、第２実施例について説明する。 この第２実施例は、第３図に示すような、前記第１実施
例の三層配線１６を正三角形形状の基本セル１４と組合
せて半導体装置を構成したものである。この三角形の各
辺と各配線層の配線１６のいずれもが平行となっている
。 この第２実施例においては、配線１６の接続点と基本セ
ル１４との間の位置関係に規則性が出てくるため、配線
１６の配置や基本セル１６への接続が容易になる。 ここで、この第２実施例で配線１６及び基本セル１４間
や配線１６同土間に接続点を設けた例（本発明例）を第
４図に示す、又、前記第２図に示した矩形の基本セル１
０に第１実施例の配線層を形成して配線及び基本セル間
や配線層同士の間に接続点を設けた例（比較例）を第５
図に示す。 なお、これらの場合は、配１１１６と基本セルとの接続
点は基本セルの中央であると仮定する。 第４図の本発明例によれば、配線１６及び基本セル１４
間の接続点や配線１６同士の接続点は全て基本セル１４
の中心や頂点に位置しており、配線同士の接続点の位置
には基本セルに対して規則性があることがわかる。従っ
て、配線位置や接続箇所を決定するのが容易である。こ
れに対して、第５図の比較例においては、配線同士の接
続点の位置に規則性がなく、配線位置や接続箇所を決定
することが容易ではない、従って、本発明により、配線
の位置決定や基本セルへの接続が容易になり、基本セル
使用効率が向上できることが理解される。 なお、前記第１実施例においては、三層の配線層を有す
る半導体装置において、各層配線が１２０度の角度をな
して構成されているものを例示したが、本発明を実施す
る際の配線層はこれに限定されず、他の角度を有するよ
うに配線層を形成することができる１例えば、三層の配
−線層を有する半導体装置において、第１層と第２層配
線が互いに垂直方向になっており、第３層配線が他の第
１層と第２層配線層配線に対して４５度の角度をなすよ
うに構成することができる。このようにすれば、第１．
２層を従来の配線層の如く９０度にできるなめ配線の構
成、設計が容易である。 又前記第２実施例においては、基本セルが三角形形状の
外形をなして形成されていたが、本発明を実施するセル
は第３図の構成のものに限定されるものではない０例え
ば〜第３図の基本セルにおいて、第２図中破線１８で示
すように六角形の形状を有するセルを構成する他、他の
正四角形以外の例えば正五角形を含む正多角形のセルを
構成することができる。
。 まず、第１実施例について説明する。 この第１実施例は、第１図に示すように、例えばアルミ
ニウムＡぶからなる配線層を三層有する多層配線される
半導体装１において、各配線層の配線Ａ１１〜Ａｆｆ１
３を互いに１２０度の角度を有するように形成したもの
である。 本第１実施例の半導体装置においては、各層の配線が平
行していないため、配線間に静電容量が生じるのを防止
することができ、高密度化、高集積化しても半導体装置
の遅延時間の増大を防正し、及び、クロストーク現象に
よるノイズ発生を防止できる。 次に、第２実施例について説明する。 この第２実施例は、第３図に示すような、前記第１実施
例の三層配線１６を正三角形形状の基本セル１４と組合
せて半導体装置を構成したものである。この三角形の各
辺と各配線層の配線１６のいずれもが平行となっている
。 この第２実施例においては、配線１６の接続点と基本セ
ル１４との間の位置関係に規則性が出てくるため、配線
１６の配置や基本セル１６への接続が容易になる。 ここで、この第２実施例で配線１６及び基本セル１４間
や配線１６同土間に接続点を設けた例（本発明例）を第
４図に示す、又、前記第２図に示した矩形の基本セル１
０に第１実施例の配線層を形成して配線及び基本セル間
や配線層同士の間に接続点を設けた例（比較例）を第５
図に示す。 なお、これらの場合は、配１１１６と基本セルとの接続
点は基本セルの中央であると仮定する。 第４図の本発明例によれば、配線１６及び基本セル１４
間の接続点や配線１６同士の接続点は全て基本セル１４
の中心や頂点に位置しており、配線同士の接続点の位置
には基本セルに対して規則性があることがわかる。従っ
て、配線位置や接続箇所を決定するのが容易である。こ
れに対して、第５図の比較例においては、配線同士の接
続点の位置に規則性がなく、配線位置や接続箇所を決定
することが容易ではない、従って、本発明により、配線
の位置決定や基本セルへの接続が容易になり、基本セル
使用効率が向上できることが理解される。 なお、前記第１実施例においては、三層の配線層を有す
る半導体装置において、各層配線が１２０度の角度をな
して構成されているものを例示したが、本発明を実施す
る際の配線層はこれに限定されず、他の角度を有するよ
うに配線層を形成することができる１例えば、三層の配
−線層を有する半導体装置において、第１層と第２層配
線が互いに垂直方向になっており、第３層配線が他の第
１層と第２層配線層配線に対して４５度の角度をなすよ
うに構成することができる。このようにすれば、第１．
２層を従来の配線層の如く９０度にできるなめ配線の構
成、設計が容易である。 又前記第２実施例においては、基本セルが三角形形状の
外形をなして形成されていたが、本発明を実施するセル
は第３図の構成のものに限定されるものではない０例え
ば〜第３図の基本セルにおいて、第２図中破線１８で示
すように六角形の形状を有するセルを構成する他、他の
正四角形以外の例えば正五角形を含む正多角形のセルを
構成することができる。
以上説明した通り、本発明によれば、静電容量が生じる
のを防止して遅延時間を増大させることなく配線できる
なめ、半導体装１で回路を構成する際に遅延時間を考慮
せずに構成でき、しかもクロストーク現象によるノイズ
を、配線長だけを考えて配線を構成すれば防止できるた
め、回路構成の自由度が増大する。又、遅延時間の診断
も簡単にできるため、半導体装置における製造時間、設
計時間の短縮ができるという優れた効果が得られる。 又本発明によれば、各層配線同士の接続点に規則性が生
じるなめ、回路の配置や配線が容易になる。これにより
、基本セルの使用効率の向上を図ることができる。よっ
て、例えば電子計算機支援設計（ＣＡＤ）により自動的
に基本セル及び配線を設計するのが容易になるという優
れた効果が得られる。
のを防止して遅延時間を増大させることなく配線できる
なめ、半導体装１で回路を構成する際に遅延時間を考慮
せずに構成でき、しかもクロストーク現象によるノイズ
を、配線長だけを考えて配線を構成すれば防止できるた
め、回路構成の自由度が増大する。又、遅延時間の診断
も簡単にできるため、半導体装置における製造時間、設
計時間の短縮ができるという優れた効果が得られる。 又本発明によれば、各層配線同士の接続点に規則性が生
じるなめ、回路の配置や配線が容易になる。これにより
、基本セルの使用効率の向上を図ることができる。よっ
て、例えば電子計算機支援設計（ＣＡＤ）により自動的
に基本セル及び配線を設計するのが容易になるという優
れた効果が得られる。
第１図は、本発明の第１実施例を示す三層配線構造を示
す模式図、 第２図は、本発明の詳細な説明するための比較例として
の矩形の基本セルの構成を示す要部平面図、 第３図は、本発明の第２実施例に係る基本セル構成を示
す要部平面図、 第４図は、前記第２実施例の基本セルに第１実施例の配
線層を形成した例を示す要部平面図、第５図は、前記比
較例の基本セルに第１実施例の配線層を形成した例を示
す要部平面図、第６図は、従来の多層配線層の構成例を
示す模式図である。 １４・・・基本セル、 １６・・・配線、 Ａ１、Ｂ１、Ｃ１・・・配線層。
す模式図、 第２図は、本発明の詳細な説明するための比較例として
の矩形の基本セルの構成を示す要部平面図、 第３図は、本発明の第２実施例に係る基本セル構成を示
す要部平面図、 第４図は、前記第２実施例の基本セルに第１実施例の配
線層を形成した例を示す要部平面図、第５図は、前記比
較例の基本セルに第１実施例の配線層を形成した例を示
す要部平面図、第６図は、従来の多層配線層の構成例を
示す模式図である。 １４・・・基本セル、 １６・・・配線、 Ａ１、Ｂ１、Ｃ１・・・配線層。
Claims (4)
- （１）多層配線を有する半導体装置において、各配線層
のうち少なくとも一層の配線を、他の層の配線と平行及
び垂直の方向以外の方向に形成することを特徴とする半
導体装置。 - （２）請求項１において、 前記多層配線のうち三層配線について、各層配線を互い
に１２０度の角度をなすように形成することを特徴とす
る半導体装置。 - （３）請求項１において、 前記多層配線のうち三層配線について、第三層の配線を
他の層の配線と４５度の角度をなすように形成すること
を特徴とする半導体装置。 - （４）多層配線を有する半導体装置において、各配線層
のうち少なくとも一層の配線と平行する辺を含む、正四
角形を除く正多角形形状の基本セルを有することを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12388290A JPH0423348A (ja) | 1990-05-14 | 1990-05-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12388290A JPH0423348A (ja) | 1990-05-14 | 1990-05-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423348A true JPH0423348A (ja) | 1992-01-27 |
Family
ID=14871702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12388290A Pending JPH0423348A (ja) | 1990-05-14 | 1990-05-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423348A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997007535A1 (en) * | 1995-08-21 | 1997-02-27 | Lsi Logic Corporation | Hex metal on rectangular cells; metal or metal two is hex |
| US5671173A (en) * | 1994-06-10 | 1997-09-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device with oblique metallization lines over memory bit and word lines |
| US5777360A (en) * | 1994-11-02 | 1998-07-07 | Lsi Logic Corporation | Hexagonal field programmable gate array architecture |
| US5789770A (en) * | 1994-11-02 | 1998-08-04 | Lsi Logic Corporation | Hexagonal architecture with triangular shaped cells |
| US5834821A (en) * | 1994-11-02 | 1998-11-10 | Lsi Logic Corporation | Triangular semiconductor "AND" gate device |
| US5889329A (en) * | 1994-11-02 | 1999-03-30 | Lsi Logic Corporation | Tri-directional interconnect architecture for SRAM |
| US5973376A (en) * | 1994-11-02 | 1999-10-26 | Lsi Logic Corporation | Architecture having diamond shaped or parallelogram shaped cells |
| US6097073A (en) * | 1994-11-02 | 2000-08-01 | Lsi Logic Corporation | Triangular semiconductor or gate |
| US6407434B1 (en) * | 1994-11-02 | 2002-06-18 | Lsi Logic Corporation | Hexagonal architecture |
-
1990
- 1990-05-14 JP JP12388290A patent/JPH0423348A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5671173A (en) * | 1994-06-10 | 1997-09-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device with oblique metallization lines over memory bit and word lines |
| US5777360A (en) * | 1994-11-02 | 1998-07-07 | Lsi Logic Corporation | Hexagonal field programmable gate array architecture |
| US5789770A (en) * | 1994-11-02 | 1998-08-04 | Lsi Logic Corporation | Hexagonal architecture with triangular shaped cells |
| US5808330A (en) * | 1994-11-02 | 1998-09-15 | Lsi Logic Corporation | Polydirectional non-orthoginal three layer interconnect architecture |
| US5834821A (en) * | 1994-11-02 | 1998-11-10 | Lsi Logic Corporation | Triangular semiconductor "AND" gate device |
| US5889329A (en) * | 1994-11-02 | 1999-03-30 | Lsi Logic Corporation | Tri-directional interconnect architecture for SRAM |
| US5973376A (en) * | 1994-11-02 | 1999-10-26 | Lsi Logic Corporation | Architecture having diamond shaped or parallelogram shaped cells |
| US6097073A (en) * | 1994-11-02 | 2000-08-01 | Lsi Logic Corporation | Triangular semiconductor or gate |
| US6407434B1 (en) * | 1994-11-02 | 2002-06-18 | Lsi Logic Corporation | Hexagonal architecture |
| WO1997007535A1 (en) * | 1995-08-21 | 1997-02-27 | Lsi Logic Corporation | Hex metal on rectangular cells; metal or metal two is hex |
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