JPH08273350A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08273350A JPH08273350A JP8131334A JP13133496A JPH08273350A JP H08273350 A JPH08273350 A JP H08273350A JP 8131334 A JP8131334 A JP 8131334A JP 13133496 A JP13133496 A JP 13133496A JP H08273350 A JPH08273350 A JP H08273350A
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- Japan
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- bit
- semiconductor memory
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 230000003213 activating effect Effects 0.000 abstract description 2
- 230000002708 enhancing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 ビット線と並行して配置されるコラム選択線
の影響で、あるビット線対のビット線間の浮遊容量がア
ンバランスになる。 【解決手段】 ビット線対の各ビット線を互いに交差さ
せる構成とした。
の影響で、あるビット線対のビット線間の浮遊容量がア
ンバランスになる。 【解決手段】 ビット線対の各ビット線を互いに交差さ
せる構成とした。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
のメモリアレイにおける配線構造の改良に関し、特にダ
イナミック型の半導体記憶装置における配線構造の改良
に関するものである。
のメモリアレイにおける配線構造の改良に関し、特にダ
イナミック型の半導体記憶装置における配線構造の改良
に関するものである。
【０００２】
【従来の技術】従来のダイナミック型半導体記憶装置を
例にとって、その構成および高集積化における問題点に
ついて述べる。図３は従来のダイナミック型半導体記憶
装置のメモリアレイ部の回路図を示している。
例にとって、その構成および高集積化における問題点に
ついて述べる。図３は従来のダイナミック型半導体記憶
装置のメモリアレイ部の回路図を示している。
【０００３】高集積化したダイナミック型半導体記憶装
置では、コラムデコーダ１の配列を少なくするために複
数のメモリセルアレイブロック＃１，＃２でコラムデコ
ーダ１を共用する方式が採用されている。この方式の場
合、コラムデコーダ１のデコード出力CS0,CS1,・・・ をメ
モリセルアレイブロック＃２へも供給しなければなら
ず、そのためにメモリセルアレイブロック＃１内にはコ
ラムデコーダ出力線２が配列されている。
置では、コラムデコーダ１の配列を少なくするために複
数のメモリセルアレイブロック＃１，＃２でコラムデコ
ーダ１を共用する方式が採用されている。この方式の場
合、コラムデコーダ１のデコード出力CS0,CS1,・・・ をメ
モリセルアレイブロック＃２へも供給しなければなら
ず、そのためにメモリセルアレイブロック＃１内にはコ
ラムデコーダ出力線２が配列されている。
【０００４】また、メモリセルアレイブロック＃１に配
列された複数のビット線対BL0 と/BL0，BL1 と/BL1，・・
・ は、それぞれコラム選択ゲートT0と/T0 ，T1と/T1 ，
・・・を介してデータ入出力線対IO,/IOに接続され、メモ
リセルアレイブロック＃２に配列された複数のビット線
対BL0■と/BL0■ ，BL1■と/BL1■ ，・・・ は、それぞれ
コラム選択ゲート対T0■ と/T0■，T1■ と/T1■，・・・
を介してデータ入出力線対IO■ と/IO■に接続されてい
る。
列された複数のビット線対BL0 と/BL0，BL1 と/BL1，・・
・ は、それぞれコラム選択ゲートT0と/T0 ，T1と/T1 ，
・・・を介してデータ入出力線対IO,/IOに接続され、メモ
リセルアレイブロック＃２に配列された複数のビット線
対BL0■と/BL0■ ，BL1■と/BL1■ ，・・・ は、それぞれ
コラム選択ゲート対T0■ と/T0■，T1■ と/T1■，・・・
を介してデータ入出力線対IO■ と/IO■に接続されてい
る。
【０００５】図４は、従来のダイナミック型半導体記憶
装置のメモリアレイの他の回路図である。図４におい
て、図３と同一または相当部分には同一番号が付されて
いる。図４では、コラムデコーダ出力CS0,CS1,・・・ はそ
れぞれメモリセルアレイブロック＃１内の２組のビット
線対およびメモリセルアレイブロック＃２内の２組のビ
ット線対に共通的に与えられるようになっている。この
ような構成にすれば、コラムデコーダ１の配列ピッチを
図３の場合の倍にすることができ、コラムデコーダ１の
ための配列面積を縮小できて有利である。図４のような
回路は、たとえば多ビット同時入出力方式等に適してい
る。
装置のメモリアレイの他の回路図である。図４におい
て、図３と同一または相当部分には同一番号が付されて
いる。図４では、コラムデコーダ出力CS0,CS1,・・・ はそ
れぞれメモリセルアレイブロック＃１内の２組のビット
線対およびメモリセルアレイブロック＃２内の２組のビ
ット線対に共通的に与えられるようになっている。この
ような構成にすれば、コラムデコーダ１の配列ピッチを
図３の場合の倍にすることができ、コラムデコーダ１の
ための配列面積を縮小できて有利である。図４のような
回路は、たとえば多ビット同時入出力方式等に適してい
る。
【０００６】
【発明が解決しようとする課題】ところが、図３や図４
に示す回路構成の従来の半導体記憶装置では次のような
問題点があった。具体的に図４の回路を参照して説明を
する。たとえば図４におけるビット線対BL1,/BL1の浮遊
容量に注目すると、ビット線対BL1,/BL1には図４に示す
ように浮遊容量が結合していることがわかる。
に示す回路構成の従来の半導体記憶装置では次のような
問題点があった。具体的に図４の回路を参照して説明を
する。たとえば図４におけるビット線対BL1,/BL1の浮遊
容量に注目すると、ビット線対BL1,/BL1には図４に示す
ように浮遊容量が結合していることがわかる。
【０００７】ここで、C0は各ビット線BL1,/BL1が接地電
位との間に持つ容量、C1は対となるビット線間の容量、
C2はビット線とそのビット線に隣接して配列されたコラ
ムデコーダ出力線２との間の容量、C3は異なるビット線
対のうちの隣接しあっているビット線間で生じる容量で
ある。
位との間に持つ容量、C1は対となるビット線間の容量、
C2はビット線とそのビット線に隣接して配列されたコラ
ムデコーダ出力線２との間の容量、C3は異なるビット線
対のうちの隣接しあっているビット線間で生じる容量で
ある。
【０００８】以上のように、ビット線対BL1,/BL1は他の
配線との間に種々の浮遊容量を有するので、ビット線対
BL1,/BL1の浮遊容量CBL1,C/BL1はそれぞれ、 CBL1 ＝C0＋C2＋C1 ・・・ (1) C/BL1 ＝C0＋C1＋C3 ・・・ (2) となる。ここで、容量C2とC3とがC2≠C3であれば、上記
浮遊容量はCBL1≠C/BL1となって、対をなすビット線BL1
と/BL1との間の浮遊容量に差が生じ、ビット線対BL1,/
BL1からの信号読み出し時の動作余裕が著しく低下す
る。このような状況は、他のすべてのビット線対につい
ても生じる。
配線との間に種々の浮遊容量を有するので、ビット線対
BL1,/BL1の浮遊容量CBL1,C/BL1はそれぞれ、 CBL1 ＝C0＋C2＋C1 ・・・ (1) C/BL1 ＝C0＋C1＋C3 ・・・ (2) となる。ここで、容量C2とC3とがC2≠C3であれば、上記
浮遊容量はCBL1≠C/BL1となって、対をなすビット線BL1
と/BL1との間の浮遊容量に差が生じ、ビット線対BL1,/
BL1からの信号読み出し時の動作余裕が著しく低下す
る。このような状況は、他のすべてのビット線対につい
ても生じる。
【０００９】また、図４に示された回路のものに限らず
図３に示す従来の半導体記憶装置においても、特にビッ
ト線とコラム選択線が異なる配線層で形成される場合に
は、マスクずれ等によりコラム選択線がビット線の中点
に通るとは限らず、同様なアンバランスを生ずる。
図３に示す従来の半導体記憶装置においても、特にビッ
ト線とコラム選択線が異なる配線層で形成される場合に
は、マスクずれ等によりコラム選択線がビット線の中点
に通るとは限らず、同様なアンバランスを生ずる。
【００１０】そこで、この発明は上記のような問題点を
解消するためになされたもので、ビット線対間の浮遊容
量のアンバランスをなくすとともに、ビット線の浮遊容
量の最大値を抑え、ビット線対からの信号読み出し時の
動作余裕を増して誤動作を少なくした信頼性の高い半導
体記憶装置を得ることを目的とする。
解消するためになされたもので、ビット線対間の浮遊容
量のアンバランスをなくすとともに、ビット線の浮遊容
量の最大値を抑え、ビット線対からの信号読み出し時の
動作余裕を増して誤動作を少なくした信頼性の高い半導
体記憶装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】第１の発明に係る半導体
記憶装置は、並行して配列された複数のビット線対と、
複数のビット線対にそれぞれ接続された情報電荷蓄積用
のメモリセルと、複数のビット線対のうちの所定数のビ
ット線対に共通して対応し、ビット線対に並行して配置
され、対応したビット線対を選択的に能動化するための
コラム信号線とを備え、各ビット線対が対をなすビット
線の配置位置が入れ替わるように任意の場所で立体的に
交差されているようにしたものである。
記憶装置は、並行して配列された複数のビット線対と、
複数のビット線対にそれぞれ接続された情報電荷蓄積用
のメモリセルと、複数のビット線対のうちの所定数のビ
ット線対に共通して対応し、ビット線対に並行して配置
され、対応したビット線対を選択的に能動化するための
コラム信号線とを備え、各ビット線対が対をなすビット
線の配置位置が入れ替わるように任意の場所で立体的に
交差されているようにしたものである。
【００１２】また、第２の発明に係る半導体記憶装置
は、並行して配列された複数のビット線対と、複数のビ
ット線対にそれぞれ接続された情報電荷蓄積用のメモリ
セルと、複数のビット線対のうちの所定数のビット線対
に共通して対応し、ビット線対に並行して配置された信
号供給線とを備え、各ビット線対が対をなすビット線の
配置位置が入れ替わるように任意の場所で立体的に交差
され、かつ各ビット線対の交差が対をなす各々のビット
線が浮遊容量をバランスするように配置されるようにし
たものである。
は、並行して配列された複数のビット線対と、複数のビ
ット線対にそれぞれ接続された情報電荷蓄積用のメモリ
セルと、複数のビット線対のうちの所定数のビット線対
に共通して対応し、ビット線対に並行して配置された信
号供給線とを備え、各ビット線対が対をなすビット線の
配置位置が入れ替わるように任意の場所で立体的に交差
され、かつ各ビット線対の交差が対をなす各々のビット
線が浮遊容量をバランスするように配置されるようにし
たものである。
【００１３】
【発明の実施の形態】以下、この発明の一実施の形態に
ついて図に基いて説明する。図１はこの発明の一実施の
形態に係る半導体記憶装置のメモリアレイ部の回路図で
ある。図１は図４で説明した従来の半導体記憶装置を改
良したものである。図１において、図４の各部と同一ま
たは相当部分には同一符号が付されている。
ついて図に基いて説明する。図１はこの発明の一実施の
形態に係る半導体記憶装置のメモリアレイ部の回路図で
ある。図１は図４で説明した従来の半導体記憶装置を改
良したものである。図１において、図４の各部と同一ま
たは相当部分には同一符号が付されている。
【００１４】図１の回路の特徴は、各ビット線対BL0 と
/BL0，BL1 と/BL1，BL2 と/BL2，BL0■と/BL0■ ，BL1
■と/BL1■ ，・・・ がそれぞれ長さ方向中央部において
立体交差され、該立体交差の左右両側でビット線の位置
が入れ替わっていることである。このような構成にした
ので、ビット線の浮遊容量は次のようになる。すなわ
ち、ビット線対BL1,/BL1の浮遊容量CBL1,C/BL1を例にと
ると、 CBL1 ＝C0＋C1＋C2/2＋C3/2 ・・・ (3) C/BL1 ＝C0＋C1＋C2/2＋C3/2 ・・・ (4) となる。つまり、浮遊容量は、CBL1＝C/BL1 となって、
両者が等しくなっていることがわかる。
/BL0，BL1 と/BL1，BL2 と/BL2，BL0■と/BL0■ ，BL1
■と/BL1■ ，・・・ がそれぞれ長さ方向中央部において
立体交差され、該立体交差の左右両側でビット線の位置
が入れ替わっていることである。このような構成にした
ので、ビット線の浮遊容量は次のようになる。すなわ
ち、ビット線対BL1,/BL1の浮遊容量CBL1,C/BL1を例にと
ると、 CBL1 ＝C0＋C1＋C2/2＋C3/2 ・・・ (3) C/BL1 ＝C0＋C1＋C2/2＋C3/2 ・・・ (4) となる。つまり、浮遊容量は、CBL1＝C/BL1 となって、
両者が等しくなっていることがわかる。
【００１５】また、実際上はあるビット線対と隣接する
ビット線対との間の最も近いビット線どうしの距離に比
べてあるビット線とコラムデコーダ出力線２との間の距
離の方が小さくなっており、したがって容量C2と容量C3
とを比較するとC2＞C3となる。このことからビット線の
浮遊容量の最大値は、従来回路の場合は上記式(1) であ
ったが、この発明の実施の形態では式(3) または(4) と
なって、式(1) の浮遊容量よりも小さくなっていること
が理解できる。
ビット線対との間の最も近いビット線どうしの距離に比
べてあるビット線とコラムデコーダ出力線２との間の距
離の方が小さくなっており、したがって容量C2と容量C3
とを比較するとC2＞C3となる。このことからビット線の
浮遊容量の最大値は、従来回路の場合は上記式(1) であ
ったが、この発明の実施の形態では式(3) または(4) と
なって、式(1) の浮遊容量よりも小さくなっていること
が理解できる。
【００１６】よって、ビット線対を構成する２本のビッ
ト線の浮遊容量が等しく、かつ、その浮遊容量の最大値
が低く抑えられるので、ビット線からの信号読み出し時
の動作余裕が大幅に向上し、誤動作が防止できる。
ト線の浮遊容量が等しく、かつ、その浮遊容量の最大値
が低く抑えられるので、ビット線からの信号読み出し時
の動作余裕が大幅に向上し、誤動作が防止できる。
【００１７】図２は、この発明の他の実施の形態に係る
半導体記憶装置のメモリアレイ部の回路図である。図２
の回路図では、図１の回路に加えてさらに各ビット線対
の開放端部に立体交差が施されている。このようにした
場合、次のようなメリットがある。一般にビット線を立
体交差させる場合、交差部において少なくとも一方のビ
ット線は他の配線層を通さなければならない。他の配線
層がビット線の配線層と異なる材料の配線層の場合は、
立体交差部においてビット線の容量バランスが失われる
おそれがある。
半導体記憶装置のメモリアレイ部の回路図である。図２
の回路図では、図１の回路に加えてさらに各ビット線対
の開放端部に立体交差が施されている。このようにした
場合、次のようなメリットがある。一般にビット線を立
体交差させる場合、交差部において少なくとも一方のビ
ット線は他の配線層を通さなければならない。他の配線
層がビット線の配線層と異なる材料の配線層の場合は、
立体交差部においてビット線の容量バランスが失われる
おそれがある。
【００１８】たとえば立体交差部において、交差用の接
続線としてビット線BL1 はアルミニウム配線層が用いら
れ、ビット線/BL1はポリシリコン配線層が用いられてい
るような場合である。図２に示す実施の形態では、上記
の場合に生じる立体交差部におけるビット線の容量アン
バランスを打ち消されるようにされている。
続線としてビット線BL1 はアルミニウム配線層が用いら
れ、ビット線/BL1はポリシリコン配線層が用いられてい
るような場合である。図２に示す実施の形態では、上記
の場合に生じる立体交差部におけるビット線の容量アン
バランスを打ち消されるようにされている。
【００１９】より具体的にいえば、図２の構成であれば
ビット線中央部の交差ではビット線BL1 はアルミニウム
配線層、ビット線/BL1はポリシリコン配線層が利用さ
れ、ビット線開放端部の交差部ではビット線BL1 はポリ
シリコン配線層、ビット線/BL1はアルミニウム配線層が
利用されているから、ビット線中央部の交差で生じた容
量のアンバランスは、ビット線開放端部の交差で生じた
容量のアンバランスによって打ち消されていることにな
る。よって、ビット線対を構成する各ビット線の浮遊容
量は完全に等しいものになる。
ビット線中央部の交差ではビット線BL1 はアルミニウム
配線層、ビット線/BL1はポリシリコン配線層が利用さ
れ、ビット線開放端部の交差部ではビット線BL1 はポリ
シリコン配線層、ビット線/BL1はアルミニウム配線層が
利用されているから、ビット線中央部の交差で生じた容
量のアンバランスは、ビット線開放端部の交差で生じた
容量のアンバランスによって打ち消されていることにな
る。よって、ビット線対を構成する各ビット線の浮遊容
量は完全に等しいものになる。
【００２０】上記２つの実施の形態は、図４を参照して
説明した従来の半導体記憶装置を改良したものであった
が、図３を参照して説明した半導体記憶装置において
も、この発明の技術的思想を利用して同様の改良が施
せ、その結果上記実施の形態と同様な効果が得られるこ
とはもちろんである。
説明した従来の半導体記憶装置を改良したものであった
が、図３を参照して説明した半導体記憶装置において
も、この発明の技術的思想を利用して同様の改良が施
せ、その結果上記実施の形態と同様な効果が得られるこ
とはもちろんである。
【００２１】また、上記実施の形態においてコラムデコ
ーダ１から延びるコラムデコーダ出力線２は、各ビット
線と同一の配線層に形成されている場合であっても、あ
るいは異なる配線層に形成されている場合であっても構
わない。
ーダ１から延びるコラムデコーダ出力線２は、各ビット
線と同一の配線層に形成されている場合であっても、あ
るいは異なる配線層に形成されている場合であっても構
わない。
【００２２】また、上記実施の形態の説明では、メモリ
セルアレイブロックは＃１と＃２との２つの場合を取り
上げたが、メモリセルアレイブロックがさらに多くのブ
ロックに分割されており、それらブロックに共通的なコ
ラムデコーダが設けられている場合であってもよい。
セルアレイブロックは＃１と＃２との２つの場合を取り
上げたが、メモリセルアレイブロックがさらに多くのブ
ロックに分割されており、それらブロックに共通的なコ
ラムデコーダが設けられている場合であってもよい。
【００２３】また、上記説明ではビット線対の立体交差
の数は１箇所または２箇所としたが、必要に応じてさら
に多くの立体交差を形成してもよい。
の数は１箇所または２箇所としたが、必要に応じてさら
に多くの立体交差を形成してもよい。
【００２４】さらにまた、平行に配列された複数のビッ
ト線対間に適当な間隔でコラムデコーダ出力線２が配列
されている場合のみならず、ビット線対の浮遊容量のア
ンバランスを発生させる要因として他の信号線、たとえ
ば母データ線やアドレス線等がビット線の配列間に盛り
込まれている場合にも、この発明を適用してビット線の
浮遊容量のアンバランスを防ぐことができる。
ト線対間に適当な間隔でコラムデコーダ出力線２が配列
されている場合のみならず、ビット線対の浮遊容量のア
ンバランスを発生させる要因として他の信号線、たとえ
ば母データ線やアドレス線等がビット線の配列間に盛り
込まれている場合にも、この発明を適用してビット線の
浮遊容量のアンバランスを防ぐことができる。
【００２５】
【発明の効果】以上のように、この発明は対をなすビッ
ト線の配置位置が入れ替わるように立体的に交差したの
で、対をなすビット線相互の浮遊容量が等しくでき、ビ
ット線対からの信号読み出し動作の余裕を向上させて、
信頼性の高い半導体記憶装置を得ることができる。
ト線の配置位置が入れ替わるように立体的に交差したの
で、対をなすビット線相互の浮遊容量が等しくでき、ビ
ット線対からの信号読み出し動作の余裕を向上させて、
信頼性の高い半導体記憶装置を得ることができる。
【図１】 この発明の一実施の形態に係る半導体記憶装
置のメモリアレイ部の回路図である。
置のメモリアレイ部の回路図である。
【図２】 この発明の他の実施の形態に係る半導体記憶
装置のメモリアレイ部の回路図である。
装置のメモリアレイ部の回路図である。
【図３】 従来の半導体記憶装置のメモリアレイ部の回
路図である。
路図である。
【図４】 従来の半導体記憶装置のメモリアレイ部の回
路図である。
路図である。
１ コラムデコーダ、 ２ コラムデコーダ出力線 BL,/BL ビット線
Claims (4)
- 【請求項１】 並行して配列された複数のビット線対
と、 前記複数のビット線対にそれぞれ接続された情報電荷蓄
積用のメモリセルと、 前記複数のビット線対のうちの所定数のビット線対に共
通して対応し、前記ビット線対に並行して配置され、対
応した前記ビット線対を選択的に能動化するためのコラ
ム信号線とを備え、 前記各ビット線対は、対をなすビット線の配置位置が入
れ替わるように任意の場所で立体的に交差されているこ
とを特徴とする、半導体記憶装置。 - 【請求項２】 前記コラム信号線は、所定数のビット線
対ごとに１本配置されてなることを特徴とする、特許請
求の範囲第１項記載の半導体記憶装置。 - 【請求項３】 並行して配列された複数のビット線対
と、 前記複数のビット線対にそれぞれ接続された情報電荷蓄
積用のメモリセルと、 前記複数のビット線対のうちの所定数のビット線対に共
通して対応し、前記ビット線対に並行して配置された信
号供給線とを備え、 前記各ビット線対は、対をなすビット線の配置位置が入
れ替わるように、任意の場所で立体的に交差されてお
り、かつ各ビット線対の交差は、対をなす各々のビット
線が浮遊容量をバランスするように配置されることを特
徴とする、半導体記憶装置。 - 【請求項４】 前記立体交差は、少なくとも、各ビット
線対の長さ方向の中央部で形成されていることを特徴と
する、特許請求の範囲第３項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8131334A JP2879772B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8131334A JP2879772B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62020716A Division JPH0740431B2 (ja) | 1987-01-30 | 1987-01-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08273350A true JPH08273350A (ja) | 1996-10-18 |
| JP2879772B2 JP2879772B2 (ja) | 1999-04-05 |
Family
ID=15055522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8131334A Expired - Fee Related JP2879772B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2879772B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7653780B2 (en) | 2003-05-26 | 2010-01-26 | Nec Electronics Corporation | Semiconductor memory device and control method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198592A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Semiconductor memory device |
-
1996
- 1996-04-25 JP JP8131334A patent/JP2879772B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198592A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Semiconductor memory device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7653780B2 (en) | 2003-05-26 | 2010-01-26 | Nec Electronics Corporation | Semiconductor memory device and control method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2879772B2 (ja) | 1999-04-05 |
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| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981215 |
|
| S111 | Request for change of ownership or part of ownership |
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