JP4316469B2 - 自動設計装置 - Google Patents

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Description

本発明は、半導体集積回路に係り、特に斜め配線と直交配線とを有する多層配線構造の半導体集積回路を設計するための自動設計装置、自動設計方法、及び半導体集積回路に関する。
近年の集積回路の微細化に伴い、隣接する配線間のクロストークの問題が懸念されている。特に、配線ピッチが９０ｎｍ以下になると、クロストークが発生する可能性が高くなるため、クロストークの抑制を行うための様々な技術が検討がされている。
配線間のクロストーク発生を抑制する技術として、斜め配線技術を用いた多層配線技術がある（例えば、特許文献１参照。）。斜め配線技術とは、配線を０度、９０度方向に延伸させた「直交配線」に対し、配線を４５度、１３５度方向に延伸させた「斜め配線」を利用する技術である。斜め配線技術の採用により、斜め配線を配置するための配線格子のピッチも、直交配線の配線格子のピッチに比べて√２倍になる。このため、デザインルールに違反することなく配線ピッチを広げることができ、クロストークも低減できる。
しかし、現在一般的に用いられる斜め配線技術を用いた多層配線技術では、直交配線の配線格子が配置される配線層の上層に、単純に斜め方向の配線格子を配置した配線層を配置している。このため、直交配線の配線格子の格子点と斜め配線の配線格子の格子点とがずれる傾向にある。格子点がずれると、配線の直交部分にビアホールを置く際に、隣接する直交配線の格子点と斜め配線の格子点とのいずれかにはビアホールが置くことができない。このため、別の位置にビアホールを配置しなければならない。格子点のズレの問題は、配線の微細化が進むにつれて顕在化するため、ビアホールの配置位置の制約により、設計工程が複雑化する。
特開２００４−０３１８３０号公報
本発明は、斜め配線と直交配線とを有する多層配線構造の半導体集積回路においてクロストークの発生を抑制でき、ビアホールの配置制約の少ない半導体集積回路が設計可能な自動設計装置、自動設計方法、及び半導体集積回路を提供する。
本発明の第１の特徴は、（イ）第１線群及び第１線群に直交する第２線群により定義される第１格子領域、及び第１及び第２線群に接続され、第１線群に斜めに延伸する第３線群及び第３線群に直交する第４線群により定義される第１斜め格子領域を第１配線層にそれぞれ設定し、第１〜第４線群を基準として、第１格子領域に第１配線を配置すると共に、第１斜め格子領域に第１配線の長手方向に斜めに延伸する第１斜め配線を配置する第１層配線部と、（ロ）第１格子領域及び第１斜め格子領域上に重なる位置に、第１及び第２線群により定義される第２格子領域及び第３及び第４線群により定義される第２斜め格子領域をそれぞれ第２配線層に設定し、第１〜第４線群を基準として、第２格子領域に第２配線を配置すると共に、第２斜め格子領域に第２配線の長手方向に斜めに延伸する第２斜め配線を配置する第２層配線部と、（ハ）第２格子領域及び第２斜め配線格子領域に重なる位置に、第１及び第１線群により定義される上層格子領域及び第３及び第４線群により定義される上層斜め格子領域を、それぞれ第２層配線層上のすべての上層配線層上に設定する上層配線部とを含む自動設計装置であることを要旨とする。
本発明によれば、斜め配線と直交配線とを有する多層配線構造の半導体集積回路においてクロストークの発生を抑制でき、ビアホールの配置制約の少ない自動設計装置、自動設計方法、及び半導体集積回路が提供できる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平均寸法の関係、各層の厚みの比率等は、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。
−自動設計装置−
本発明の第１の実施の形態に係る自動設計装置は、図１に示すように、操作者からのデータや命令などの入力を受け付ける入力装置４と、レイアウト設計等の種々の演算を実行する演算処理部（ＣＰＵ）１と、レイアウト結果等を出力する出力装置５と、半導体集積回路のレイアウト設計に必要な所定のデータ等を記憶したデータ記憶装置２と、半導体集積回路のレイアウトプログラム等を記憶したプログラム記憶装置６とを備える。
ＣＰＵ１は、自動設計装置のメモリ空間内に仮想的に設置された半導体集積回路のチップ領域上に、複数の配線を配置する。このため、ＣＰＵ１は、情報抽出部１０、第１層配線部１４，第２層配線部１５，・・・下（ｋ−１）層配線部１６、上（ｋ）層配線部１７・・・を備える。
情報抽出部１０は、チップ領域上に配置されるセル、マクロセル、メガセル等の回路素子の配置情報や、電源配線、クロック配線、信号配線等の配線を各配線層に配置するために必要な情報をデータ記憶装置２から抽出する。
第１層配線部１４は、チップ領域上に配置されたセルの配置情報に基づいて、第１層目の配線層に配線を配置する。第１層配線部１４は、図２（ａ）に示すように、チップ領域情報抽出部１４１、第１格子領域設定部１４２、第１斜め格子領域設定部１４３、第１配線部１４４、第１置換領域設定部１４５、及び第１再配線部１４６を備える。
チップ領域情報抽出部１４１は、チップ領域に配置されるＲＡＭ、ＲＯＭ等の回路素子（マクロセル）の配置情報を抽出する。第１格子領域設定部１４２は、チップ領域情報抽出部１４１が抽出した回路素子の配置情報及び予め設定された配線の優先方向、配線条件等を、データ記憶装置２から読み出して、例えば、図３（ａ）に示すように、優先方向（図３（ａ）においては紙面縦方向）に対してそれぞれ平行に延伸する第１グリッド（第１線群）Ｘ１，Ｘ2，Ｘ3，・・・Ｘp-1，Ｘp，Ｘp+1，・・・及び第１グリッドＸ１，Ｘ2，Ｘ3，・・・Ｘp-1，Ｘp，Ｘp+1，・・・に直交する第２グリッド（第２線群）Ｙ１，Ｙ2，Ｙ3，・・・Ｙp-1，Ｙp，Ｙp+1，・・・により定義された複数の矩形領域からなる第１格子領域４０１ａを、第１配線層４００ａに設定する。
第１斜め格子領域設定部１４３は、チップ領域情報抽出部１４１が抽出したマクロセルの配置情報、配線情報等を読み出し、第１グリッドＸ１，Ｘ2，Ｘ3，・・・Ｘp-1，Ｘp，Ｘp+1，・・・の延伸する優先方向に対し、時計回り又は反時計回りに４５度回転させた方向（図３（ａ）においては右上方向）に延伸する第３グリッド（第３線群）Ｓp-1，Ｓp，Ｓp+1，・・・、及び第３グリッドＳp-1，Ｓp，Ｓp+1，・・・に直交する第４グリッド（第４線群）Ｔp-1，Ｔp，Ｔp+1，・・・により定義された複数の矩形領域からなる第１斜め格子領域４０２ａ，４０２ｂ，４０２ｃを、第１配線層４００ａ上の、例えば下層にマクロセルが配置された領域に設定する。なお、第１斜め格子４０２ａ，４０２ｂ，４０２ｃの配置位置は、マクロセルが配置される領域の上層に限られず、目的又は用途により適宜設定可能であることは勿論である。
図３（ａ）は、第１配線層４００ａの配線の優先方向が紙面に対して垂直方向であり、マクロセルが配置された領域の上層に第１斜め格子領域４０２ａ，４０２ｂ，４０２ｃを配置した場合の一例を示す。一方、図３（ｂ）は、第１配線層４００ａの配線の優先方向が斜め方向（紙面に対して右上方向）である場合の一例を示す。図３（ａ）及び図３（ｂ）から分かるように、第１格子領域４０１ａと第１斜め格子領域４０２ａ，４０２ｂ，４０２ｃとの境界にある第１グリッドＸ１，Ｘ2，Ｘ3，・・・Ｘp-1，Ｘp，Ｘp+1，・・・、第２グリッドＹ１，Ｙ2，Ｙ3，・・・Ｙp-1，Ｙp，Ｙp+1，・・・の終端部分は、第３グリッドＳp-1，Ｓp，Ｓp+1，・・・、及び第４グリッドＴp-1，Ｔp，Ｔp+1，・・・の終端部分にそれぞれ接続されている。
図２（ａ）に示す第１配線部１４４は、第１格子領域設定部１４２及び第１斜め格子領域設定部１４３が設定した第１〜第４グリッドＸp-1，Ｘp，Ｘp+1，・・・、Ｙp-1，Ｙp，Ｙp+1，・・・、Ｓp-1，Ｓp，Ｓp+1，・、Ｔp-1，Ｔp，Ｔp+1，・・・を基準とし、優先方向に延伸する複数の第１配線と第１配線に対して斜めに延伸する複数の第１斜め配線を、第１配線層４００ａに配置する。なお、第１〜第４グリッドＸp-1，Ｘp，Ｘp+1，・・・、Ｙp-1，Ｙp，Ｙp+1，・・・、Ｓp-1，Ｓp，Ｓp+1，・、Ｔp-1，Ｔp，Ｔp+1，・・・により定義される矩形領域の幅は、ビア配置等を考慮した最小間隔に設定することができる。しかしながら、各グリッド上に配置する配線は、必ずしも第１〜第４グリッドＸp-1，Ｘp，Ｘp+1，・・・、Ｙp-1，Ｙp，Ｙp+1，・・・、Ｓp-1，Ｓp，Ｓp+1，・、Ｔp-1，Ｔp，Ｔp+1，・・・により定義された矩形領域のそれぞれに配置する必要はなく、必要に応じて必要な領域に配線可能である。
第１置換領域設定部１４５は、第１配線部１４４が配置した第１配線及び第１斜め配線の配線結果を読み出して、配線ピッチが狭く、クロストークの発生の可能性のある領域を、第１置換領域として設定する。例えば、隣接する複数のマクロセルの間の領域は、配線幅が狭く設定され、クロストークが発生しやすい。このため、第１置換領域設定部１４５は、入力装置４から入力される操作者の命令等に基づいて、例えば、図４（ａ）に示すように、第１斜め格子領域４０２ａと第１斜め格子領域４０２ｂとの間に第１置換領域４０３ａを設定する。第１斜め格子領域４０２ａと第１斜め配線格子域４０２ｃとの間には、第１置換領域４０３ｂを設定する。第１斜め格子領域４０２ｂと第１斜め格子領域４０２ｃとの間には、第１置換領域４０３ｃを設定する。さらに、第１置換領域設定部１４５は、第１置換領域４０３ａ，４０３ｂ，４０３ｃに既に存在する配線を引きはがし、引きはがした配線のグリッドの延伸する方向からみて時計回り又は反時計回りに４５°方向に延伸する方向に、第５グリッド（第５線群）Ｕp-1・・・、及び第５グリッドＵp-1，・・・に直交する第６グリッド(第６線群）Ｖp-1・・・により定義された複数の格子領域を配置する。
第１置換領域４０３ａ，４０３ｂ，４０３ｃの設定は、プログラム記憶装置６に格納されたレイアウトプログラム等により第１置換領域設定部１４５が配線の混雑度等を計算することで、自動的に行ってもよい。
例えば、図４（ｂ）に示すように、第１置換領域設定部１４５は、第１配線層４００ａに設定された第１斜め格子領域４０２ｂ上に、第１置換領域４０３ｄ，４０３ｅを設定することができる。さらに、第１置換領域設定部１４５は、第１置換領域４０３ｄ，４０３ｅに既に存在する配線を引きはがし、引きはがした配線のグリッドの延伸する方向からみて時計回り又は反時計回りに４５°方向に延伸する方向に、第５グリッドＵp-1，Ｕp，Ｕp+1，・・・、及び第５グリッドＵp-1，Ｕp，Ｕp+1，・・・に直交する第６グリッドＶp-1，Ｖp，Ｖp+1，・・・により定義された複数の格子領域を配置してもよい。第５グリッドＵp-1，Ｕp，Ｕp+1，・・・及び第６グリッドＶp-1，Ｖp，Ｖp+1，・・・の終端部は、第１斜め格子領域４０２ｂに配置された第３グリッドＳp-1，Ｓp，Ｓp+1，・・・、及び第４グリッドＴp-1，Ｔp，Ｔp+1，・・・の終端部分にそれぞれ接続されている。
図５（ａ）に示すように、第１置換領域設定部１４５は、図４（ｂ）の第１斜め格子領域４０２ａ上の部分的な領域に対しても、第１置換領域４０３ｐ，４０３ｑ，４０３ｓ，４０３ｔをそれぞれ設定することができる。第１置換領域４０３ｐ，４０３ｑ，４０３ｓ，４０３ｔの設定は、入力装置４を介して操作者が任意に設定してもよいし、プログラム記憶装置６に格納されたレイアウトプログラム等により、第１置換領域設定部１４５が配線の混雑度等を計算することで、自動的に行ってもよい。
第１再配線部１４６は、第５及び第６グリッドＵp-1，Ｕp，Ｕp+1，・・・、Ｖp-1，Ｖp，Ｖp+1，・・・を基準として、図５（ｂ）に示すように、第１配線層４００ａに、優先方向に延伸する複数の第１配線及び第１配線に対して斜めに延伸する複数の第１斜め配線のいずれかを再配線する。なお、再配線は、必ずしも第５及び第６グリッドＵp-1，Ｕp，Ｕp+1，・・・、Ｖp-1，Ｖp，Ｖp+1，・・・により定義された矩形領域各々に配置する必要はない。図５（ｂ）から分かるように、必要に応じて、第５及び第６グリッドＵp-1，Ｕp，Ｕp+1，・・・、Ｖp-1，Ｖp，Ｖp+1，・・・上の必要な領域に配線可能である。
第２層配線部１５は、例えば図６に示すように、第１配線層４００の第１格子領域４０１ａ及び第１斜め格子領域４０２ａ，４０２ｂ等の位置情報に基づいて、第２配線層に配線を配置する。第３層目、第４層目、第５層目の配線も同様に、下層の情報に基づいて配線を配置する。第２層目、第３層目、第４層目、第５層目・・・に配線を配置する動作はそれぞれ実質的に同様であるので、詳細については、最上層の配線を行う上（ｋ＋１）層配線部１７により説明する。
図１に示す上（ｋ＋１）層配線部１７は、図２（ｂ）に示すように、下（ｋ）層情報抽出部１７１、第ｋ＋１格子領域設定部１７２，第ｋ＋１斜め格子領域設定部１７３，及び第ｋ＋１配線部１７４を有する。
下（ｋ）層情報抽出部１７１は、図６に示すように、第ｋ配線層８００ａの第ｋ格子領域８０１ａ及び第ｋ斜め格子領域８０２ａ，８０２ｂの位置情報を抽出する。第ｋ＋１格子領域設定部１７２は、下（ｋ）層情報抽出部１７１が抽出した第ｋ配線層８００ａの格子領域の情報、配線の優先方向、配線条件等をデータ記憶装置２から読み出して、第ｋ格子領域８０１ａの直上に重なるように第ｋ＋１格子領域９０１ａを設定する。同様に、第ｋ＋１斜め格子領域設定部１４３は、下（ｋ）層情報抽出部１７１が抽出した第ｋ配線層８００ａの格子領域の情報、配線の優先方向、配線条件等をデータ記憶装置２から読み出して、第ｋ斜め格子領域８０２ａ，８０２ｂの直上に重なるように、第ｋ＋１斜め格子領域９０２ａ，９０２ｂを設定する。第ｋ＋１配線部１７４は、第ｋ格子領域設定部１７２及び第ｋ＋１斜め格子領域設定部１７３が設定した格子領域情報を、データ記憶装置２から読み出して、第ｋ配線層９００ａ上に、優先方向に平行に延伸する複数の第ｋ＋１配線及び第ｋ＋１配線の延伸する方向から時計回り又は反時計回りに４５°回転させた方向に延伸する複数の第ｋ＋１斜め配線を配置する。
図１に示すデータ記憶装置２は、セル情報記憶部２１、配線情報記憶部２２、第１層情報記憶部２４、第２層情報記憶部２５、・・・下（ｋ）層情報記憶部２６、上（ｋ＋１）層情報記憶部２７、・・・を備える。セル情報記憶部２１は、チップ領域上に配置されるセル、マクロセル、メガセルの形状、大きさ、位置、回路等の情報を記憶する。配線情報記憶部２２は、多層配線を形成するのに必要な配線情報や回路の接続情報等を記憶する。第１層情報記憶部２４は、チップ領域上に第１配線層４００ａを配置するために必要な各種情報を記憶する。上（ｋ＋１）層情報記憶部２７は、下（ｋ）配線層８００ａの上層に上（ｋ＋１）配線層９００ａを配置するために必要な各種情報を記憶する。
図１において入力装置４は、キーボード、マウス、ライトペン又はフレキシブルディスク装置等を含む。操作者は、入力装置４より入出力データを指定したり自動設計に必要な数値等の設定が可能である。入力装置４により、出力データの形態等のレイアウトパラメータの設定、或いは演算の実行及び中止等の指示も入力可能である。出力装置５は、それぞれディスプレイ及びプリンタ装置等を含み、入出力データやレイアウト結果等を表示する。プログラム記憶装置６は、入出力データやレイアウトパラメータ及びその履歴や、演算途中のデータ、プログラム等を記憶する。
後述する自動設計方法により更に明らかとなるが、実施の形態に係る自動設計装置によれば、配線ピッチが狭くクロストークの発生が懸念される領域に、斜め配線を配置するための矩形領域（第１斜め格子領域４０２ａ，第１置換領域４０３ａ等）が設定され、その他の領域には、直交配線を配置するための矩形領域（第１格子領域４０１ａ）が設定される。配線ピッチの狭い領域に、選択的に斜め配線を配置することにより、配線ピッチを拡大することができ、クロストークの発生を抑制できる。また、斜め配線の採用により、ゲート数を約３０％増加させることができるので、半導体集積回路の高密度化も図れる。さらに、実施の形態に係る自動設計装置によれば、第１斜め格子設定部１４３により、チップ領域の情報に基づいて、クロストークの発生が懸念されるＲＡＭ、ＲＯＭ、ＤＳＰ等の回路素子が配置される領域上に予め第１斜め格子領域４０２ａ，４０２ｂを設定することが可能である。このため、クロストークの発生を更に抑制可能な半導体集積回路が設計できる。
実施の形態に係る自動設計装置を用いて自動配線を行った場合は、図６の概念図に示すように、第１配線層４００ａに、第１格子領域４０１ａ及び第１斜め格子領域４０２ａ，４０２ｂがそれぞれ配置される。第２配線層５００ａには、第１格子領域４０１ａの直上に重なり合う領域に第２格子領域５０１ａが配置され、第１斜め格子領域４０２ａ，４０２ｂの直上に重なり合う領域に第２斜め格子領域５０２ａ，５０２ｂが配置される。第３配線層６００ａ上には、第２格子領域５０１ａの直上に重なり合う領域に第３格子領域６０１ａが配置され、第２斜め格子領域５０２ａ，５０２ｂの直上に重なり合う領域に第３斜め格子領域６０２ａ，６０２ｂがそれぞれ配置される。第４配線層７００ａ上には、第３格子領域６０１ａの直上に重なり合う領域に第４格子領域７０１ａが配置され、第３斜め格子領域６０２ａ，６０２ｂの直上に重なり合う領域に第４斜め格子領域７０２ａ，７０２ｂが配置される。第ｋ配線層８００ａには、第ｋ−１格子領域の直上に重なり合う領域に第ｋ格子領域８０１ａが配置され、第ｋ−１斜め格子領域の直上に重なり合う領域に第ｋ斜め格子領域８０２ａ，８０２ｂがそれぞれ配置される。
このように、実施の形態に係る自動設計装置によれば、斜め配線を配置するための第１斜め格子領域４０２ａ，４０２ｂ、第２斜め格子領域５０２ａ，５０２ｂ、・・・第ｋ＋１斜め格子領域９０２ａ，９０２ｂが、チップ領域上の全ての層でそれぞれ重なり合うように配置される。直交配線を配置するための第１格子領域４０１ａ、第２格子領域５０１ａ，・・・第ｋ＋１格子領域９０１ａは、チップ領域上の各層でそれぞれ重なり合うように配置される。この結果、各配線層に配置する第１〜第６グリッドＸp-1，Ｘp，Ｘp+1，・・・、Ｙp-1，Ｙp，Ｙp+1，・・・、Ｓp-1，Ｓp，Ｓp+1，・、Ｔp-1，Ｔp，Ｔp+1，・・・、Ｕp-1，Ｕp，Ｕp+1，・・・、Ｖp-1，Ｖp，Ｖp+1，・・・の配置位置が一致するため、直交配線を配置するための格子点と斜め配線を配置するための格子点のズレが発生しない。よって、配線を微細化、多層化させる場合においても、格子点のズレによるビアホールを配置位置制約の問題が生じないので、配線設計を容易にすることができる。
次に、実施の形態に係る自動設計方法について、図７のフローチャートを用いて説明する。
（ａ）ステップＳ１００において、図１に示す情報抽出部１０は、半導体集積回路の配線設計に必要なセル情報、配線情報等の各種情報を抽出する。チップ領域上に配置されたセル、マクロセル、メガセルのセル情報（回路情報）は、入力装置４を介してセル情報記憶部２１に記憶される。チップ領域の上層に多層配線層を形成するため配線条件等は、入力装置４を介して配線情報記憶部２２に記憶される。
（ｂ）ステップＳ１１０において、図１に示す第１配線層４００ａの配線設計を行う。ステップＳ１１１において、図２（ａ）のチップ領域情報抽出部１４１は、セル情報記憶部２１に記憶されたチップ領域の回路情報を抽出する。なお、半導体集積回路の詳細な構造は、特に限定されない。例えば、ＮＡＮＤ，ＮＯＲ，ＡＮＤ，ＤＲＡＭ，ＬＯＧＩＣ，ＤＲＡＭ混在ＬＯＧＩＣ等のＡＳＩＣであってもよいし、ＦＰＧＡ，ＣＰＬＤ等のプログラマブルデバイス（ＰＬＤ）であってもよい。ＡＳＩＣとＰＬＤとが混在した半導体集積回路であっても構わない。
（ｃ）ステップＳ１１２において、第１格子領域設定部１４２は、チップ領域情報抽出部１４１が抽出した回路情報及び配線情報記憶部２２に格納された配線情報を読み出して、図４（ａ）に示すように、第１グリッドＸ１，Ｘ2，Ｘ3，・・・Ｘp-1，Ｘp，Ｘp+1，・・・及び第２グリッドＹ１，Ｙ2，Ｙ3，・・・Ｙp-1，Ｙp，Ｙp+1，・・・により定義された複数の矩形領域からなる第１格子領域４０１ａを、第１配線層４００ａ上に設定する。第１斜め格子領域設定部１４３は、チップ領域情報抽出部１４１が抽出したセル情報、配線情報等を読み出し、図４（ａ）に示すように、第３グリッドＳp-1，Ｓp，Ｓp+1，・・・及び複数の第４グリッドＴp-1，Ｔp，Ｔp+1，・・・により定義された複数の矩形領域からなる第１斜め格子領域４０２ａ，４０２ｂ，４０２ｃを、第１配線層４００ａ上に設定する。例えば、第１配線層４００ａの下層にＲＡＭ、ＲＯＭ等のある程度部分的な領域が必要なマクロセルが設定されており、ＲＡＭ、ＲＯＭ等が配置された領域の直上に斜め配線を設定したい場合は、第１斜め格子領域設定部１４３は、ＲＡＭ、ＲＯＭ等が配置された領域の直上に第１斜め格子領域４０２ａ，４０２ｂ，４０２ｃを設定する。
（ｄ）ステップＳ１１３において、第１配線部１４４は、第１格子領域設定部１４２及び第１斜め格子領域設定部１４３が設定した第１〜第４グリッドＸp-1，Ｘp，Ｘp+1，・・・、Ｙp-1，Ｙp，Ｙp+1，・・・、Ｓp-1，Ｓp，Ｓp+1，・、Ｔp-1，Ｔp，Ｔp+1，・・・を基準として、優先方向に延伸する複数の第１配線（図示省略）と第１配線に対して斜めに延伸する複数の第１斜め配線（図示省略）を、第１配線層４００ａに配置する。
（ｅ）ステップＳ１１４において、第１置換領域設定部１４５は、クロストークが発生する可能性のある領域に、図４（ａ）又は図４（ｂ）に示すように、第１置換領域４０３ａ，４０３ｂ，４０３ｃ，４０３ｄ，４０３ｅ，・・・を設定する。第１置換領域４０３ａ，４０３ｂ，４０３ｃ，４０３ｄ，４０３ｅの設定は、操作者が入力装置４を介して指示することもできるし、第１置換領域設定部１４５が自動的に設定することもできる。
（ｆ）ステップＳ１１５において、第１置換領域設定部１４５は、第１配線部１４４により配線された第１置換領域４０３ａ，４０３ｂ，４０３ｃ，４０３ｄ，４０３ｅ上の複数の第１配線又は第１斜め配線を引きはがし、引きはがした領域に再配線をするための第５グリッドＵp-1，Ｕp，Ｕp+1，・・・、及び第６グリッドＶp-1，Ｖp，Ｖp+1，・・・により定義された複数の矩形領域を、第１置換領域４０３ａ，４０３ｂ，４０３ｃ，４０３ｄ，４０３ｅ上に配置する。ステップＳ１１６において、第１再配線部１４６は、第５及び第６グリッドＵp-1，Ｕp，Ｕp+1，・・・、Ｖp-1，Ｖp，Ｖp+1，・・・を基準として、第１配線層４００ａ上に、複数の第１配線と第１配線に対して斜めに延伸する複数の第１斜め配線のいずれかを再配線する。第１配線層４００ａの配線情報は、図１の第１層情報記憶部２４に記憶させる。
（ｇ）ステップＳ１２０において、第１配線層４００ａの上層の第ｋ＋１層配線層９００ａの配線設計を行う。ステップＳ１２１において、下（ｋ）層情報抽出部１７１は、下（ｋ）層情報記憶部２６に記憶された第ｋ配線領域８０１ａの情報を抽出する。ステップＳ１２２において、第ｋ＋１格子領域設定部１７２は、下（ｋ）層情報抽出部１７１が抽出した配線領域の情報、及び配線情報記憶部２２に記憶された配線の優先方向、配線条件等を読み出して、図６に示すように、第ｋ格子領域８０１ａの直上に第ｋ＋１格子領域９０１ａを設定する。第ｋ＋１斜め格子領域設定部１４３は、下（ｋ）層情報抽出部１７１が抽出した配線領域の情報及び配線情報記憶部２２に記憶された配線条件等を読み出して、第ｋ斜め格子領域８０２ａ，８０２ｂの直上に、それぞれ第ｋ＋１斜め格子領域９０２ａ，９０２ｂを設定する。
（ｈ）ステップＳ１２３において、第ｋ＋１配線部１７４は、第ｋ格子領域設定部１７２及び第ｋ＋１斜め格子領域設定部１７３が設定した配線領域の情報を基に、第ｋ配線層９００ａ上に、優先方向に平行に延伸する複数の第ｋ＋１配線（図示省略）及び第ｋ＋１配線の延伸する方向から時計回り又は反時計回りに４５°回転させた方向に延伸する複数の第ｋ＋１斜め配線（図示省略）を配置し、配線結果を上（ｋ＋１）層情報記憶部２７に記憶させる。
実施の形態に係る自動設計方法によれば、図６に例示するように、第１〜第ｋ＋１配線層４００ａ〜９００ａの全ての配線層において、斜め配線を配置する第１斜め格子領域４０２ａ，４０２ｂ上に重ね合わせるように、第２斜め格子領域５０２ａ，５０２ｂ、・・・第ｋ斜め格子領域９０２ａ，９０２ｂが配置される。このため、各配線層に配置する第１〜第６グリッドＸp-1，Ｘp，Ｘp+1，・・・、Ｙp-1，Ｙp，Ｙp+1，・・・、Ｓp-1，Ｓp，Ｓp+1，・、Ｔp-1，Ｔp，Ｔp+1，・・・、Ｕp-1，Ｕp，Ｕp+1，・・・、Ｖp-1，Ｖp，Ｖp+1，・・・の配置位置を揃えることができる。配置位置を揃えることで、グリッドのズレによるビアホール配置制約の問題を低減できるので、配線を微細化、多層化する際においても、配線設計を容易化できる。さらに、各配線層上に斜め配線を設定するための矩形領域を設定することで、直交配線のみを用いる場合に比べて、配線ピッチを拡大できると共にゲート数を約３０％増加させることもできる。この結果、半導体集積回路の配線効率が向上し、高密度化が図れる。
−半導体集積回路−
次に、実施の形態に係る自動設計方法を用いて製造可能な半導体集積回路の一例を、図８の平面図及び図９の断面図に示す。実施の形態に係る半導体集積回路は、図９に示すように、基板３０と、基板３０上の複数の素子３１ａ，３１ｂと、複数の素子３１ａ，３１ｂ上の第１絶縁膜４０を有する。第１絶縁膜４０には、第１優先方向に対して平行に延伸する複数の第１配線４１ａ，４１ｂ，・・・４１ｌ，・・・を含む第１配線領域４０１、及び第１配線４１ａ，４１ｂ，・・・４１ｌ，・・・に接続され、第１優先方向に対して斜めに延伸する複数の第１斜め配線４２ｄ，４２ｅ，４２ｆ，・・・を含む第１斜め配線領域４０２を含む第１配線層４００を有する。
図９に示すように、第１配線４１ｌは、第１絶縁膜４０中に埋め込まれた第１ビアプラグ３５ｌを介して、基板３０上の素子３１ｂに電気的に接続されている。第１斜め配線４２ｅ，４２ｆは、第１絶縁膜４０中に埋め込まれた第１ビアプラグ３５ｅ，３５ｆを介して素子３１ａに電気的に接続されている。第１配線４１ｌ，第１斜め配線４２ｅ，４２ｆ及び第１絶縁膜４０の上には、拡散防止用の第１ストッパ膜４７が配置されている。
第１ストッパ膜４７上には、第２絶縁膜５０が配置されている。第２絶縁膜５０上面には、図９の断面からは見えない第２配線及び第２配線に接続された第２斜め配線５２ｆ，５２ｇが配置されている。第２斜め配線５２ｆ，５２ｇは、第２絶縁膜５０中に埋め込まれた第２ビアプラグ４５ｆ，４５ｇを介して第１斜め配線４２ｅ，４２ｆに接続されている。第２斜め配線５２ｆ，５２ｇ及び第２絶縁膜５０の上には、第２ストッパ膜５７が配置されている。
第２ストッパ膜５７上には、第３絶縁膜６０が配置されている。第３絶縁膜６０には、図９の断面からは見えない第３配線及び第３配線に接続された第３斜め配線６２ｅ，６２ｆ及び第３配線６２ｇが配置されている。第３斜め配線６２ｅ，６２ｆは、第３絶縁膜６０中に埋め込まれた第３ビアプラグ５５ｅ，５５ｆを介して第２斜め配線５２ｆ，５２ｇに接続されている。第３配線６２ｇは、図９の断面からは見えない他の第３配線に接続されている。第３斜め配線６２ｅ，６２ｆ、第３配線６２ｇ、及び第３絶縁膜６０の上には、第３ストッパ膜６７が配置されている。
第３ストッパ膜６７上には、第４絶縁膜７０が配置されている。第４絶縁膜７０には、図９の断面からは見えない第４配線及び第４配線に接続された第４斜め配線７２ｇ，７２ｈが配置されている。第４斜め配線７２ｇ，７２ｈは、第４絶縁膜７０中に埋め込まれた第４ビアプラグ６５ｇ，６５ｈを介して第３斜め配線６２ｅ，６２ｆに接続されている。第４斜め配線７２ｇ，７２ｈ及び第４絶縁膜７０の上には、第４ストッパ膜７７が配置されている。
第１〜第４配線４１ａ，４１ｂ，・・・７１ａ，７１ｂ，・・・、第１〜第４斜め配線４２ａ，４２ｂ，・・・７１ａ，７１ｂ，・・・、第１〜第４ビアプラグ３５ｅ，３５ｆ，・・・，６５ｇ，６５ｈ，・・・の材料としては、アルミニウム（Ａｌ）、銅（Ｃｕ）、Ａｌ−Ｃｕ，Ａｌ−シリコン（Ｓｉ）−Ｃｕ，銀（Ａｇ），金（Ａｕ）等が使用可能である。第１〜第４絶縁膜４０，５０，６０，７０としては、比誘電率が３．０以下の低誘電率絶縁膜（ｌｏｗ−ｋ膜）が使用可能である。このような低誘電率絶縁膜としては、ポリシロキサン、ベンゾシクロブテン（ＢＣＢ）等の有機シリコン酸化膜、ハイドロゲン−シルセルオキサンのような無機シリコン酸化膜、或いはポリアリレンエーテル、パリレン、ポリイミドフロロポリマー等のフッ化炭素（ＣＦ）系膜等が好適である。
実施の形態に係る半導体集積回路によれば、クロストークの発生の懸念される領域に、斜め配線（第１〜第４斜め配線４２ａ，４２ｂ，・・・７２ａ，７２ｂ・・・）が配置される。このため、デザインルールに違反することなく配線ピッチを広げることができ、配線のクロストークによる半導体集積回路の誤動作も低減できる。さらに、斜め配線が配置される領域は、基板３０上の全ての配線層において、それぞれ重なり合うように対応して配置されるので、配線を多層化する場合においても、ビアの合わせずれを低減することができる。
次に、図１０〜図３０を用いて実施の形態に係る半導体集積回路の製造方法を説明する。なお、以下に述べる半導体集積回路の製造方法は一例であり、この変形例を含めて、これ以外の種々の方法により実現可能であることは勿論である。
（ａ）図１０に示すように、複数の素子３１ａ，３１ｂが形成された基板３０上に、シリコン酸化膜（ＳｉＯ2膜）等の第１絶縁膜４０を成膜する。第１絶縁膜４０の表面に、フォトレジスト膜３２をスピン塗布し、フォトリソグラフィ技術を用いてパターニングする。反応性イオンエッチング（ＲＩＥ）等により、パターニングされたフォトレジスト膜３２をエッチングマスクとして、第１絶縁膜４０の一部を選択的に除去し、図１１に示すように、溝３３ｅ，３３ｆ，３３ｌ及びビアホールを形成する。
（ｂ）第１絶縁膜４０上のフォトレジスト膜３２を除去し、図１２に示すように、第１絶縁膜４０及び溝３３ｅ，３３ｆ，３３ｌ及びビアホールの表面にバリアメタル３４を形成する。バリアメタル３４としては、タングステン（Ｗ）、窒化シリコン（ＴｉＳｉ），コバルトシリコン（ＣｏＳｉ）、ニッケル（Ｎｉ），ＮｉＳｉ，鉄シリコン（ＦｅＳｉ），アルミニウム（Ａｌ），Ａｌ−Ｓｉ−Ｃｕ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｇ，Ａｕ又はこれらを用いた積層膜が好適である。
（ｃ）図１３に示すように、バリアメタル３４の表面に、金属膜３６をメッキ法、ＣＶＤ法、又はＰＶＤ法等により堆積する。ＣＭＰ法により、金属膜３６を第１絶縁膜４０の表面が露出されるまで研磨し、図１４に示すように、バリアメタル３４ｅ上の第１ビアプラグ３５ｅ及び第１斜め配線４２ｅ、バリアメタル３４ｆ上の第１ビアプラグ３５ｆ及び第１斜め配線４２ｆ、及びバリアメタル３４ｌ上の第１配線４１ｌを形成する。この結果、図１５の平面図に示すように、第１配線領域４０１上を延伸する複数の第１配線４１ａ，４１ｂ，４１ｃ，・・・，４１ｌ，・・・が形成される。第１斜め配線領域４０２には、第１配線４１ａ，４１ｂ，４１ｃ，・・・に接続された第１斜め配線４２ａ，４２ｂ，・・・４１ｆ，・・・が形成される。
（ｄ）図１６に示すように、第１配線４１ｌ、第１斜め配線４２ｅ，４２ｆ、及び第１絶縁膜４０の表面に、ＣＶＤ等により第１ストッパ膜４７を配置する。第１ストッパ膜４７としては、シリコンカーバイド（ＳｉＣ）、シリコンカーバイドナイトライド（ＳｉＣＮ）、シリコンナイトライド（ＳｉＮ）、シリコンオキサイドカーバイド（ＳｉＯＣ）等が好適である。続いて、図１７に示すように、第１ストッパ膜４７の上に第２絶縁膜５０をＣＶＤ法等により成膜する。第２絶縁膜５０としては、ＳｉＯ2膜の他に、有機シリコン酸化膜、無機シリコン酸化膜、或いはＣＦ系膜等からなる低誘電率絶縁膜が好適である。そして、第２絶縁膜５０の上にフォトレジスト膜４２を塗布する。
（ｅ）フォトリソグラフィ技術を用いてフォトレジスト膜４２をパターニングする。図１８に示すように、パターニングされたフォトレジスト膜４２をエッチングマスクとして、ＲＩＥにより溝４３ｆ，４３ｇ及びビアホールを形成する。図１９に示すように、ＲＩＥによりフォトレジスト膜５２を除去する。図２０に示すように、第２絶縁膜５０の表面にバリアメタル４４を配置する。バリアメタル４４上に金属膜を堆積し、ＣＭＰ法により第２絶縁膜５０が露出するまで研磨し、図２１に示すように、第２絶縁膜５０中にバリアメタル４４ｆを介して埋め込まれた第２ビアプラグ４５ｆ及び第２斜め配線５２ｆ及びバリアメタル４４ｇを介して埋め込まれた第２ビアプラグ４５ｇ及び第２斜め配線５２ｇをそれぞれ形成する。この結果、図２２の平面図に示すように、第２配線領域５０１上に複数の第２配線５１ａ，５１ｂ，５１ｃ，・・・が形成される。第２斜め配線領域５０２には、第２配線５１ａ，５１ｂ，５１ｃ，・・・に接続された第２斜め配線５２ａ，５２ｂ，・・・４１ｇ，・・・が形成される。
（ｆ）図２３に示すように、第２斜め配線５２ｆ，５２ｇ及び第２絶縁膜５０の表面に、ＣＶＤ法等により第２ストッパ膜５７を配置する。第２ストッパ膜５７の上に第３絶縁膜６０をＣＶＤ法等により成膜する。そして、第３絶縁膜６０の上にフォトレジスト膜５２を塗布し、フォトリソグラフィ技術を用いてこのフォトレジスト膜５２をパターニングする。パターニングされたフォトレジスト膜５２をエッチングマスクとして、図２４に示すように、溝５３ｅ，５３ｆ，５３ｇ及びビアホールを形成する。その後、残ったフォトレジスト膜５２をＲＩＥにより除去する。
（ｇ）図２５に示すように、溝５３ｅ，５３ｆ，５３ｇ及びビアホールの表面に、プラズマＣＶＤ法等によりバリアメタル５４を成膜する。バリアメタル５４の上に金属膜を成膜し、この金属膜をＣＭＰにより研磨して、図２６に示すように、バリアメタル５４ｅを介して第３ビアプラグ５５ｅ及び第３斜め配線６２ｅを形成する。バリアメタル５４ｆ上には、第３ビアプラグ５５ｆ及び第３斜め配線６２ｆを形成する。バリアメタル５４ｇ上には、第３配線６２ｇを形成する。この結果、図２７の平面図に示すように、第３配線領域６０１上に複数の第３配線６１ａ，６１ｂ，６１ｃ，・・・が形成される。第３斜め配線領域６０２には、第３配線６１ａ，６１ｂ，６１ｃ，・・・に接続された第３斜め配線６２ａ，６２ｂ，・・・・・・が形成される。
（ｈ）図２８に示すように、第３斜め配線６２ｅ，６２ｆ、第３配線６２ｇ及び第３絶縁膜６０の表面に、ＣＶＤ等により第３ストッパ膜６７を配置する。第３ストッパ膜６７の上に第４絶縁膜７０をＣＶＤ法等により成膜する。そして、第４絶縁膜７０の上にフォトレジスト膜６２を塗布し、フォトリソグラフィ技術を用いてこのフォトレジスト膜６２をパターニングする。パターニングされたフォトレジスト膜６２をエッチングマスクとして、溝６３ｇ，６３ｈ及びビアホールを形成する。その後、残ったフォトレジスト膜６２をＲＩＥにより除去する。
（ｉ）図２９に示すように、溝６３ｇ，６３ｈ及びビアホールの表面に、プラズマＣＶＤ法等によりバリアメタルを成膜する。バリアメタルの上に金属膜を成膜し、この金属膜をＣＭＰにより研磨して、溝６３ｇに、バリアメタル５４ｇを介して第４ビアプラグ６５ｇ及び第４斜め配線７２ｇを埋め込む。溝６３ｈには、バリアメタル５４ｈを介して第４ビアプラグ６５ｈ及び第４斜め配線７２ｈを埋め込む。この結果、図３０の平面図に示すように、第４配線領域７０１上の複数の第４配線７１ａ，７１ｂ，７１ｃ，・・・が形成される。第７斜め配線領域７０２には、第４配線７１ａ，７１ｂ，７１ｃ，・・・に接続された第４斜め配線７２ａ，７２ｂ，・・・，６２ｈ，・・・が形成される。第４絶縁膜７０上に、ＣＶＤ等により第４ストッパ膜７７を成膜すれば、図９に示す半導体集積回路が完成する。
実施の形態に係る半導体集積回路の製造方法によれば、クロストークの発生の懸念される領域に斜め配線（第１〜第４斜め配線４２ａ，４２ｂ，・・・７２ａ，７２ｂ・・・）が形成できる。このため、デザインルールに違反することなく配線幅を広げることができ、クロストークも低減できる。さらに、斜め配線が配置される領域は、基板３０上において多層配線構造を構成する全ての配線層上に対応して配置されるので、配線間を接続するビアの合わせずれを低減することもできる。
（その他の実施の形態）
本発明は、上述の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
第１斜め格子領域設定部１４３が設定する第１斜め格子領域４０２ａ，４０２ｂ，・・・・は、チップ領域の回路情報に基づいて適宜変更可能である。例えば、集積回路の形成上ＲＡＭ、ＲＯＭ、ＤＳＰ等のある一定の大きさを必要とする領域が存在する場合は、ＲＡＭ、ＲＯＭ等が設定される領域全体に斜め格子領域を設定することができる。また、ＡＳＩＣとＰＬＤとが混在する半導体集積回路においては、ＡＳＩＣ部分に直交配線を配置するための第１格子領域を配置し、ＰＬＤ部分に斜め配線を配置するための第１斜め格子領域を配置することもできる。
また、第１層配線部１４が設計する第１層目の配線には、電源配線、クロック配線、信号配線のいずれが配置されても構わない。
図９に示す半導体集積回路は、４層の金属配線を含む半導体集積回路を例示するが、用途により金属配線は何層含んでいてもよい。
図８及び図９に示す半導体集積回路以外にも、様々な半導体集積回路が製造可能である。例えば、図３１に示すように、基板３０の厚さ方向に順次成膜された第２絶縁膜５０上の第２ストッパ膜５７，第３絶縁膜６０上の第３ストッパ膜６７，第４絶縁膜７０上の第４ストッパ膜７７の一部にそれぞれ穴を開け、Ｏ2アッシャにより、第２絶縁膜５０，第３絶縁膜６０，第４絶縁膜７０にそれぞれ空洞５８，６８，７８を形成する。この結果、第２〜第４斜め配線５２ｆ，５２ｇ，６２ｅ，６２ｆ，６２ｇ，７２ｇ，７２ｈは空中配線となるため、絶縁層間の比誘電率が低くなり、信号伝達遅延を更に抑制することも可能である。
図３２に示すように、第２絶縁膜５０中に、高さＨを有する第２ビアプラグ４５ｚと、第２ビアプラグ４５ｚの高さＨより低い高さを有する第２ビアプラグ４５ｘ，４５ｙを第２ビアプラグ４５ｚに隣接させて埋め込む。第２ビアプラグ４５ｚには、第２斜め配線５２ｚを接続する。第２ビアプラグ４５ｘには、第２斜め配線５２ｘを接続する。第２ビアプラグ４５ｙには、第２斜め配線５２ｙを接続する。
この結果、配線の高さが互いに異なる第２斜め配線５２ｘ，５２ｙ，５２ｚが得られる。この結果、配線間距離がより長くなり、配線間寄生容量が低減する。したがって、図３２に示す構造の半導体集積回路においても、配線間隔が微細になるにつれ顕著になる配線間寄生容量、クロストーク発生の影響による信号伝達遅延を抑制した半導体集積回路を提供できる。また、図３２に示す第２斜め配線４５ｘ，４５ｙ，４５ｚは、図１に示す設計装置により得られた平面レイアウトに基づいて、第２ビアプラグ４５ｘ，４５ｙ，４５ｚの高さを変えるだけで形成できるので、配線層のパターン設計は容易である。
配線間寄生容量、クロストーク発生の影響を考慮すれば、図３２に示す半導体集積回路においては、第２斜め配線５２ｚの下面の高さＨを、第２ビアプラグ４５ｘ，４５ｙに接続される第２斜め配線５２ｘ，５２ｙの上面の高さと同一又はそれ以上の高さに形成するのが好ましい。この結果、第２斜め配線５２ｘ，５２ｙ，５２ｚは、隣り合う２つの配線構造の側面が互いに対向しなくなるため、配線間寄生容量を低減させることができる。なお、第２斜め配線５２ｚの下面の高さＨは、厳密には、製造プロセス中におけるエッチング等の影響により若干上下にずれることは勿論である。
図３３は、図３２に示す配線構造を図９に示す集積回路の第２〜第４層目に応用した例を示している。また、図３４は、第２斜め配線５２ｆの上面、第３斜め配線６２ｅ及び第３配線６２ｇの上面、及び第４斜め配線７２ｇの上面に拡散防止膜（ストッパ膜）を配置した例を示している。この場合、第２絶縁膜５０ａ，５０ｂの膜の材料は同種も異種でも構わない。第３絶縁膜６０ａ，６０ｂの膜の材料は同種も異種でも構わない。第４絶縁膜７０ａ，７０ｂの膜の材料は同種も異種でも構わない。なお、図３１〜図３４に示す半導体集積回路は、４層の金属配線を含む半導体集積回路を例示するが、用途により金属配線は何層含んでいてもよい。
図３５は、図３１に示す配線構造を図９に示す集積回路の第１〜第４層に応用した例を示している。また、図３６は、第２斜め配線５２ｆの上面、第３斜め配線６２ｅ及び第３配線６２ｇの上面、及び第４斜め配線７２ｇの上面に拡散防止膜（ストッパ膜）を配置した例を示している。この場合、第２絶縁膜５０ａ，５０ｂの膜の材料は同種も異種でも構わない。第３絶縁膜６０ａ，６０ｂの膜の材料は同種も異種でも構わない。第４絶縁膜７０ａ，７０ｂの膜の材料は同種も異種でも構わない。
図３３〜図３６に示す半導体集積回路においても、隣り合う２つの配線構造の側面が互いに対向しないため、配線間距離が長くなり、配線間寄生容量が低減する。したがって、図３３〜図３６に示す構造の半導体集積回路においても、配線間隔が微細になるにつれ顕著になる配線間寄生容量、クロストーク発生の影響による信号伝達遅延を抑制した半導体集積回路を提供できる。
図３７に示すように、実施の形態に係る半導体装置は、上層の配線（第ｋ配線層８００、第ｋ＋１配線層９００）を全て斜め配線領域に設定することも可能である。この場合においても、クロストーク発生の懸念される領域の直上には、全て斜め配線領域が設定されることになるので、クロストークの発生を抑制でき、ビアホールの配置制約の少ない設計方法を用いた半導体集積回路が提供可能である。
以上のように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の実施の形態に係る設計装置の一例を示すブロック図である。 図２（ａ）は、本発明の実施の形態に係る設計装置の第１層配線部の詳細を示すブロック図、図２（ｂ）は上（ｋ＋１）層配線部の詳細を示すブロック図である。 本発明の実施の形態に係る設計装置により設計可能な第１配線層のレイアウト（その１）を示す平面図である。 本発明の実施の形態に係る設計装置により設計可能な第１配線層のレイアウト（その２）を示す平面図である。 図４に示す第１斜め配線領域の一部のレイアウトの詳細を示す平面図である。 本発明の実施の形態に係る設計装置により設計可能な半導体集積回路の多層配線構造を示す概略図である。 本発明の実施の形態に係る設計方法の一例を示すフローチャートである。 本発明の実施の形態に係る設計方法により設計可能な半導体集積回路の平面図である。 図８のＡ−Ａ方向からみた断面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その１）を示す工程断面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その２）を示す工程断面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その３）を示す工程断面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その４）を示す工程断面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その５）を示し、図１５のＡ−Ａ方向からみた工程断面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その６）を示す平面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その７）を示す工程断面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その８）を示す工程断面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その９）を示す工程断面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その１０）を示す工程断面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その１１）を示す工程断面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その１２）を示し、図２２のＡ−Ａ方向からみた工程断面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その１３）を示す平面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その１４）を示す工程断面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その１５）を示す工程断面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その１６）を示す工程断面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その１７）を示し、図２７のＡ−Ａ方向からみた工程断面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その１８）を示す平面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その１９）を示す工程断面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その２０）を示し、図３０のＡ−Ａ方向からみた工程断面図である。 本発明の実施の形態に係る半導体集積回路の製造方法（その２１）を示す平面図である。 本発明のその他の実施の形態に係る半導体集積回路（その１）を示す断面図である。 本発明のその他の実施の形態に係る半導体集積回路（その２）を示す断面図である。 本発明のその他の実施の形態に係る半導体集積回路（その３）の多層配線構造の概要を示す概略図である。 本発明のその他の実施の形態に係る半導体集積回路（その４）の多層配線構造の概要を示す概略図である。 本発明のその他の実施の形態に係る半導体集積回路（その５）の多層配線構造の概要を示す概略図である。 本発明のその他の実施の形態に係る半導体集積回路（その６）の多層配線構造の概要を示す概略図である。 本発明のその他の実施の形態に係る半導体集積回路（その７）の多層配線構造の概要を示す概略図である。
符号の説明
１…ＣＰＵ
２…データ記憶装置
４…入力装置
５…出力装置
６…プログラム記憶装置
１０…情報抽出部
１４…第１層配線部
１５…第２層配線部
１７…上（ｋ＋１）層配線部
２１…セル情報記憶部
２２…配線情報記憶部
２４…第１層情報記憶部
２５…第２層情報記憶部
２７…上（ｋ＋１）層情報記憶部
３０…基板
３５ｅ，３５ｆ，３５ｌ，３５ｘ…第１ビアプラグ
４０…第１絶縁膜
４１ａ，４１ｂ，・・・４１ｌ，・・・…第１配線
４２ａ，４２ｂ，・・・，４２ｆ，４２ｇ，・・・…第１斜め配線
４５ｆ，４５ｇ，４５ｘ…第２ビアプラグ
５０…第２絶縁膜
５１ａ，５１ｂ，・・・…第２配線
５２ａ，５２ｂ，・・・…第２斜め配線
５８，６８，７８…空洞
１４１…チップ領域情報抽出部
１４２…第１格子領域設定部
１４３…第１斜め格子領域設定部
１４４…第１配線部
１４５…第１置換領域設定部
１４６…第１再配線部
１７１…下（ｋ）層情報抽出部
１７２…第ｋ＋１格子領域設定部
１７３…第ｋ＋１斜め格子領域設定部
１７４…第ｋ＋１配線部
４００，４００ａ…第１配線層
４０１…第１配線領域
４０１ａ…第１格子領域
４０２…第１斜め配線領域
４０２ａ…第１斜め格子領域
４０３ａ，４０３ｃ，４０３ｄ，４０３ｅ，４０３ｐ…第１置換領域
５００ａ…第２配線層
５０１…第２配線領域
５０１ａ…第２格子領域
５０２…第２斜め配線領域
５０２ａ…第２斜め格子領域

Claims (3)

  1. 第１線群及び前記第１線群に直交する第２線群により定義される第１格子領域、及び前記第１及び第２線群に接続され、前記第１線群に斜めに延伸する第３線群及び前記第３線群に直交する第４線群により定義される第１斜め格子領域を第１配線層にそれぞれ設定し、前記第１〜第４線群を基準として、前記第１格子領域に第１配線を配置すると共に、前記第１斜め格子領域に前記第１配線の長手方向に斜めに延伸する第１斜め配線を配置する第１層配線部と、
    前記第１格子領域及び第１斜め格子領域上に重なる位置に、前記第１及び第２線群により定義される第２格子領域及び前記第３及び第４線群により定義される第２斜め格子領域をそれぞれ第２配線層に設定し、前記第１〜第４線群を基準として、前記第２格子領域に第２配線を配置すると共に、前記第２斜め格子領域に前記第２配線の長手方向に斜めに延伸する第２斜め配線を配置する第２層配線部と、
    前記第２格子領域及び前記第２斜め配線格子領域に重なる位置に、前記第１及び第２線群により定義される上層格子領域及び前記第３及び第４線群により定義される上層斜め格子領域を、それぞれ前記第２層配線層上のすべての上層配線層上に設定する上層配線部と
    を含むことを特徴とする自動設計装置。
  2. 前記第１層配線部が、前記第１配線層の下層に配置されるマクロセルの配置情報に基づいて、前記マクロセル上に重ね合わせるように前記第１斜め格子領域を設定することを特徴とする請求項１に記載の自動設計装置。
  3. 前記第１配線及び前記第１斜め配線の配線結果に基づいて、前記第１配線及び前記第１斜め配線のいずれかを引きはがし、引きはがした配線の延伸方向に斜めに延伸する第５線群及び第５線群に直交する第６線群により定義される第１置換領域を、前記第１配線層上に設定する第１置換領域設定部と、
    前記第５及び第６線群を基準として、前記第１置換領域に前記第１配線及び前記第１斜め配線のいずれかを再配線する再配線部
    を更に含むことを特徴とする請求項１又は２に記載の自動設計装置。
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