CN107665855B - 制造半导体器件的方法 - Google Patents

制造半导体器件的方法 Download PDF

Info

Publication number
CN107665855B
CN107665855B CN201710610070.2A CN201710610070A CN107665855B CN 107665855 B CN107665855 B CN 107665855B CN 201710610070 A CN201710610070 A CN 201710610070A CN 107665855 B CN107665855 B CN 107665855B
Authority
CN
China
Prior art keywords
layer
insulating interlayer
metal lines
semiconductor device
air gap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710610070.2A
Other languages
English (en)
Other versions
CN107665855A (zh
Inventor
刘禹炅
白宗玟
张相信
金秉熙
V.阮
李来寅
李禹镇
郑恩志
韩奎熙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107665855A publication Critical patent/CN107665855A/zh
Application granted granted Critical
Publication of CN107665855B publication Critical patent/CN107665855B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics
    • H01L2221/1015—Forming openings in dielectrics for dual damascene structures
    • H01L2221/1021—Pre-forming the dual damascene structure in a resist layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开涉及制造半导体器件的方法。一种制造半导体器件的方法包括：在衬底上形成第一绝缘夹层；图案化第一绝缘夹层以形成多个第一开口；在被图案化的第一绝缘夹层中的第一开口内形成牺牲图案；图案化牺牲图案和被图案化的第一绝缘夹层以在牺牲图案和被图案化的第一绝缘夹层中形成多个第二开口；形成多个金属线，金属线在各自的第二开口中；去除牺牲图案的剩余部分中的至少一些以在金属线中的至少一些之间形成空隙；以及在金属线的顶表面、被图案化的第一绝缘夹层的顶表面、以及金属线的和被图案化的第一绝缘夹层的暴露的侧表面上共形地形成衬垫层。

Description

制造半导体器件的方法
技术领域
本公开的实施方式涉及半导体器件及其制造方法。
背景技术
随着对高性能、高速度和/或多功能半导体器件的需求增加，半导体器件变得更加高度集成。由于此高度集成，其接线线路的宽度和它们之间的间隔变小。随着相邻接线线路之间的间隔减小，寄生电容能在接线线路之间产生。
发明内容
本发明构思的示例实施方式可以提供具有改进的电特性的半导体器件及制造其的方法。
根据本发明构思的一示例实施方式，一种半导体器件可以包括：在衬底之上的第一绝缘夹层；在第一绝缘夹层中的金属线，金属线包括在第一绝缘夹层的第一区域中的多个第一金属线和在第一绝缘夹层的第二区域中的多个第二金属线；在金属线中的第一个与第二个之间的第一空隙以及在第一绝缘夹层与第二金属线中的第一个之间的第二空隙；衬垫层，其覆盖金属线的顶表面和侧壁、以及第一绝缘夹层的与第二空隙相邻的部分的顶表面和侧壁；以及直接接触衬垫层的第二绝缘夹层。
根据本发明构思的一示例实施方式，一种半导体器件可以包括：在衬底上的第一绝缘夹层；在第一绝缘夹层中以第一间隔排列的第一金属线和在第一绝缘夹层中以大于第一间隔的第二间隔排列的第二金属线；以及空气间隙，其在第一金属线的每个的至少一侧以及在第二金属线中的第一个的至少一侧。空气间隙中的一些设置在第一金属线中的各自对相邻第一金属线之间，并且第一绝缘夹层不设置在第一金属线中的所述对相邻第一金属线之间，并且空气间隙中的至少一个和第一绝缘夹层设置在第二金属线中的一对相邻第二金属线之间。
根据本发明构思的一示例实施方式，一种制造半导体器件的方法可以包括：在衬底上顺序地形成第一绝缘夹层和蚀刻停止层；在蚀刻停止层上形成包括槽的第二绝缘夹层；在槽中形成牺牲层；在第二绝缘夹层和牺牲层上形成掩模层；在掩模层上形成硬掩模层；在硬掩模层中形成第一凹陷图案和第二凹陷图案；形成穿透第二凹陷图案下方的硬掩模层和掩模层的孔图案；使用包括第一凹陷图案和第二凹陷图案以及孔图案的硬掩模层以及包括孔图案的掩模层作为蚀刻掩模蚀刻第一绝缘夹层、第二绝缘夹层以及部分牺牲层，以形成暴露蚀刻停止层的第一沟槽和第二沟槽以及在第二沟槽下方穿透蚀刻停止层和第一绝缘夹层的通路孔；形成第一沟槽中的第一金属线，第二沟槽中的第二金属线，以及通路孔中的导电通路；蚀刻牺牲层的剩余部分以形成暴露第一金属线的至少一个侧壁、第二金属线的至少一个侧壁和蚀刻停止层的顶表面的空气间隙沟槽；形成覆盖空气间隙沟槽的内表面的衬垫层；以及在衬垫层上形成第三绝缘夹层以密封空气间隙沟槽的上部。
根据另外的实施方式，可以提供制造半导体器件的方法，其中第一绝缘夹层形成在衬底上。然后第一绝缘夹层可以被图案化。牺牲图案可以被形成在图案化的第一绝缘夹层中的开口内。然后牺牲图案和图案化的第一绝缘夹层可以被图案化以在牺牲图案和图案化的第一绝缘夹层中形成多个开口。多个金属线可以形成在开口中。牺牲图案的剩余部分中的至少一些可以被去除以在金属线中的至少一些之间形成空气间隙。衬垫层可以共形地形成在金属线的顶表面、图案化的第一绝缘夹层的顶表面、以及金属线的和图案化的第一绝缘夹层的暴露的侧表面上。
根据本发明构思的一示例实施方式，一种制造半导体器件的方法可以包括：在衬底上形成绝缘层，绝缘层包括绝缘夹层图案和包含碳基材料的牺牲图案；在绝缘层中形成多个开口；在开口中形成金属线；去除牺牲图案以在金属线中的至少一些之间形成空气间隙；以及形成密封空气间隙中的至少一些的一个或更多个附加层。
附图说明
图1是示意性地示出根据示例实施方式的半导体器件的布局图。
图2至图5是示出根据示例实施方式的半导体器件的沿图1的线I-I'截取的剖视图。
图6A至图6J是示出根据示例实施方式的制造半导体器件的方法的视图。
图7是示出根据示例实施方式的半导体器件的布局图。
图8是示出根据示例实施方式的电子设备的框图。
具体实施方式
现在将在下文中参考附图更充分地描述本发明构思，在附图中本发明构思的示例实施方式被示出。然而，本发明构思可以以不同的形式被实施，并且不应被解释为限于此处阐述的实施方式。
图1是示意性地示出根据示例实施方式的半导体器件的布局图。图2是示出根据示例实施方式的半导体器件的沿图1的线I-I'截取的剖视图。在图1中，示于图2中并且被包括在半导体器件中的第三绝缘夹层133和衬垫层141被从图中略去以更好地示出半导体器件的其它元件。此外，图2中示出的衬垫层141的垂直部分在图1中被显示成是空气间隙AG的一部分。将理解，图1中示出的元件的相对尺寸不必按比例绘制，从而图1能用作图2至图5的剖视图中示出的实施方式的示意性布局图。
参考图1和2，半导体器件可以包括衬底101、器件层110、第一绝缘夹层131、第二绝缘夹层132和第三绝缘夹层133、第一金属线MLa和第二金属线MLb、导电通路Vb、空气间隙AG、第一电介质层121和第二电介质层122、以及衬垫层141。
第一金属线MLa和第二金属线MLb可以在例如第一方向(图1至图2中的Y方向)上延伸。第一金属线MLa可以以第一节距P1设置，并且第二金属线MLb可以以第二节距P2设置。第二节距P2可以大于第一节距P1。第一金属线MLa可以每个具有第一宽度W1，并且可以在垂直于第一方向的第二方向(图1至图2中的X方向)上以第一间隔S1彼此间隔开。第二金属线MLb可以每个具有第二宽度W2，并且可以在第二方向上以第二间隔S2彼此间隔开。第二宽度W2可以大于第一宽度W1。第二间隔S2可以大于第一间隔S1。在另外的实施方式中，第二宽度W2可以等于第一宽度W1，并且第二间隔S2可以大于第一间隔S1。
第一节距P1可以被定义为第一宽度W1与第一间隔S1的总和。第二节距P2可以被定义为第二宽度W2与第二间隔S2的总和。然而，金属线MLa和MLb和导电通路Va的布置以及金属线MLa和MLb的节距不限于图1所示的布置。
衬底101可以包括半导体材料，例如IV族半导体材料、III-V族化合物半导体材料或II-VI族化合物半导体材料。例如，IV族半导体材料可以包括硅、锗或硅锗。衬底101可以是例如体晶片、外延层或绝缘体上硅(SOI)衬底。
器件层110可以设置在衬底101上，并且可以包括诸如晶体管、下接线线路和下绝缘层的半导体元件。
第一电介质层121、第一绝缘夹层131、第二电介质层122和第二绝缘夹层132可以顺序堆叠在其上形成有器件层110的衬底101上。
在衬底101的一些区域中，空隙可以形成在第二绝缘夹层132中。在一些实施方式中，空隙可以包括空气间隙AG。将理解，在另外的实施方式中，空隙能以与空气不同的气体填充。在下面的描述中，重点将放在被实现为空气间隙的空隙上。空气间隙AG可以设置在第一金属线MLa的每个的至少一侧。在一些实施方式中，在相邻的第一金属线MLa之间可以设置相应的空气间隙AG，并且在相邻的第一金属线MLa之间可以不设置第二绝缘夹层132。在另外的实施方式中，空气间隙AG可以设置在第一金属线MLa中的至少一个的两相反侧。另外的空气间隙AG可以分别设置在第二金属线MLb中的至少一个的至少一侧。在一些实施方式中，至少一个空气间隙AG和第二绝缘夹层132可以一起设置在两个相邻的第二金属线MLb之间。在另外的实施方式中，空气间隙AG可以设置在第二金属线MLb中的至少一个的相反的第一侧和第二侧。空气间隙AG可以沿着第一金属线MLa和第二金属线MLb沿其延伸的方向连续地延伸。例如，根据一实施方式，空气间隙AG可以在平行于第一金属线MLa和第二金属线MLb的第一方向(Y方向)上连续地延伸。
衬垫层141可以覆盖第一金属线MLa的侧壁并且可以延伸到(或覆盖)第一金属线MLa的顶表面。此外，衬垫层141可以覆盖第二金属线MLb中的至少一个的侧壁和第二绝缘夹层132的一侧壁，并且可以延伸到(或覆盖)第二金属线MLb的顶表面。衬垫层141可以覆盖第二绝缘夹层132的顶表面。在一些实施方式中，衬垫层141可以连续形成在衬底101的整个表面之上。
在一些实施方式中，第三绝缘夹层133可以设置在衬垫层141上并且可以密封空气间隙AG。在一些实施方式中，空气间隙AG可以每个由衬垫层141和第三绝缘夹层133限定。
第二电介质层122可以设置在第一金属线MLa、第二金属线MLb和空气间隙AG下面，并且可以是蚀刻停止层。导电通路Vb可以从第二金属线MLb中的一个延伸，并且可以穿透第二电介质层122和第一绝缘夹层131以被连接到器件层110。在一些实施方式中，第二金属线MLb和导电通路Vb可以被一体地形成以形成双镶嵌结构。在另外的实施方式中，第二金属线MLb和导电通路Vb可以被分别形成以形成单镶嵌结构。
虽然图2中金属线MLa和MLb位于衬底101之上的相同层，但是根据示例实施方式的半导体器件也可以包括多层布线结构，其中与如图2所示的金属线MLa和MLb类似的多个金属线堆叠在衬底101之上的多个层中。在多层布线结构中，处于不同层的金属线可以具有不同的宽度、间隔或/和节距。例如，与位于上层的金属线相比，位于下层的金属线可具有相对小的宽度、间隔和/或节距。
金属线MLa和MLb中的相邻金属线之间的寄生电容可以占据半导体器件的总寄生电容的很大部分。因此，在一些相邻的金属线之间空气间隙能被提供以减小寄生电容，于是电阻-电容(RC)延迟能被减小并且半导体器件的操作速度能被提高。
图3至图5是示出根据另外的示例实施方式的半导体器件的剖视图。图3至图5的剖视图也沿图1的线I-I'截取。将理解，图1中的各种金属线、空气间隙、绝缘夹层等的在X方向上的宽度不按比例绘制，因为各种这些元件的该宽度在图2至图5的实施方式中不同。在下文中，与参考图2描述的相同的元件的重复描述将被省略。
参考图3，与图2所示的实施方式不同，形成在第一金属线MLa中的至少一个的彼此相反的侧和第二金属线MLb中的至少一个的彼此相反的侧的第一空气间隙AG_1和第二空气间隙AG_2可以具有不同的宽度。
在第一金属线MLa中的至少一个的一侧的第一空气间隙AG_1的宽度可以比在第一金属线MLa中的所述至少一个的另一侧的第二空气间隙AG_2的宽度更窄。
同样地，在第二金属线MLb中的至少一个的一侧的第一空气间隙AG_1的宽度可以比在第二金属线MLb中的所述至少一个的另一侧的第二空气间隙AG_2的宽度更窄。
参考图4，与图2所示的实施方式不同，空气间隙AG'可以由衬垫层141密封。换言之，在图4的实施方式中，衬垫层141可以沿各个空气间隙的长度完全围绕每个空气间隙。
为了形成这样的结构，衬垫层141可以通过具有差的台阶覆盖性能的化学气相沉积工艺形成。与图2的衬垫层141相比，本实施方式的衬垫层141可以是厚的。
参考图5，与图2所示的实施方式不同，第一金属线MLa和第二金属线MLb的下部可以比第一金属线MLa和第二金属线M1b的上部更窄。因此，在第一金属线MLa中的两个之间的第三空气间隙AGa的形状可以不同于在彼此相邻的第二绝缘夹层132与第一金属线MLa之间的第四空气间隙AGa'的形状。此外，在第一金属线MLa中的两个之间的第三空气间隙AGa的形状可以不同于在第二金属线MLb中的两个之间的第五空气间隙AGb的形状。
图6A至图6J是示出根据示例实施方式的制造半导体器件的方法的剖视图。
参考图6A，在形成器件层110于衬底101上之后，第一电介质层121、第一绝缘夹层131、第二电介质层122和第二绝缘夹层132可以顺序地堆叠在器件层110上。
器件层110可以包括可由前端线(FEOL)工艺形成的诸如晶体管的半导体元件以及覆盖半导体元件的下绝缘层。此外，器件层110可以包括连接到半导体元件的下接线层。
第一绝缘夹层131和第二绝缘夹层132可以由例如硅氧化物或低k电介质材料形成，所述低k电介质材料具有比硅氧化物的介电常数更低的介电常数。
第一电介质层121和第二电介质层122可以由例如硅氮化物(SiN)、硅碳氮化物(SiCN)、硅氧碳化物(SiOC)、硅碳化物(SiC)、铝氮化物(AlN)等形成。第一电介质层121和第二电介质层122可以通过例如化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。
参考图6B，第一槽OP1和第二槽OP2可以利用光刻工艺和各向异性蚀刻工艺被形成在第二绝缘夹层132中。第一槽OP1和第二槽OP2可以暴露第二电介质层122的一部分。第一槽OP1和第二槽OP2可以在垂直于第二方向(X方向)并垂直于第三方向(Z方向)的第一方向(Y方向)上延伸。
第一槽OP1和第二槽OP2可以形成在空气间隙将要形成在其中的区域中。第一槽OP1和第二槽OP2中的每个的宽度可以基于金属线的宽度和每个空气间隙的宽度来确定。例如，在金属线位于第二槽OP2的中心部分并且空气间隙形成在该金属线的彼此相反的侧的情况下，第二槽OP2的宽度可以被确定为金属线的宽度与每个空气间隙的宽度的两倍的总和。第一槽OP1和第二槽OP2的宽度也可以考虑到至少部分地限定空气间隙的诸如衬垫层141(参考图6J)的任何衬垫层的厚度。
参考图6C，牺牲层140可以被形成以填充第一槽OP1和第二槽OP2。牺牲层140可以包括例如碳基旋涂硬掩模(SOH)层、硅基SOH层或其组合。在一些实施方式中，牺牲层140可以由可流动硅氧化物材料形成。例如，牺牲层140可以由诸如聚酮酯、聚酮酰胺等的能够被UV光分解的材料形成。在一些实施方式中，牺牲层140可以通过CVD工艺、物理气相沉积(PVD)工艺或旋涂工艺形成。
参考图6D，化学机械抛光(CMP)工艺或其它平坦化工艺可以在牺牲层140上被执行以去除牺牲层140的上部从而暴露第二绝缘夹层132。在CMP工艺完成时，牺牲层140的顶表面可以与第二绝缘夹层132的顶表面基本上共面。掩模层145可以形成在牺牲层140和第二绝缘夹层132上。掩模层145可以包括例如钛氮化物(TiN)。
参考图6E，第一硬掩模层161、第二硬掩模层162、第三硬掩模层163、第一反射防止层164和第一光致抗蚀剂层165可以顺序形成在掩模层145上，然后第一光致抗蚀剂层165可以被图案化。第一硬掩模层161和第三硬掩模层163可以由例如硅氮氧化物形成，并且第二硬掩模层162可以由例如SOH层形成。
在图案化之后，第一光致抗蚀剂层165可以包括在Y方向上线性延伸且以第一节距P1'排列的第一开口图案PO1，并且可以包括在Y方向上线性延伸且以第二节距P2'排列的第二开口图案PO2。第一节距P1'可以是第一开口图案PO1的每个的宽度W1'与相邻第一开口图案PO1之间的间隔的宽度S1'的总和。第二节距P2'可以是第二开口图案PO2的每个的宽度W2'与相邻第二开口图案PO2之间的间隔的宽度S2'的总和。
第一反射防止层164、第三硬掩模层163、第二硬掩模层162和第一硬掩模层161可以使用利用第一光致抗蚀剂层165作为蚀刻掩模层的各向异性蚀刻工艺被顺序地蚀刻。如所示，第一硬掩模层161可以被部分蚀刻而不被完全蚀刻。
在完成各向异性蚀刻工艺之后，第一硬掩模层161上的第一光致抗蚀剂层165、第一反射防止层164以及第三硬掩模层163和第二硬掩模层162的剩余部分可以被去除，使得第一硬掩模层161保留。第一硬掩模层161可以包括对应于第一开口图案PO1的第一凹陷图案R1，并且可以包括对应于第二开口图案PO2的第二凹陷图案R2。在示例实施方式中，相邻第一凹陷图案R1之间的间隔可以小于相邻第二凹陷图案R2之间的间隔。第一凹陷图案R1和第二凹陷图案R2可以被形成为对应于随后的工艺中金属线形成于其中的区域(或与该区域对准)。
参考图6F，第四硬掩模层172、第五硬掩模层173、第二反射防止层174和第二光致抗蚀剂层175可以形成在第一硬掩模层161上以填充第一硬掩模层161的第一凹陷图案R1和第二凹陷图案R2，然后第二光致抗蚀剂层175可以被图案化。
第四硬掩模层172可以包括SOH层，并且第五硬掩模层173可以包括例如硅氮氧化物。
在图案化之后，第二光致抗蚀剂层175可以包括在第一硬掩模层161的第二凹陷图案R2之上的第三开口图案POH。第三开口图案POH可以具有孔形状以及比第二凹陷图案R2的每个的宽度更小的宽度W3'。
第二反射防止层174、第五硬掩模层173、第四硬掩模层172、第一硬掩模层161和掩模层145可以通过使用具有第三开口图案POH的第二光致抗蚀剂层175作为蚀刻掩模的各向异性蚀刻工艺来被蚀刻。
在各向异性蚀刻工艺之后，第一硬掩模层161上的第二光致抗蚀剂层175、第二反射防止层174以及第五硬掩模层173和第四硬掩模层172的剩余部分可以被去除，并且第一硬掩模层161可以保留。第一硬掩模层161可以包括穿透第二凹陷图案R2中的任何一个下面的第一硬掩模层161的孔图案H，以及第一凹陷图案R1和第二凹陷图案R2。孔图案H可以穿透在第二凹陷图案R2下面的掩模层145以暴露牺牲层140的一部分。
参考图6G，使用包括第一凹陷图案R1和第二凹陷图案R2的第一硬掩模层161以及包括孔图案H的掩模层145作为蚀刻掩模，蚀刻工艺可以对牺牲层140和第二绝缘夹层132执行，从而形成暴露第二电介质层122的部分的第一沟槽t1和第二沟槽t2。穿透第二电介质层122和第一绝缘夹层131的通路孔V2还可以形成在第二沟槽t2中的任何一个下面。通路孔V2可以暴露器件层110的一部分。第一沟槽t1、第二沟槽t2和通路孔V2可以通过单个蚀刻工艺被同时形成。第一硬掩模层161可以在蚀刻工艺完成之后被去除。在形成第一沟槽t1和第二沟槽t2以及通路孔V2之后，掩模层145可以保留。
第一沟槽t1可以每个具有第一宽度W1并且可以以第一间隔S1排列。第二沟槽t2可以每个具有第二宽度W2并且可以以第二间隔S2排列。在一些实施方式中，第二宽度W2可以大于第一宽度W1，并且第二间隔S2可以大于第一间隔S1。通路孔V2可以具有比第二沟槽t2的第二宽度W2更小的第三宽度W3。
参考图6H，扩散阻挡层151和金属层150可以顺序形成在第一沟槽t1和第二沟槽t2以及通路孔V2中。
扩散阻挡层151可以通过在第一沟槽t1和第二沟槽t2以及通路孔V2的内表面上共形地沉积用于扩散阻挡层151的材料而形成。然后，金属层150可以通过电镀工艺形成在扩散阻挡层151上。在一些实施方式中，用来形成金属层150的籽晶层可以在执行电镀工艺之前形成在扩散阻挡层151上。根据一实施方式，金属层150可以被形成至足以完全填充第一沟槽t1和第二沟槽t2以及通路孔V2的厚度。扩散阻挡层151可以包括金属和/或金属氮化物。例如，扩散阻挡层151可以包括钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钌(Ru)、钴(Co)、锰(Mn)和/或钨氮化物(WN)。金属层150可以包括诸如铜(Cu)、铝(Al)、钛(Ti)或钨(W)的金属。
参考图6I，诸如CMP工艺的平坦化工艺可以对金属层150、扩散阻挡层151和掩模层145执行以暴露第二绝缘夹层132和牺牲层140的顶表面。因此，第一金属线MLa可以分别形成在第一沟槽t1中，第一金属线MLa的每个包括第一导电层152和扩散阻挡层151，并且第二金属线MLb可以分别形成在第二沟槽t2中，第二金属线MLb的每个包括第二导电层154和扩散阻挡层151。此外，联接到第二金属线MLb中的任何一个的导电通路(Vb)可以形成在通路孔V2中，导电通路(Vb)可以包括第三导电层153和扩散阻挡层151。在一些实施方式中，第三导电层153和第二导电层154可以由相同的材料一体地形成。
在一些实施方式中，由金属、金属氧化物、金属氮化物和/或金属氮氧化物形成的盖层还可以被形成在第一金属线MLa和第二金属线MLb上。在一些实施方式中，盖层可以由钽、钌、钴、锰、钛、钨、镍、铝、其氧化物、其氮化物和其氮氧化物中的至少一种形成。在另外的实施方式中，盖层可以由Co、CoSi2、CoWP和CoPRu中的至少一种形成。盖层也可以被省略。
参考图6J，剩余的牺牲层140可以被选择性地去除以形成空气间隙沟槽ta。
空气间隙沟槽ta可以暴露第一金属线MLa的每个的至少一个侧壁、第二金属线MLb中的至少一个的至少一个侧壁和第二绝缘夹层132的侧壁。第二电介质层122的顶表面可以通过空气间隙沟槽ta被暴露。
衬垫层141可以被形成以覆盖空气间隙沟槽ta的内表面并且延伸到第一金属线MLa和第二金属线MLb的顶表面。例如，衬垫层141可以覆盖第一金属线MLa的侧壁并且可以延伸到(或覆盖)第一金属线MLa的顶表面，并且还可以覆盖第二金属线MLb中的至少一个的侧壁和第二绝缘夹层132的侧壁，并且可以延伸到(或覆盖)第二金属线MLb的顶表面。
衬垫层141可以保护第一金属线MLa和第二金属线MLb免受湿气和/或氧气影响，并改进第一金属线MLa和第二金属线MLb的电迁移性能。
衬垫层141可以由硅氮化物(SiN)、硅碳氮化物(SiCN)、硅碳化物(SiC)、硅氧碳化物(SiOC)、铝氮化物(AlN)等形成。衬垫层141可以通过例如CVD工艺或ALD工艺形成。
接下来，再参考图2，第三绝缘夹层133可以形成在衬垫层141上以密封空气间隙沟槽ta的上部。于是，空气间隙AG可以形成在第一金属线MLa和第二金属线MLb中的至少一些中的每个的一侧或彼此相反的侧。空气间隙AG可以具有沿着第一金属线MLa和第二金属线MLb的延伸方向连续延伸的隧道形状。例如，空气间隙AG可以在平行于第一金属线MLa和第二金属线MLb的延伸方向的Y方向上连续地延伸。
第三绝缘夹层133可以通过具有差的台阶覆盖性能的沉积工艺形成。
通过上述工艺，具有相同宽度的空气间隙AG能被形成在具有不同间隔(或不同节距)的金属线之间和/或在金属线的侧面。
图7是示出根据示例实施方式的半导体器件的布局图。在下文中，与参考图1描述的相同的元件的重复描述将被省略。
参考图7，与图1的示例实施方式不同，空气间隙AG"可以在某区域被切断，而不在第一金属线MLa和第二金属线MLb的延伸方向连续延伸。换言之，空气间隙AG"可以在平行于第一金属线MLa和第二金属线MLb的延伸方向的方向(例如Y方向)上不连续地延伸。作为一示例，空气间隙AG"可以不形成在第一金属线MLa中的任何一个的一部分的侧面，该部分对应于其中形成导电通路从而将第一金属线MLa连接到第一金属线MLa之上的上部金属线的区域。
根据本发明构思的示例实施方式，半导体器件可以包括形成在绝缘夹层中的至少一个空气间隙而没有对金属线的损坏和/或没有绝缘夹层的过度蚀刻，因此半导体器件的电性能可以被提高。
图8是示出根据示例实施方式的电子设备的框图。
参考图8，电子设备2000可以包括通信单元2010、输入单元2020、输出单元2030、存储器2040和处理器2050。
通信单元2010可以包括有线/无线通信模块。通信单元2010可以包括无线互联网模块、短距离通信模块、全球定位系统(GPS)模块、移动通信模块。通信单元2010的有线/无线通信模块可以通过各种各样的通信标准连接到外部通信网络，从而发送和接收数据。
被提供以允许用户控制电子设备2000的操作的输入单元2020可以包括机械开关、触摸屏、语音识别模块等。输入单元2020可以包括以轨迹球或激光指示器方式操作的鼠标、或者手指鼠标。此外，输入单元2020可以包括允许用户输入数据的各种各样的传感器模块。
输出单元2030可以以音频或视频格式输出在电子设备2000中处理的信息。存储器2040可以存储用于处理器2050的控制和处理的程序、数据等。处理器2050可以根据操作将命令传送到存储器2040以将数据存储到存储器2040或从其取回数据。
存储器2040可以安装在电子设备2000中，或者可以通过单独的接口与处理器2050通信。在存储器2040通过单独的接口与处理器2050通信的情况下，处理器2050可以通过诸如SD、SDHC、SDXC、MICRO SD、USB等的各种各样的接口标准将数据存储到存储器2040或者从其取回数据。
处理器2050可以控制电子设备2000的各部件的操作。处理器2050可以执行与音频通话、视频通话、数据通信等相关的控制和处理，或者可以执行用于多媒体播放和管理的控制和处理。此外，处理器2050可以处理通过输入单元2020的从用户传送的输入，并且可以通过输出单元2030输出相应的结果。此外，如上所述，处理器2050可以将控制电子设备2000的操作所需的数据存储到存储器2040或从其取回数据。存储器2040和处理器2050中的至少一个可以包括根据如上所述的示例实施方式的半导体器件。
以上公开的主题将被认为是说明性的而不是限制性的，并且所附权利要求旨在覆盖落入本发明构思的真实精神和范围内的所有这样的修改、改进和其它实施方式。因此，在法律允许的最大程度上，该范围应由所附权利要求及其等同物的最宽的可允许的解释确定，并且将不被前述详细描述约束或限制。
本申请要求享有2016年7月27日在韩国知识产权局提交的韩国专利申请第10-2016-0095736号的优先权，其公开通过引用全文合并在此。

Claims (12)

1.一种制造半导体器件的方法，包括：
在衬底上顺序形成第一绝缘夹层和蚀刻停止层；
在所述蚀刻停止层上形成包括槽的第二绝缘夹层；
在所述槽中形成牺牲层；
在所述第二绝缘夹层和所述牺牲层上形成掩模层；
在所述掩模层上形成硬掩模层；
在所述硬掩模层中形成第一凹陷图案和第二凹陷图案；
形成穿透所述第二凹陷图案下面的所述硬掩模层和所述掩模层的孔图案；
使用包括所述第一凹陷图案和所述第二凹陷图案以及所述孔图案的所述硬掩模层以及包括所述孔图案的所述掩模层作为蚀刻掩模蚀刻所述第一绝缘夹层、所述第二绝缘夹层和部分所述牺牲层，以形成暴露所述蚀刻停止层的第一沟槽和第二沟槽以及穿透所述第二沟槽下面的所述蚀刻停止层和所述第一绝缘夹层的通路孔；
形成所述第一沟槽中的第一金属线、所述第二沟槽中的第二金属线、以及所述通路孔中的导电通路；
蚀刻所述牺牲层的剩余部分以形成暴露所述第一金属线的至少一个侧壁、所述第二金属线的至少一个侧壁和所述蚀刻停止层的顶表面的空气间隙沟槽；
形成覆盖所述空气间隙沟槽的内表面的衬垫层；以及
在所述衬垫层上形成第三绝缘夹层以密封所述空气间隙沟槽的上部。
2.根据权利要求1所述的方法，其中形成所述第一凹陷图案包括形成多个第一凹陷图案，以及形成所述第二凹陷图案包括形成多个第二凹陷图案，以及
其中相邻第一凹陷图案之间的间隔小于相邻第二凹陷图案之间的间隔。
3.一种半导体器件，包括：
在衬底之上的第一绝缘夹层；
在所述第一绝缘夹层中的金属线，所述金属线包括在所述第一绝缘夹层的第一区域中的多个第一金属线以及在所述第一绝缘夹层的第二区域中的多个第二金属线；
第一空气间隙和第二空气间隙，所述第一空气间隙在所述第一金属线中的第一个和第二个之间，所述第二空气间隙在所述第一绝缘夹层和所述第二金属线中的第一个之间，所述第一绝缘夹层不设置在所述第一金属线中的所述第一个和所述第二个之间；
衬垫层，其覆盖所述金属线的顶表面和侧壁、以及所述第一绝缘夹层的与所述第二空气间隙相邻的部分的顶表面和侧壁，所述衬垫层不覆盖所述金属线的底表面；以及
直接接触所述衬垫层的第二绝缘夹层。
4.根据权利要求3所述的半导体器件，其中所述金属线在第一方向上延伸并且在垂直于所述第一方向的第二方向上彼此间隔开，以及其中沿所述半导体器件的沿所述第二方向截取的剖面，所述第一空气间隙和第二空气间隙完全被所述衬垫层和所述第二绝缘夹层围绕。
5.根据权利要求3所述的半导体器件，其中所述金属线在第一方向上延伸并且在垂直于所述第一方向的第二方向上彼此间隔开，以及其中沿所述半导体器件的沿所述第二方向截取的剖面，所述第一空气间隙和第二空气间隙完全被所述衬垫层围绕。
6.根据权利要求3所述的半导体器件，其中所述第一金属线中相邻的第一金属线以第一间隔彼此间隔开，并且所述第二金属线中相邻的第二金属线以大于所述第一间隔的第二间隔彼此间隔开。
7.根据权利要求3所述的半导体器件，还包括在所述金属线、所述第一绝缘夹层、以及所述第一空气间隙和第二空气间隙下面的蚀刻停止层。
8.根据权利要求7所述的半导体器件，还包括在所述金属线中的第一个下面的导电通路，所述导电通路穿透所述蚀刻停止层并且联接至所述金属线中的所述第一个。
9.根据权利要求3所述的半导体器件，还包括在所述第一金属线中的所述第一个的侧壁上的第三空气间隙，
其中所述第一空气间隙和第三空气间隙具有不同的宽度。
10.根据权利要求3所述的半导体器件，其中所述第一空气间隙具有与所述第二空气间隙的形状不同的形状。
11.根据权利要求3所述的半导体器件，其中所述金属线在第一方向上延伸并且在垂直于所述第一方向的第二方向上彼此间隔开，以及其中所述第一空气间隙和第二空气间隙在所述第一方向上连续地延伸。
12.根据权利要求3所述的半导体器件，其中所述金属线在第一方向上延伸并且在垂直于所述第一方向的第二方向上彼此间隔开，以及其中所述第一空气间隙和第二空气间隙在所述第一方向上不连续地延伸。
CN201710610070.2A 2016-07-27 2017-07-25 制造半导体器件的方法 Active CN107665855B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160095736A KR102658192B1 (ko) 2016-07-27 2016-07-27 반도체 장치 및 반도체 장치의 제조 방법
KR10-2016-0095736 2016-07-27

Publications (2)

Publication Number Publication Date
CN107665855A CN107665855A (zh) 2018-02-06
CN107665855B true CN107665855B (zh) 2023-11-14

Family

ID=61009926

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710610070.2A Active CN107665855B (zh) 2016-07-27 2017-07-25 制造半导体器件的方法

Country Status (3)

Country Link
US (2) US10062609B2 (zh)
KR (1) KR102658192B1 (zh)
CN (1) CN107665855B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10224392B1 (en) * 2016-07-11 2019-03-05 The United States Of America As Represented By The Director, National Security Agency Method of fabricating a semiconductor capacitor
KR102687971B1 (ko) * 2016-11-28 2024-07-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2019054199A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体装置
KR102594413B1 (ko) * 2018-03-30 2023-10-27 삼성전자주식회사 반도체 장치
JP7348441B2 (ja) * 2018-04-03 2023-09-21 東京エレクトロン株式会社 完全自己整合方式を使用するサブトラクティブ相互接続形成
US10665499B2 (en) * 2018-06-28 2020-05-26 Intel Corporation Integrated circuit with airgaps to control capacitance
CN110858578B (zh) * 2018-08-23 2021-07-13 联华电子股份有限公司 管芯封环及其制造方法
KR102661963B1 (ko) * 2018-09-28 2024-04-30 삼성전자주식회사 반도체 소자 및 반도체 소자 제조 방법
CN110148583B (zh) * 2019-05-14 2021-06-18 上海华虹宏力半导体制造有限公司 形成金属互连结构的方法
US10930551B2 (en) * 2019-06-28 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for fabricating a low-resistance interconnect
US10896848B1 (en) * 2019-10-15 2021-01-19 Nanya Technology Corporation Method of manufacturing a semiconductor device
CN113223997A (zh) * 2020-01-21 2021-08-06 夏泰鑫半导体(青岛)有限公司 半导体元器件及其制备方法及电子装置
TWI707441B (zh) * 2020-02-27 2020-10-11 力成科技股份有限公司 扇出型封裝之重佈線層結構及其製法
US11302662B2 (en) * 2020-05-01 2022-04-12 Nanya Technology Corporation Semiconductor package with air gap and manufacturing method thereof
US11482447B2 (en) * 2020-07-08 2022-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an integrated chip having a cavity between metal features
US20220199516A1 (en) * 2020-12-21 2022-06-23 Intel Corporation Metal lines patterned by bottom-up fill metallization for advanced integrated circuit structure fabrication
CN113611655A (zh) * 2021-06-11 2021-11-05 联芯集成电路制造(厦门)有限公司 半导体结构及其制作方法
US11830910B2 (en) * 2021-08-30 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having air gaps and method for manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287979B1 (en) * 2000-04-17 2001-09-11 Chartered Semiconductor Manufacturing Ltd. Method for forming an air gap as low dielectric constant material using buckminsterfullerene as a porogen in an air bridge or a sacrificial layer

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100286126B1 (ko) * 1999-02-13 2001-03-15 윤종용 다층의 패시배이션막을 이용한 도전층 사이에 공기 공간을 형성하는 방법
US6815329B2 (en) * 2000-02-08 2004-11-09 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
US6949456B2 (en) * 2002-10-31 2005-09-27 Asm Japan K.K. Method for manufacturing semiconductor device having porous structure with air-gaps
JP4864307B2 (ja) 2003-09-30 2012-02-01 アイメック エアーギャップを選択的に形成する方法及び当該方法により得られる装置
US7094689B2 (en) * 2004-07-20 2006-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Air gap interconnect structure and method thereof
US7094669B2 (en) 2004-08-03 2006-08-22 Chartered Semiconductor Manufacturing Ltd Structure and method of liner air gap formation
US7285474B2 (en) * 2004-09-16 2007-10-23 International Business Machines Corporation Air-gap insulated interconnections
US7560375B2 (en) 2004-09-30 2009-07-14 International Business Machines Corporation Gas dielectric structure forming methods
TW200746355A (en) * 2005-07-12 2007-12-16 St Microelectronics Crolles 2 Integration control and reliability enhancement of interconnect air cavities
KR101356695B1 (ko) * 2007-08-06 2014-01-29 삼성전자주식회사 반도체 소자의 제조 방법
KR101382564B1 (ko) * 2008-05-28 2014-04-10 삼성전자주식회사 에어갭을 갖는 층간 절연막의 형성 방법
US7790601B1 (en) 2009-09-17 2010-09-07 International Business Machines Corporation Forming interconnects with air gaps
KR20120019208A (ko) * 2010-08-25 2012-03-06 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
US8962474B2 (en) 2011-11-07 2015-02-24 Globalfoundries Singapore Pte. Ltd. Method for forming an air gap around a through-silicon via
KR101901779B1 (ko) * 2012-03-30 2018-09-28 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
KR102002815B1 (ko) * 2012-09-05 2019-07-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102014950B1 (ko) 2013-08-26 2019-08-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102092863B1 (ko) * 2013-12-30 2020-03-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9305835B2 (en) 2014-02-26 2016-04-05 International Business Machines Corporation Formation of air-gap spacer in transistor
KR102247918B1 (ko) * 2014-04-07 2021-05-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287979B1 (en) * 2000-04-17 2001-09-11 Chartered Semiconductor Manufacturing Ltd. Method for forming an air gap as low dielectric constant material using buckminsterfullerene as a porogen in an air bridge or a sacrificial layer

Also Published As

Publication number Publication date
KR102658192B1 (ko) 2024-04-18
US20180033691A1 (en) 2018-02-01
US10062609B2 (en) 2018-08-28
KR20180012920A (ko) 2018-02-07
US20180330987A1 (en) 2018-11-15
CN107665855A (zh) 2018-02-06
US10304734B2 (en) 2019-05-28

Similar Documents

Publication Publication Date Title
CN107665855B (zh) 制造半导体器件的方法
US11715689B2 (en) Method of forming metal interconnection
CN103378033B (zh) 衬底通孔及其形成方法
CN102820280B (zh) 用于集成电路的非分层式金属层
US9224643B2 (en) Structure and method for tunable interconnect scheme
CN106952869B (zh) 半导体装置及其制造方法和使用电脑设计其布局的方法
CN107017298B (zh) 场效晶体管器件及场效晶体管器件的制造方法
US10636698B2 (en) Skip via structures
CN104600023A (zh) 半导体集成电路制造的方法
US11515201B2 (en) Integrated circuit device including air gaps and method of manufacturing the same
CN101038905A (zh) 具有阻挡层冗余特征的互连结构
CN102870212A (zh) 具有自对准介电帽的互连结构的结构和制造方法
CN104425451A (zh) 具有衬底通孔结构的器件及其形成方法
US9502293B2 (en) Self-aligned via process flow
US9141749B2 (en) Interconnect structures and methods for back end of the line integration
US9293343B2 (en) Method of forming patterns of semiconductor device
US9589890B2 (en) Method for interconnect scheme
US9059110B2 (en) Reduction of fluorine contamination of bond pads of semiconductor devices
US20190088541A1 (en) Fully aligned via in ground rule region
CN116964736A (zh) 自对准顶部过孔
CN104576606B (zh) 半导体器件及半导体器件的制造方法
JP2010171291A (ja) 半導体装置および半導体装置の製造方法
US20130299993A1 (en) Interconnection of semiconductor device and fabrication method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant