JP4535904B2 - 半導体装置の製造方法 - Google Patents
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Description
このように構成された半導体装置は、ボンディングパッドをICチップの上層に配列したもの(ボンディングパッドが回路、配線、素子等の一部と同一面上に配列されるものである。)に比べて、装置を高集積化、小型化することができる。
以下、この発明を実施するための最良の形態について、図面を参照して詳細に説明する。なお、各図中、同一又は相当する部分には同一の符号を付しており、その重複説明は適宜に簡略化ないし省略する。
図1に示すように、半導体装置1の上面部2には、複数のボンディングパッド5、6が千鳥状に配列されている。なお、本実施の形態においては、図1の領域Dに示すボンディングパッド5、6がI/Oパッドとして用いられている。また、上面部2の中央には、内部回路領域2aが設けられている。これらの構成は、本発明の形態を限定するものではない。
図3を参照して、まず、回路、配線、素子等が形成されたICチップ10(LSIチップ)がスクラブライン20を挟んで複数形成される。ICチップ10の最上層にはメタル配線11が形成される。メタル配線11は、銅、アルミニウム等からなり、ダマシン法により形成することができる。
ここで、絶縁層13に形成されるビアホール16は、ボンディングパッド5と第2のボンディングパッド6とをそれぞれメタル配線11に接続するためのものである。これに対して、絶縁層13に形成されるホール15は、ボンディングパッド5の側面(半導体装置1の装置側面となる露呈面である。)を形成するためのものである。すなわち、ホール15は、スクラブライン20に隣接するように形成されることになる。
詳しくは、外周部に配列されるボンディングパッド5用の溝25は、ホール15に対して端部(側部)で連通するように形成されるとともに、ビアホール16に対して連通するように形成される。また、中央部に配列されるボンディングパッド6用の溝26(第2の溝)は、ビアホール16のみに連通するように形成される。なお、溝形成工程において、スクラブライン20の領域の絶縁層13はそのまま残される。
さらに、図9に示すように、レジスト18をマスクとした写真製版によって不要な窒化膜17がエッチングされて、さらに不要な絶縁層13(スクラブライン20上の絶縁層13である。)とレジスト18とがエッチングされる。このとき、ICチップ10上の絶縁層13は、レジスト18とボンディングパッド5、6とによってエッチングされずに残留する。さらに、スクラブライン20も、エッチングストップ層12によって、必要以上にエッチングされずに残留する。
なお、レジスト18に覆われて残留する窒化膜17は、パッシベーションとして機能して、ボンディングパッド5、6の上面における露呈範囲(開口範囲)を定めることになる。
その後、スクラブライン20を分割する分割工程や、ボンディングパッド6にボンディングワイヤを接続するワイヤボンディング工程や、上面部を樹脂封止するパッケージ工程等を経て、最終的に半導体装置1が完成されることになる。
2 上面部、2a 内部回路領域、
5 ボンディングパッド(導電性材料)、
6 ボンディングパッド(第2のボンディングパッド、導電性材料)、
10 ICチップ、 11 メタル配線(配線層)、
12 エッチングストップ層、 13 絶縁層、
15 ホール、 16 ビアホール、
17 窒化膜、 18 レジスト、
20 スクライブライン、
25 溝、 26 溝(第2の溝)。
Claims (2)
- スクライブラインを挟んで複数形成されたICチップ上及び前記スクライブライン上に絶縁層を形成する工程と、
前記ICチップ上のボンディングパッド形成予定位置の一部分であって前記ICチップの上面側から見て前記スクライブラインに隣接する位置で、ホールを前記絶縁層に形成するホール形成工程と、
前記ホールに端部で連通する溝を前記ボンディングパッド形成予定位置の前記絶縁層に形成する溝形成工程と、
前記溝及び前記ホールに導電性材料を埋め込む埋込工程と、
前記導電性材料の表面を平坦化する研磨工程と、
エッチング技術によって前記スクライブライン上の前記絶縁層を除去して、前記ICチップの上面側から見て前記スクライブラインに隣接している前記導電性材料の側面を露呈させてボンディングパッドを形成するパッド形成工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記絶縁層を形成する工程の前に、前記ICチップと前記絶縁層との間にエッチングストップ層を形成する工程を備え、
前記パッド形成工程で、前記エッチングストップ層が露呈するように前記スクライブライン上の前記絶縁層を除去することを特徴とする請求項1に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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