JP2004031830A - 半導体集積回路 - Google Patents
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Abstract
【課題】マクロセルの領域上に入出力配線が形成された半導体集積回路において、マクロセル内の配線と入出力配線との結合容量を減少させて、信号遅延やクロストークノイズを低減する。
【解決手段】この半導体集積回路は、絶縁膜を介して複数の配線層が形成された半導体基板１８と、半導体基板の所定の位置に配置され、所定の配線層においてワード線及びビット線が格子状に配置されたメモリセルアレイを含むメモリコア１０と、半導体基板の周辺部に配置され、外部と信号の入出力を行う入出力回路２０と、入出力回路に接続された複数の入出力配線であって、ワード線及びビット線と異なる配線層に配置され、メモリコアの領域上においてワード線及びビット線のいずれとも平行でない部分を有する複数の入出力配線１９とを具備する。
【選択図】 図４
【解決手段】この半導体集積回路は、絶縁膜を介して複数の配線層が形成された半導体基板１８と、半導体基板の所定の位置に配置され、所定の配線層においてワード線及びビット線が格子状に配置されたメモリセルアレイを含むメモリコア１０と、半導体基板の周辺部に配置され、外部と信号の入出力を行う入出力回路２０と、入出力回路に接続された複数の入出力配線であって、ワード線及びビット線と異なる配線層に配置され、メモリコアの領域上においてワード線及びビット線のいずれとも平行でない部分を有する複数の入出力配線１９とを具備する。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、一般的に半導体集積回路に関し、特に、メモリセルアレイ及びその周辺回路を含むメモリコアが設けられた大規模な機能ブロックであるマクロセルを有するエンベデッドアレイ等の半導体集積回路に関する。
【０００２】
【従来の技術】
マクロセルを有するエンベデッドアレイ等の半導体集積回路においては、マクロセルの面積が大きいために、入出力配線をどの位置に形成するかが問題となる。このような半導体集積回路において入出力配線を形成するやり方としては、従来から、次の２つが用いられていた。１つは、マクロセルの領域を避けるように入出力配線を形成するものであり、他の１つは、マクロセルの領域上に入出力配線を形成するものである。
【０００３】
図６に、マクロセルの領域を避けるように入出力配線を形成する場合のレイアウトを示す。図６に示すように、チップ１００の所定の位置にマクロセル１０１が配置され、Ｉ／Ｏ配線１０２は、マクロセル１０１の領域を避けるように形成されてＩ／Ｏ回路１０３に接続されている。
【０００４】
しかしながら、この場合には、局部的にＩ／Ｏ配線１０２が密集するので、配線が困難になる場合がある。また、Ｉ／Ｏ配線１０２の長さが長くなるので、信号遅延が増大し、動作速度が低下するという問題がある。
【０００５】
図７に、マクロセルの領域上に入出力配線を形成する場合のレイアウトを示す。図７に示すように、チップ１００の所定の位置にマクロセル１０１が配置され、Ｉ／Ｏ配線１０２は、マクロセル１０１の領域上をマクロセル１０１の一辺に平行又は垂直となる方向に形成されてＩ／Ｏ回路１０３に接続されている。
【０００６】
しかしながら、この場合には、マクロセル１０１において微小信号を扱うメモリコアが設けられているので、微小信号を流しているメモリコア内の配線とＩ／Ｏ配線１０２とが近距離において平行になるために大きな結合容量が形成され、この容量によって信号遅延が大きくなったり、クロストークノイズが発生して誤動作の原因となっていた。
【０００７】
【発明が解決しようとする課題】
【０００８】
そこで、上記の点に鑑み、本発明は、マクロセルの領域上に入出力配線が形成された半導体集積回路において、マクロセル内の配線と入出力配線との結合容量を減少させて、信号遅延やクロストークノイズを低減することを目的とする。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、絶縁膜を介して複数の配線層が形成された半導体基板と、半導体基板の所定の位置に配置され、所定の配線層においてワード線及びビット線が格子状に配置されたメモリセルアレイを含むメモリコアと、半導体基板の周辺部に配置され、外部と信号の入出力を行う入出力回路と、入出力回路に接続された複数の入出力配線であって、ワード線及びビット線と異なる配線層に配置され、メモリコアの領域上においてワード線及びビット線のいずれとも平行でない部分を有する複数の入出力配線とを具備する。
【００１０】
ここで、複数の入出力配線が、メモリコア以外の領域上においてワード線又はビット線と平行な部分を有することが望ましい。
【００１１】
また、本発明の第２の観点に係る半導体集積回路は、絶縁膜を介して複数の配線層が形成された半導体基板と、半導体基板の所定の位置に配置され、所定の配線層においてワード線及びビット線が格子状に配置されたメモリセルアレイを含むメモリコアと、半導体基板の周辺部に配置され、外部と信号の入出力を行う入出力回路と、入出力回路に接続された複数の入出力配線であって、ワード線及びビット線と異なる配線層に配置され、メモリセルアレイの領域上においてワード線及びビット線のいずれとも平行でない部分を有する複数の入出力配線とを具備する。
【００１２】
ここで、複数の入出力配線が、メモリセルアレイ以外の領域上においてワード線又はビット線と平行な部分を有することが望ましい。
【００１３】
以上において、メモリコアは、アドレス信号に基づいてメモリセルアレイの行を指定するデコーダ回路と、入力されたデータをメモリセルアレイの指定された行に含まれている所定のメモリセルに書き込むデータ入力回路と、メモリセルアレイの指定された行に含まれている所定のメモリセルからデータを読み出して出力するデータ出力回路とをさらに含むようにしても良い。
【００１４】
本発明によれば、マクロセルにおいて設けられているメモリコア又はその中のメモリセルアレイの配線と入出力配線とが近距離において平行にならないため、マクロセル内の配線と入出力配線との結合容量を減少させて、信号遅延やクロストークノイズを低減することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号を付して、説明を省略する。
図１に、本発明の第１の実施形態に係る半導体集積回路内に設けられているマクロセルの一例として、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリコアの構成を示す。
【００１６】
図１に示すように、メモリコア１０は、マトリクス状に形成された複数のメモリセルにデータを記憶するメモリセルアレイ１３と、入力されるアドレス信号を一時的に記憶するアドレスバッファ回路１１と、アドレスバッファ回路１１から出力されるアドレス信号に基づいてメモリセルアレイ１３の行を指定するデコーダ回路１２とを含んでいる。さらに、メモリコア１０は、入力されたデータをメモリセルアレイ１３の指定された行に含まれている所定のメモリセルに書き込むデータ入力回路１５と、メモリセルアレイ１３の指定された行に含まれている所定のメモリセルからデータを読み出して出力するデータ出力回路１６と、コントロール信号に基づいて、アドレスバッファ回路１１、デコーダ回路１２、データ入力回路１５、及び、データ出力回路１６を制御するコントロール回路１４とを含んでいる。
【００１７】
図２に、メモリセルアレイ１３の構成を示す。図２に示すように、メモリセルアレイ１３は、１ビットのデータを格納するメモリセル１７と、メモリセル１７にアクセスするためのワード線と、メモリセル１７にデータを入力し又はメモリセル１７からデータを出力するためのビット線とによって構成され、ワード線及びビット線は、メモリセルアレイ１３の形状に合わせて格子状に配置されている。これにより、メモリセル１７は、ワード線を介してデコーダ回路１２に接続され、また、ビット線を介してデータ入力回路１５及びデータ出力回路１６に接続される。
【００１８】
図３に、メモリセル１７の構成と、ワード線及びビット線とを示す。図３に示すように、メモリセル１７は、４つのＮチャネルＭＯＳトランジスタＱ１〜Ｑ４と、２つの抵抗Ｒ１及びＲ２とによって構成されている。
【００１９】
次に、図１〜図３を用いて、メモリコア１０の動作について説明する。
メモリセルにデータを書き込む場合には、デコーダ回路１２が、アドレスバッファ回路１１から出力されるアドレス信号に基づいて、メモリセルアレイ１３内のいずれかのワード線にハイレベルの信号を印加する。これにより、ハイレベルの信号が印加されたワード線に接続されているメモリセル１７のトランジスタＱ１及びＱ２が、オン状態となる。
【００２０】
次に、データ入力回路１５は、メモリセルアレイ１３内のいずれかのビット線にハイレベルの信号を印加する。データ入力回路１５がトランジスタＱ１のソース／ドレインに接続されているビット線にハイレベルの信号を印加する場合には、トランジスタＱ４がオン状態となり、トランジスタＱ４のドレインがローレベルになるため、トランジスタＱ３はオフ状態となる。一方、データ入力回路１５がトランジスタＱ２のソース／ドレインに接続されているビット線にハイレベルの信号を印加する場合には、トランジスタＱ３がオン状態となり、トランジスタＱ３のドレインがローレベルになるため、トランジスタＱ４はオフ状態となる。これらトランジスタＱ３及びＱ４の状態は、電源電圧ＶＤＤが供給されている限り保持される。
【００２１】
メモリセルからデータを読み出す場合には、デコーダ回路１２が、アドレスバッファ回路１１から出力されるアドレス信号に基づいて、メモリセルアレイ１３内のいずれかのワード線にハイレベルの信号を印加する。ハイレベルの信号が印加されたワード線に接続されているメモリセル１７のトランジスタＱ１及びＱ２はオン状態となるため、トランジスタＱ１及びＱ２のソース／ドレインにそれぞれ接続されている２本のビット線を介して、メモリセル１７に記憶されているデータを読み出すことができる。なお、トランジスタＱ１に接続されているビット線のデータと、トランジスタＱ２に接続されているビット線のデータとは、差動信号を形成する。以上の動作により、１ビット分のデータの書き込み及び読み出しを行うことができる。
【００２２】
図４に、本実施形態に係る半導体集積回路のレイアウトを示す。図４に示すように、上述したようなメモリコア１０が、チップ１８内にマクロセルとして組み込まれている。メモリコア１０におけるワード線やビット線等の配線は、チップ１８上に絶縁膜を介して形成されるポリシリコンやメタルの配線層においてパターン形成される。一方、チップ１８の周辺部には、外部と信号の入出力を行う多数のＩ／Ｏ回路２０が配置されており、これらのＩ／Ｏ回路２０と接続される多数のＩ／Ｏ配線１９は、メモリコア１０の配線よりも上層に形成されるメタル配線層においてパターン形成される。
【００２３】
ここで、メモリコアの領域を避けるようにしてＩ／Ｏ配線を配置すると、局部的に配線が密集して設計が困難になる。また、配線が長くなることにより、信号遅延が増大する。一方、メモリコアの領域上にＩ／Ｏ配線を配置すると、Ｉ／Ｏ配線がメモリコアの配線と近距離において平行になるために大きな結合容量が形成され、この容量によって信号遅延が大きくなったり、クロストークノイズが発生して誤動作の原因となる。そこで、本実施形態においては、メモリコア１０の領域上においてメモリコア１０の一辺と斜めになるようにＩ／Ｏ配線１９を配置することにより、Ｉ／Ｏ配線１９とメモリコアの配線（ワード線やビット線等）とが近距離において平行にならないようにして、これらの容量結合を減少させている。
【００２４】
一方、メモリコア１０以外の領域上においては、メモリコア１０の一辺と平行または垂直になるようにＩ／Ｏ配線１９を配置することができる。メモリコア１０以外の領域上においては、Ｉ／Ｏ配線１９とメモリコアの配線との間の距離が離れているために、Ｉ／Ｏ配線１９とメモリコアの配線とが平行になったとしても、結合容量はあまり大きくならない。
【００２５】
次に、本発明の第２の実施形態について説明する。
図５に、本発明の第２の実施形態に係る半導体集積回路のレイアウトの一部を示す。メモリコア１０において、信号が微小であるために特にノイズの影響を受けやすいのは、メモリセルアレイ１３である。そこで、本実施形態においては、図５に示すように、メモリセルアレイ１３の領域上においてメモリセルアレイ１３の一辺と斜めになるようにＩ／Ｏ配線１９を配置することにより、Ｉ／Ｏ配線１９とメモリセルアレイの配線（特にワード線とビット線）とが近距離において平行にならないようにして、これらの容量結合を低減している。
【００２６】
一方、メモリセルアレイ１３以外の領域上においては、メモリセルアレイ１３の一辺と平行または垂直になるようにＩ／Ｏ配線１９を配置することができる。メモリセルアレイ１３以外の領域上においては、Ｉ／Ｏ配線１９とメモリセルアレイの配線との間の距離が離れているために、Ｉ／Ｏ配線１９とメモリセルアレイの配線とが平行になったとしても、結合容量はあまり大きくならない。これにより、Ｉ／Ｏ配線１９の長さを短縮することができる。
【００２７】
【発明の効果】
以上述べたように、本発明によれば、マクロセルの領域上に入出力配線が形成された半導体集積回路において、マクロセル内の配線と入出力配線との結合容量を減少させて、信号遅延やクロストークノイズを低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路内に設けられているメモリコアの構成を示す図である。
【図２】図１に示すメモリセルアレイ１３の構成を示す図である。
【図３】図２に示すメモリセル１７の構成と、ワード線及びビット線とを示す図である。
【図４】本発明の第１の実施形態に係る半導体集積回路のレイアウトを示す図である。
【図５】本発明の第２の実施形態に係る半導体集積回路のレイアウトの一部を示す図である。
【図６】マクロセルの領域を避けるように入出力配線を形成する場合の従来のレイアウトを示す図である。
【図７】マクロセルの領域上に入出力配線を形成する場合の従来のレイアウトを示す図である。
【符号の説明】
１０ メモリコア
１１ アドレスバッファ回路
１２ デコーダ回路
１３ メモリセルアレイ
１４ コントロール回路
１５ データ入力回路
１６ データ出力回路
１７ メモリセル
１８、１００ チップ
１９、１０２ Ｉ／Ｏ配線
２０、１０３ Ｉ／Ｏ回路
１０１ マクロセル
Ｒ１、Ｒ２ 抵抗
Ｑ１〜Ｑ４ ＮチャネルＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、一般的に半導体集積回路に関し、特に、メモリセルアレイ及びその周辺回路を含むメモリコアが設けられた大規模な機能ブロックであるマクロセルを有するエンベデッドアレイ等の半導体集積回路に関する。
【０００２】
【従来の技術】
マクロセルを有するエンベデッドアレイ等の半導体集積回路においては、マクロセルの面積が大きいために、入出力配線をどの位置に形成するかが問題となる。このような半導体集積回路において入出力配線を形成するやり方としては、従来から、次の２つが用いられていた。１つは、マクロセルの領域を避けるように入出力配線を形成するものであり、他の１つは、マクロセルの領域上に入出力配線を形成するものである。
【０００３】
図６に、マクロセルの領域を避けるように入出力配線を形成する場合のレイアウトを示す。図６に示すように、チップ１００の所定の位置にマクロセル１０１が配置され、Ｉ／Ｏ配線１０２は、マクロセル１０１の領域を避けるように形成されてＩ／Ｏ回路１０３に接続されている。
【０００４】
しかしながら、この場合には、局部的にＩ／Ｏ配線１０２が密集するので、配線が困難になる場合がある。また、Ｉ／Ｏ配線１０２の長さが長くなるので、信号遅延が増大し、動作速度が低下するという問題がある。
【０００５】
図７に、マクロセルの領域上に入出力配線を形成する場合のレイアウトを示す。図７に示すように、チップ１００の所定の位置にマクロセル１０１が配置され、Ｉ／Ｏ配線１０２は、マクロセル１０１の領域上をマクロセル１０１の一辺に平行又は垂直となる方向に形成されてＩ／Ｏ回路１０３に接続されている。
【０００６】
しかしながら、この場合には、マクロセル１０１において微小信号を扱うメモリコアが設けられているので、微小信号を流しているメモリコア内の配線とＩ／Ｏ配線１０２とが近距離において平行になるために大きな結合容量が形成され、この容量によって信号遅延が大きくなったり、クロストークノイズが発生して誤動作の原因となっていた。
【０００７】
【発明が解決しようとする課題】
【０００８】
そこで、上記の点に鑑み、本発明は、マクロセルの領域上に入出力配線が形成された半導体集積回路において、マクロセル内の配線と入出力配線との結合容量を減少させて、信号遅延やクロストークノイズを低減することを目的とする。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、絶縁膜を介して複数の配線層が形成された半導体基板と、半導体基板の所定の位置に配置され、所定の配線層においてワード線及びビット線が格子状に配置されたメモリセルアレイを含むメモリコアと、半導体基板の周辺部に配置され、外部と信号の入出力を行う入出力回路と、入出力回路に接続された複数の入出力配線であって、ワード線及びビット線と異なる配線層に配置され、メモリコアの領域上においてワード線及びビット線のいずれとも平行でない部分を有する複数の入出力配線とを具備する。
【００１０】
ここで、複数の入出力配線が、メモリコア以外の領域上においてワード線又はビット線と平行な部分を有することが望ましい。
【００１１】
また、本発明の第２の観点に係る半導体集積回路は、絶縁膜を介して複数の配線層が形成された半導体基板と、半導体基板の所定の位置に配置され、所定の配線層においてワード線及びビット線が格子状に配置されたメモリセルアレイを含むメモリコアと、半導体基板の周辺部に配置され、外部と信号の入出力を行う入出力回路と、入出力回路に接続された複数の入出力配線であって、ワード線及びビット線と異なる配線層に配置され、メモリセルアレイの領域上においてワード線及びビット線のいずれとも平行でない部分を有する複数の入出力配線とを具備する。
【００１２】
ここで、複数の入出力配線が、メモリセルアレイ以外の領域上においてワード線又はビット線と平行な部分を有することが望ましい。
【００１３】
以上において、メモリコアは、アドレス信号に基づいてメモリセルアレイの行を指定するデコーダ回路と、入力されたデータをメモリセルアレイの指定された行に含まれている所定のメモリセルに書き込むデータ入力回路と、メモリセルアレイの指定された行に含まれている所定のメモリセルからデータを読み出して出力するデータ出力回路とをさらに含むようにしても良い。
【００１４】
本発明によれば、マクロセルにおいて設けられているメモリコア又はその中のメモリセルアレイの配線と入出力配線とが近距離において平行にならないため、マクロセル内の配線と入出力配線との結合容量を減少させて、信号遅延やクロストークノイズを低減することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号を付して、説明を省略する。
図１に、本発明の第１の実施形態に係る半導体集積回路内に設けられているマクロセルの一例として、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリコアの構成を示す。
【００１６】
図１に示すように、メモリコア１０は、マトリクス状に形成された複数のメモリセルにデータを記憶するメモリセルアレイ１３と、入力されるアドレス信号を一時的に記憶するアドレスバッファ回路１１と、アドレスバッファ回路１１から出力されるアドレス信号に基づいてメモリセルアレイ１３の行を指定するデコーダ回路１２とを含んでいる。さらに、メモリコア１０は、入力されたデータをメモリセルアレイ１３の指定された行に含まれている所定のメモリセルに書き込むデータ入力回路１５と、メモリセルアレイ１３の指定された行に含まれている所定のメモリセルからデータを読み出して出力するデータ出力回路１６と、コントロール信号に基づいて、アドレスバッファ回路１１、デコーダ回路１２、データ入力回路１５、及び、データ出力回路１６を制御するコントロール回路１４とを含んでいる。
【００１７】
図２に、メモリセルアレイ１３の構成を示す。図２に示すように、メモリセルアレイ１３は、１ビットのデータを格納するメモリセル１７と、メモリセル１７にアクセスするためのワード線と、メモリセル１７にデータを入力し又はメモリセル１７からデータを出力するためのビット線とによって構成され、ワード線及びビット線は、メモリセルアレイ１３の形状に合わせて格子状に配置されている。これにより、メモリセル１７は、ワード線を介してデコーダ回路１２に接続され、また、ビット線を介してデータ入力回路１５及びデータ出力回路１６に接続される。
【００１８】
図３に、メモリセル１７の構成と、ワード線及びビット線とを示す。図３に示すように、メモリセル１７は、４つのＮチャネルＭＯＳトランジスタＱ１〜Ｑ４と、２つの抵抗Ｒ１及びＲ２とによって構成されている。
【００１９】
次に、図１〜図３を用いて、メモリコア１０の動作について説明する。
メモリセルにデータを書き込む場合には、デコーダ回路１２が、アドレスバッファ回路１１から出力されるアドレス信号に基づいて、メモリセルアレイ１３内のいずれかのワード線にハイレベルの信号を印加する。これにより、ハイレベルの信号が印加されたワード線に接続されているメモリセル１７のトランジスタＱ１及びＱ２が、オン状態となる。
【００２０】
次に、データ入力回路１５は、メモリセルアレイ１３内のいずれかのビット線にハイレベルの信号を印加する。データ入力回路１５がトランジスタＱ１のソース／ドレインに接続されているビット線にハイレベルの信号を印加する場合には、トランジスタＱ４がオン状態となり、トランジスタＱ４のドレインがローレベルになるため、トランジスタＱ３はオフ状態となる。一方、データ入力回路１５がトランジスタＱ２のソース／ドレインに接続されているビット線にハイレベルの信号を印加する場合には、トランジスタＱ３がオン状態となり、トランジスタＱ３のドレインがローレベルになるため、トランジスタＱ４はオフ状態となる。これらトランジスタＱ３及びＱ４の状態は、電源電圧ＶＤＤが供給されている限り保持される。
【００２１】
メモリセルからデータを読み出す場合には、デコーダ回路１２が、アドレスバッファ回路１１から出力されるアドレス信号に基づいて、メモリセルアレイ１３内のいずれかのワード線にハイレベルの信号を印加する。ハイレベルの信号が印加されたワード線に接続されているメモリセル１７のトランジスタＱ１及びＱ２はオン状態となるため、トランジスタＱ１及びＱ２のソース／ドレインにそれぞれ接続されている２本のビット線を介して、メモリセル１７に記憶されているデータを読み出すことができる。なお、トランジスタＱ１に接続されているビット線のデータと、トランジスタＱ２に接続されているビット線のデータとは、差動信号を形成する。以上の動作により、１ビット分のデータの書き込み及び読み出しを行うことができる。
【００２２】
図４に、本実施形態に係る半導体集積回路のレイアウトを示す。図４に示すように、上述したようなメモリコア１０が、チップ１８内にマクロセルとして組み込まれている。メモリコア１０におけるワード線やビット線等の配線は、チップ１８上に絶縁膜を介して形成されるポリシリコンやメタルの配線層においてパターン形成される。一方、チップ１８の周辺部には、外部と信号の入出力を行う多数のＩ／Ｏ回路２０が配置されており、これらのＩ／Ｏ回路２０と接続される多数のＩ／Ｏ配線１９は、メモリコア１０の配線よりも上層に形成されるメタル配線層においてパターン形成される。
【００２３】
ここで、メモリコアの領域を避けるようにしてＩ／Ｏ配線を配置すると、局部的に配線が密集して設計が困難になる。また、配線が長くなることにより、信号遅延が増大する。一方、メモリコアの領域上にＩ／Ｏ配線を配置すると、Ｉ／Ｏ配線がメモリコアの配線と近距離において平行になるために大きな結合容量が形成され、この容量によって信号遅延が大きくなったり、クロストークノイズが発生して誤動作の原因となる。そこで、本実施形態においては、メモリコア１０の領域上においてメモリコア１０の一辺と斜めになるようにＩ／Ｏ配線１９を配置することにより、Ｉ／Ｏ配線１９とメモリコアの配線（ワード線やビット線等）とが近距離において平行にならないようにして、これらの容量結合を減少させている。
【００２４】
一方、メモリコア１０以外の領域上においては、メモリコア１０の一辺と平行または垂直になるようにＩ／Ｏ配線１９を配置することができる。メモリコア１０以外の領域上においては、Ｉ／Ｏ配線１９とメモリコアの配線との間の距離が離れているために、Ｉ／Ｏ配線１９とメモリコアの配線とが平行になったとしても、結合容量はあまり大きくならない。
【００２５】
次に、本発明の第２の実施形態について説明する。
図５に、本発明の第２の実施形態に係る半導体集積回路のレイアウトの一部を示す。メモリコア１０において、信号が微小であるために特にノイズの影響を受けやすいのは、メモリセルアレイ１３である。そこで、本実施形態においては、図５に示すように、メモリセルアレイ１３の領域上においてメモリセルアレイ１３の一辺と斜めになるようにＩ／Ｏ配線１９を配置することにより、Ｉ／Ｏ配線１９とメモリセルアレイの配線（特にワード線とビット線）とが近距離において平行にならないようにして、これらの容量結合を低減している。
【００２６】
一方、メモリセルアレイ１３以外の領域上においては、メモリセルアレイ１３の一辺と平行または垂直になるようにＩ／Ｏ配線１９を配置することができる。メモリセルアレイ１３以外の領域上においては、Ｉ／Ｏ配線１９とメモリセルアレイの配線との間の距離が離れているために、Ｉ／Ｏ配線１９とメモリセルアレイの配線とが平行になったとしても、結合容量はあまり大きくならない。これにより、Ｉ／Ｏ配線１９の長さを短縮することができる。
【００２７】
【発明の効果】
以上述べたように、本発明によれば、マクロセルの領域上に入出力配線が形成された半導体集積回路において、マクロセル内の配線と入出力配線との結合容量を減少させて、信号遅延やクロストークノイズを低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路内に設けられているメモリコアの構成を示す図である。
【図２】図１に示すメモリセルアレイ１３の構成を示す図である。
【図３】図２に示すメモリセル１７の構成と、ワード線及びビット線とを示す図である。
【図４】本発明の第１の実施形態に係る半導体集積回路のレイアウトを示す図である。
【図５】本発明の第２の実施形態に係る半導体集積回路のレイアウトの一部を示す図である。
【図６】マクロセルの領域を避けるように入出力配線を形成する場合の従来のレイアウトを示す図である。
【図７】マクロセルの領域上に入出力配線を形成する場合の従来のレイアウトを示す図である。
【符号の説明】
１０ メモリコア
１１ アドレスバッファ回路
１２ デコーダ回路
１３ メモリセルアレイ
１４ コントロール回路
１５ データ入力回路
１６ データ出力回路
１７ メモリセル
１８、１００ チップ
１９、１０２ Ｉ／Ｏ配線
２０、１０３ Ｉ／Ｏ回路
１０１ マクロセル
Ｒ１、Ｒ２ 抵抗
Ｑ１〜Ｑ４ ＮチャネルＭＯＳトランジスタ
Claims (5)
- 絶縁膜を介して複数の配線層が形成された半導体基板と、
前記半導体基板の所定の位置に配置され、所定の配線層においてワード線及びビット線が格子状に配置されたメモリセルアレイを含むメモリコアと、
前記半導体基板の周辺部に配置され、外部と信号の入出力を行う入出力回路と、
前記入出力回路に接続された複数の入出力配線であって、前記ワード線及びビット線と異なる配線層に配置され、前記メモリコアの領域上において前記ワード線及びビット線のいずれとも平行でない部分を有する前記複数の入出力配線と、を具備する半導体集積回路。 - 前記複数の入出力配線が、前記メモリコア以外の領域上において前記ワード線又はビット線と平行な部分を有する、請求項１記載の半導体集積回路。
- 絶縁膜を介して複数の配線層が形成された半導体基板と、
前記半導体基板の所定の位置に配置され、所定の配線層においてワード線及びビット線が格子状に配置されたメモリセルアレイを含むメモリコアと、
前記半導体基板の周辺部に配置され、外部と信号の入出力を行う入出力回路と、
前記入出力回路に接続された複数の入出力配線であって、前記ワード線及びビット線と異なる配線層に配置され、前記メモリセルアレイの領域上において前記ワード線及びビット線のいずれとも平行でない部分を有する前記複数の入出力配線と、
を具備する半導体集積回路。 - 前記複数の入出力配線が、前記メモリセルアレイ以外の領域上において前記ワード線又はビット線と平行な部分を有する、請求項３記載の半導体集積回路。
- 前記メモリコアが、
アドレス信号に基づいて前記メモリセルアレイの行を指定するデコーダ回路と、
入力されたデータを前記メモリセルアレイの指定された行に含まれている所定のメモリセルに書き込むデータ入力回路と、
前記メモリセルアレイの指定された行に含まれている所定のメモリセルからデータを読み出して出力するデータ出力回路と、
をさらに含む、請求項１〜４のいずれか１項記載の半導体集積回路。
Priority Applications (1)
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| JP2002188607A JP2004031830A (ja) | 2002-06-27 | 2002-06-27 | 半導体集積回路 |
Applications Claiming Priority (1)
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| JP2002188607A JP2004031830A (ja) | 2002-06-27 | 2002-06-27 | 半導体集積回路 |
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| JP2004031830A true JP2004031830A (ja) | 2004-01-29 |
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| JP2002188607A Withdrawn JP2004031830A (ja) | 2002-06-27 | 2002-06-27 | 半導体集積回路 |
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| JP (1) | JP2004031830A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7370307B2 (en) | 2004-10-15 | 2008-05-06 | Kabushiki Kaisha Toshiba | Computer automated design system, a computer automated design method, and a semiconductor integrated circuit |
-
2002
- 2002-06-27 JP JP2002188607A patent/JP2004031830A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7370307B2 (en) | 2004-10-15 | 2008-05-06 | Kabushiki Kaisha Toshiba | Computer automated design system, a computer automated design method, and a semiconductor integrated circuit |
| US7719115B2 (en) | 2004-10-15 | 2010-05-18 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including a multi-level interconnect with a diagonal wire |
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