JP4361639B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4361639B2 JP4361639B2 JP18023199A JP18023199A JP4361639B2 JP 4361639 B2 JP4361639 B2 JP 4361639B2 JP 18023199 A JP18023199 A JP 18023199A JP 18023199 A JP18023199 A JP 18023199A JP 4361639 B2 JP4361639 B2 JP 4361639B2
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- memory cell
- small sense
- memory
- small
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000003491 array Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 20
- 238000009792 diffusion process Methods 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000000470 constituent Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、チップ面積を縮小したスタティックランダムアクセスメモリ（ＳＲＡＭ）に関する。
【０００２】
【従来の技術】
図１は、ＳＲＡＭの全体構成の一例を示す図である。ＳＲＡＭ１００は、主に、アドレス回路１１０、コントロール回路１２０、メモリ回路１３０、リード／ライトアンプ１４０及び入出力回路１５０より構成される。アドレス回路１１０は、アドレスレジスタ１１１、デコーダ１１２、ワードドライバ１１３及び小センスアンプドライバ１１４より構成される。また、メモリ回路１３０は、メモリセルアレイ１３１，１３３、小センスアンプ１３２、カラムスイッチ１３４、メインセンスアンプ１３５より構成される。
【０００３】
データを書き込む場合には、ＳＲＡＭ１００に、アドレス１６０、クロック１６１、入力データ１６２を入力する。クロック１６１はコントロール回路１２０に入力する。コントロール回路１２０は、アドレスレジスタ１１１、デコーダ１１２、小センスアンプドライバ１１４、リードライトアンプ１４０の制御を行う。アドレス１６０は、アドレスレジスタ１１１に記憶され、デコーダ１１２によりデコードされる。デコーダ１１２は、ワードドライバ１１３を介してメモリセルアレイ１３１、１３３にワード選択信号１７０−１、１７０−２を送り、入力データ１６２を記憶するメモリセルを選択する。
【０００４】
入出力回路１５０を介して入力された入力データ１６２は、リード／ライトアンプ１４０を介してメモリ回路１３０に送られる。メモリ回路１３０に送られた入力データ１６２は、メインセンスアンプ１３５、カラムスイッチ１３４、小センスアンプ１３２を介してメモリセルアレイ１３１又は１３３の選択されたメモリセルに記憶される。
【０００５】
一方、データを読み出す場合には、アドレス１６０及びクロック１６１が入ＳＲＡＭ１００に力され、上記と同様にメモリ回路１３０の中から、データを読み出すメモリセルが選択される。そして、選択されたメモリセルより、リード／ライトアンプ１４０及び入出力回路１５０を介して出力データ１６３が出力される。
【０００６】
図２は、小センスアンプを配置した従来のメモリ回路１３０の一例を示す図である。メモリ回路１３０は、Ｎ個のビット列２０１−１〜２０２−Ｎ、ビット線１７２−１〜１７２−（２Ｎ＋２）、カラムスイッチ１３４、メインセンスアンプ１３５よりなる。カラムスイッチ１３４は、ビット列のビット線を選択する。メインセンスアンプ１３５は、カラムスイッチ１３４により選択されたビット線をセンスする。ビット列２０１−１は、メモリセルアレイ１３１−１、１３１−２、小センスアンプ１３２−１、ダミーメモリセル２１０−１、２１１−１、２１２−１、２１３−１よりなる。このように、メモリセルアレイと小センスアンプの間には、ダミーメモリセルが配置される。
【０００７】
メモリセルアレイと小センスアンプの間に、ダミーメモリセルを配置するのは、以下の理由による。
近年の半導体プロセスの微細化の進展により、メモリセルアレイの部分は、メモリセルの密度を高くするために微細なパターンで構成されている。一方、小センスアンプは、メモリセルと比べて、疎なパターンで構成されている。密なメモリセルと、疎な小センスアンプをダミーメモリセル無しに隣接して配置するように製造すると、製造工程の中のパターンの露光時に、小センスアンプの疎な部分の露光によってメモリセルの密な部分の露光が干渉を受ける。このため、小センスアンプに隣接する部分のメモリセルが正しく露光できないという問題がある。これを解決するために、図２に示すように、ダミーメモリセルを配置する。
【０００８】
【発明が解決しようとする課題】
しかし、上記のように、小センスアンプとメモリセルの間にダミーメモリセルを配置すると、チップ上に使用できない部分が生じる。さらに、メモリ動作の高速化の為に複数個の小センスアンプを配置するとそれに比例してダミーメモリセルの数が増加して、チップ面積が増加する問題があった。
【０００９】
そこで、本発明は、チップ面積を縮小した半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題は、次のように達成される。
請求項１は、半導体記憶装置において、複数のメモリセルよりなる複数のメモリセルアレイと、
前記メモリセルアレイの間に配置され、前記メモリセルアレイと接する部分の形状が前記メモリセルと同じ形状を持つセンスアンプとを、ビット線に接続し、
前記センスアンプは、前記ビット線に沿って対称に配置した２つのセンスアンプを単位として配置され、かつ前記２つのセンスアンプの合計の面積が、メモリセルの２つ分の面積と等しい、ことを特徴とする。
【００１１】
請求項１によれば、製造工程の中のパターンの露光時に、センスアンプの部分の露光によってメモリセルの部分の露光が干渉を受けることが無いので、メモリセルアレイとセンスアンプの間にダミーセルを配置する必要が無い。
【００１２】
また、製造工程の中のパターンの露光時に、センスアンプの部分の露光によってメモリセルの部分の露光が干渉を受けることが無いので、メモリセルアレイとセンスアンプの間にダミーセルを配置する必要が無い。
請求項２は、請求項１において、前記センスアンプは、前記ビット線上の任意の位置に配置することを特徴とする。
【００１３】
請求項２によれば、センスアンプを任意の位置に配置することができる。
請求項３は、請求項１又は２において、前記センスアンプは、前記ビット線上に接続されるメモリセルの数に応じて、配置される前記センスアンプの個数を変えることを特徴とする。
請求項３によれば、半導体記憶装置の動作速度に応じて、配置するセンスアンプの個数を変えることができる。
【００１４】
【発明の実施の形態】
次に、本発明の第１実施例について説明する。図３は小センスアンプを配置した本発明のメモリ回路の第１実施例を示す図である。図３において、小センスアンプ３００−１、３００−２は本発明によるセンスアンプである。また、図３において、図２と同一番号を付した構成要素は、同一の構成要素を示す。本発明によるセンスアンプを、小センスアンプ３００−１、３００−２に適用することにより、図２において配置しなければならなかったダミーメモリセル２１１−１、２１１−２、２１２−１、２１２−２を配置する必要が無い。従って、ＳＲＡＭのチップ面積を縮小することができる。
【００１５】
次に、図３に示した小センスアンプの一例について説明する。図４はメモリセルと小センスアンプのレイアウトの一例を示す図である。図４（Ａ）はメモリセル２個のレイアウトを示し、図４（Ｂ）は小センスアンプ２個のレイアウトを示す。先ず最初に、メモリセルのレイアウトについて説明する。
図４（Ａ）はメモリセル４１０と４３０の２個のレイアウトを示す。メモリセル４１０と４３０は、対称に配置されている。メモリセル４１０は、拡散部４１１、４１６、ポリシリコン４１２、４１８、配線４１４、４２０、コンタクト４１３、４１５、４１７、４１９、４２１、４２２、４２３、４２４、電源配線ＶＤＤ、グランド配線ＧＮＤ及び、ビット線のコンタクト１７２−１、１７２−２及びワード線１７０よりなる。メモリセル４８１、４９１は、メモリセル４３０と同一の形状であり、メモリセル４８２、４９２は、メモリセル４１０と同一の形状である。
【００１６】
斜線部Ｐ１及びＰ２は、ＰＭＯＳトランジスタを示す。ＰＭＯＳトランジスタＰ１、Ｐ２は拡散部４１１に形成される。斜線部Ｎ１、Ｎ２、Ｎ３、Ｎ４は、ＮＭＯＳトランジスタを示す。ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４は拡散部４１６に形成される。
図５は、メモリセルと小センスアンプの回路図である。図５（Ａ）はメモリセル回路を示し、図５（Ｂ）は小センスアンプ回路を示す。図５（Ａ）に示すＰＭＯＳトランジスタＰ１、Ｐ２とＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４はそれぞれ、図４（Ａ）に示すＰＭＯＳトランジスタＰ１、Ｐ２とＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４である。
【００１７】
図４（Ａ）において、ＰＭＯＳトランジスタＰ１のドレインは、コンタクト４１３により配線４１４に接続される。また、ＮＭＯＳトランジスタＮ１のドレインも、コンタクト４１７により配線４１４に接続される。更に、ＰＭＯＳトランジスタＰ２のゲート及びＮＭＯＳトランジスタＮ２のゲートはコンタクト４２１により、配線４１４に接続される。ＮＭＯＳトランジスタＮ３のドレインはＮＭＯＳトランジスタＮ１のドレインと共通であり、ＮＭＯＳトランジスタＮ３のソースはビット線のコンタクト１７２−２によりビット線に接続されている。
【００１８】
一方、ＰＭＯＳトランジスタＰ２のドレインは、コンタクト４１９により配線４２０に接続される。また、ＮＭＯＳトランジスタＮ２のドレインも、コンタクト４２２により配線４２０に接続される。更に、ＰＭＯＳトランジスタＰ１のゲート及びＮＭＯＳトランジスタＮ１のゲートはコンタクト４１５により、配線４２０に接続される。ＮＭＯＳトランジスタＮ４のドレインはＮＭＯＳトランジスタＮ２のドレインと共通であり、ＮＭＯＳトランジスタＮ４のソースはビット線のコンタクト１７２−１によりビット線に接続されている。
【００１９】
ＰＭＯＳトランジスタＰ１とＰ２のソースは共通にであり、コンタクト４２４により電源配線ＶＤＤに接続されている。また、ＮＭＯＳトランジスタＮ１とＮ２のソースは共通にであり、コンタクト４２３によりグランド配線ＧＮＤに接続されている。
また、ＮＭＯＳトランジスタＮ３とＮ４のゲートは、ワード線１７０によって形成されている。
【００２０】
図４（Ｂ）は小センスアンプ４５０と４７０の２個のレイアウトを示す。小センスアンプ４５０と４７０は、対称に配置されている。小センスアンプ４５０は、拡散部４５１、４５６、ポリシリコン４５２、４５８、配線４５４、４６０、４６５、コンタクト４５３、４５５、４５７、４５９、４６１、４６２、４６３、４６４、４６６、電源配線ＶＤＤ、グランド配線ＧＮＤ及び、ビット線のコンタクト１７２−１、１７２−２及び小センスアンプ選択線線１７１よりなる。
【００２１】
斜線部Ｐ１１及びＰ１２は、ＰＭＯＳトランジスタを示す。ＰＭＯＳトランジスタＰ１１、Ｐ１２は拡散部４５１に形成される。斜線部Ｎ１１、Ｎ１２、Ｎ１３は、ＮＭＯＳトランジスタを示す。ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３は拡散部４５６に形成される。
図５（Ｂ）は小センスアンプ回路を示す。図５（Ｂ）に示すＰＭＯＳトランジスタＰ１１、Ｐ１２とＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３はそれぞれ、図４（Ｂ）に示すＰＭＯＳトランジスタＰ１１、Ｐ１２とＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３である。
【００２２】
図４（Ｂ）において、ＰＭＯＳトランジスタＰ１１のドレインは、コンタクト４５３により配線４５４に接続される。また、ＮＭＯＳトランジスタＮ１１のドレインも、コンタクト４５７により配線４５４に接続される。更に、ＰＭＯＳトランジスタＰ１２のゲート及びＮＭＯＳトランジスタＮ１２のゲートはコンタクト４６１により、配線４５４に接続される。また、配線４５４は、ビット線のコンタクト１７２−２によりビット線に接続されている。
【００２３】
一方、ＰＭＯＳトランジスタＰ１２のドレインは、コンタクト４５９により配線４６０に接続される。また、ＮＭＯＳトランジスタＮ１２のドレインも、コンタクト４６２により配線４６０に接続される。更に、ＰＭＯＳトランジスタＰ１１のゲート及びＮＭＯＳトランジスタＮ１１のゲートはコンタクト４５５により、配線４６０に接続される。また、配線４６０は、ビット線のコンタクト１７２−１によりビット線に接続されている。
【００２４】
ＮＭＯＳトランジスタＮ１１とＮ１２のソース及びＮＭＯＳトランジスタＮ１３のドレインは共通であり、コンタクト４６３により配線４６５に接続されている。
ＰＭＯＳトランジスタＰ１１とＰ１２のソースは共通であり、コンタクト４６４により電源配線ＶＤＤに接続されている。また、ＮＭＯＳトランジスタＮ１３はコンタクト４６６によりグランド配線ＧＮＤに接続されている。
【００２５】
また、ＮＭＯＳトランジスタＮ１３のゲートは、小センスアンプ選択線１７１によって形成されている。
ここで、メモリーセル４１０と小センスアンプ４５０のレイアウトを比較する。メモリーセル４１０のレイアウトに対して、小センスアンプ４５０のレイアウトの異なる部分は、小センスアンプ４５０の拡散部４５６の形状及び、配線４６５の形状と、ビット線のコンタクト１７２−１、１７２−２の位置の３点である。そのほかの部分では、メモリーセル４１０と小センスアンプ４５０のレイアウトは同一である。特に、小センスアンプ４５０のコンタクト４５５より上側の配線ＶＤＤと挟まれた部分は、メモリセル４１０のコンタクト４１５より上側の配線ＶＤＤと挟まれた部分と全く同一である。
【００２６】
ここで、小センスアンプ４５０の上側のメモリーセル４９１は、メモリーセル４１０と対称のメモリーセル４３０と同一の形状である。従って、小センスアンプ４５０がメモリーセル４９１に接する部分のレイアウト形状は、メモリーセル４９１のレイアウト形状と同一である。
本実施例のように小センスアンプをレイアウトすることにより、製造工程の中のパターンの露光時に、センスアンプの部分の露光によって隣接するメモリセルの部分の露光が干渉を受けることが無いので、メモリセルアレイと小センスアンプの間にダミーセルを配置する必要が無く、チップ面積を縮小することができる。
【００２７】
次に、図３に示した小センスアンプの別の一例について説明する。図６はメモリセルと小センスアンプのレイアウトの別の一例を示す図である。図６（Ａ）はメモリセル２個のレイアウトを示し、図６（Ｂ）は小センスアンプ２個のレイアウトを示す。
図６と図４の異なる点は、図６（Ｂ）の小センスアンプ２個のレイアウトにおいて、拡散部４５６の形状が図４（Ｂ）の小センスアンプ２個のレイアウトの拡散部４５６の形状と異なる点である。図６（Ａ）メモリセル２個のレイアウトは、図４（Ａ）と同一である。
【００２８】
図４（Ｂ）においては、コンタクト４５７及び４６３から下側の部分に拡散部が存在しなかったが、図６（Ｂ）においては、コンタクト４５７及び４６３から下側の部分に拡散部４５６−１及び４５６−２を延在させる構成とした。これにより、斜線部Ｎ１４とＮ１５の拡散部４５６−２、４５６−１にＮＭＯＳトランジスタＮ１４、Ｎ１５が形成される。
【００２９】
図７は、図６のメモリセルと小センスアンプの回路図である。図７と図５の回路図の異なる点は、図７（Ｂ）の小センスアンプの回路図においてＮＭＯＳトランジスタＮ１４とＮ１５が付加されていることである。しかし、小センスアンプ選択線１７１によりＮＭＯＳトランジスタＮ１４とＮ１５が選択されても、ＮＭＯＳトランジスタＮ１４とＮ１５の一端がビット線１７２−１及び１７２−２に接続されているだけなので、図４（Ｂ）に示したの小センスアンプと回路動作は同一である。
【００３０】
図６（Ｂ）に示すように、拡散部４５６−１と４５６−２を設けることにより、更に、メモリセルの形状に近づけることができる。
次に、本発明の第２実施例を説明する。図８は小センスアンプを配置した本発明のメモリ回路の第２実施例を示す図である。本実施例は、ビット列２０１−１中に、図４（Ｂ）に示した２個の小センスアンプを隣接して２組設けた例である。小センスアンプ３００−１及び３００−３は、各々２個の小センスアンプを有する。本実施例のように、ビット列中に２組の小センスアンプを配置することにより、ビット線を駆動する能力が向上し、ＳＲＡＭの読み出し書き込み速度を向上することができる。また、小センスアンプとメモリセルアレイの間にダミーメモリセルを配置する必要が無いので、複数個の小センスアンプを配置しても、チップ面積の増加は最小限に押さえることができる。
【００３１】
次に、本発明の第３実施例を説明する。図９は小センスアンプを配置した本発明のメモリ回路の第３実施例を示す図である。本実施例は、ビット列２０１−１中に、図４（Ｂ）に示した２個の小センスアンプを任意の位置に２組設けた例である。本実施例のように、ビット列中の任意の位置に２組の小センスアンプを配置することにより、ビット線を駆動する能力が向上し、ＳＲＡＭの読み出し書き込み速度を向上することができる。また、小センスアンプとメモリセルアレイの間にダミーメモリセルを配置する必要が無いので、複数個の小センスアンプを配置しても、チップ面積の増加は最小限に押さえることができる。
【００３２】
【発明の効果】
本発明によれば、製造工程の中のパターンの露光時に、センスアンプの部分の露光によってメモリセルの部分の露光が干渉を受けることが無いので、メモリセルアレイとセンスアンプの間にダミーセルを配置する必要が無い。これにより、チップ面積を縮小した半導体記憶装置を提供することすることができる。
【００３３】
また、配置するセンスアンプの数を多くすることにより、半導体記憶装置の動作速度を高速化できる。
【図面の簡単な説明】
【図１】ＳＲＡＭの全体構成の例を示す図である。
【図２】小センスアンプを配置した従来のメモリ回路の一例を示す図である。
【図３】小センスアンプを配置した本発明のメモリ回路の第１実施例を示す図である。
【図４】メモリセルと小センスアンプのレイアウトの一例を示す図である。
【図５】メモリセルと小センスアンプの回路図である。
【図６】メモリセルと小センスアンプのレイアウトの別の一例を示す図である。
【図７】メモリセルと小センスアンプの回路図である。
【図８】小センスアンプを配置した本発明のメモリ回路の第２実施例を示す図である。
【図９】小センスアンプを配置した本発明のメモリ回路の第３実施例を示す図である。
【符号の説明】
１００ ＳＲＡＭ
１１０ アドレス回路
１２０ コントロール回路
１３０ メモリ回路
１３１、１３３ メモリセルアレイ
１３２ 小センスアンプ
１３４ カラムスイッチ
１３５ メインセンスアンプ
１４０ リード／ライトアンプ
１５０ 入出力回路
１７０ ワード選択線
１７１ 小センスアンプ選択線
１７２ ビット線
２０１−１、２０１−Ｎ ビット列
２１０−１〜２１３−１ ダミーメモリセル
３００−１、３００−２ 小センスアンプ
４１０、４３０ メモリセル
４５０、４７０ 小センスアンプ
Ｐ１、Ｐ２、Ｐ１１、Ｐ１２ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ４、Ｎ１１〜Ｎ１５ ＮＭＯＳトランジスタ
４５７、４５７−１、４５７−２ 拡散部
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、チップ面積を縮小したスタティックランダムアクセスメモリ（ＳＲＡＭ）に関する。
【０００２】
【従来の技術】
図１は、ＳＲＡＭの全体構成の一例を示す図である。ＳＲＡＭ１００は、主に、アドレス回路１１０、コントロール回路１２０、メモリ回路１３０、リード／ライトアンプ１４０及び入出力回路１５０より構成される。アドレス回路１１０は、アドレスレジスタ１１１、デコーダ１１２、ワードドライバ１１３及び小センスアンプドライバ１１４より構成される。また、メモリ回路１３０は、メモリセルアレイ１３１，１３３、小センスアンプ１３２、カラムスイッチ１３４、メインセンスアンプ１３５より構成される。
【０００３】
データを書き込む場合には、ＳＲＡＭ１００に、アドレス１６０、クロック１６１、入力データ１６２を入力する。クロック１６１はコントロール回路１２０に入力する。コントロール回路１２０は、アドレスレジスタ１１１、デコーダ１１２、小センスアンプドライバ１１４、リードライトアンプ１４０の制御を行う。アドレス１６０は、アドレスレジスタ１１１に記憶され、デコーダ１１２によりデコードされる。デコーダ１１２は、ワードドライバ１１３を介してメモリセルアレイ１３１、１３３にワード選択信号１７０−１、１７０−２を送り、入力データ１６２を記憶するメモリセルを選択する。
【０００４】
入出力回路１５０を介して入力された入力データ１６２は、リード／ライトアンプ１４０を介してメモリ回路１３０に送られる。メモリ回路１３０に送られた入力データ１６２は、メインセンスアンプ１３５、カラムスイッチ１３４、小センスアンプ１３２を介してメモリセルアレイ１３１又は１３３の選択されたメモリセルに記憶される。
【０００５】
一方、データを読み出す場合には、アドレス１６０及びクロック１６１が入ＳＲＡＭ１００に力され、上記と同様にメモリ回路１３０の中から、データを読み出すメモリセルが選択される。そして、選択されたメモリセルより、リード／ライトアンプ１４０及び入出力回路１５０を介して出力データ１６３が出力される。
【０００６】
図２は、小センスアンプを配置した従来のメモリ回路１３０の一例を示す図である。メモリ回路１３０は、Ｎ個のビット列２０１−１〜２０２−Ｎ、ビット線１７２−１〜１７２−（２Ｎ＋２）、カラムスイッチ１３４、メインセンスアンプ１３５よりなる。カラムスイッチ１３４は、ビット列のビット線を選択する。メインセンスアンプ１３５は、カラムスイッチ１３４により選択されたビット線をセンスする。ビット列２０１−１は、メモリセルアレイ１３１−１、１３１−２、小センスアンプ１３２−１、ダミーメモリセル２１０−１、２１１−１、２１２−１、２１３−１よりなる。このように、メモリセルアレイと小センスアンプの間には、ダミーメモリセルが配置される。
【０００７】
メモリセルアレイと小センスアンプの間に、ダミーメモリセルを配置するのは、以下の理由による。
近年の半導体プロセスの微細化の進展により、メモリセルアレイの部分は、メモリセルの密度を高くするために微細なパターンで構成されている。一方、小センスアンプは、メモリセルと比べて、疎なパターンで構成されている。密なメモリセルと、疎な小センスアンプをダミーメモリセル無しに隣接して配置するように製造すると、製造工程の中のパターンの露光時に、小センスアンプの疎な部分の露光によってメモリセルの密な部分の露光が干渉を受ける。このため、小センスアンプに隣接する部分のメモリセルが正しく露光できないという問題がある。これを解決するために、図２に示すように、ダミーメモリセルを配置する。
【０００８】
【発明が解決しようとする課題】
しかし、上記のように、小センスアンプとメモリセルの間にダミーメモリセルを配置すると、チップ上に使用できない部分が生じる。さらに、メモリ動作の高速化の為に複数個の小センスアンプを配置するとそれに比例してダミーメモリセルの数が増加して、チップ面積が増加する問題があった。
【０００９】
そこで、本発明は、チップ面積を縮小した半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題は、次のように達成される。
請求項１は、半導体記憶装置において、複数のメモリセルよりなる複数のメモリセルアレイと、
前記メモリセルアレイの間に配置され、前記メモリセルアレイと接する部分の形状が前記メモリセルと同じ形状を持つセンスアンプとを、ビット線に接続し、
前記センスアンプは、前記ビット線に沿って対称に配置した２つのセンスアンプを単位として配置され、かつ前記２つのセンスアンプの合計の面積が、メモリセルの２つ分の面積と等しい、ことを特徴とする。
【００１１】
請求項１によれば、製造工程の中のパターンの露光時に、センスアンプの部分の露光によってメモリセルの部分の露光が干渉を受けることが無いので、メモリセルアレイとセンスアンプの間にダミーセルを配置する必要が無い。
【００１２】
また、製造工程の中のパターンの露光時に、センスアンプの部分の露光によってメモリセルの部分の露光が干渉を受けることが無いので、メモリセルアレイとセンスアンプの間にダミーセルを配置する必要が無い。
請求項２は、請求項１において、前記センスアンプは、前記ビット線上の任意の位置に配置することを特徴とする。
【００１３】
請求項２によれば、センスアンプを任意の位置に配置することができる。
請求項３は、請求項１又は２において、前記センスアンプは、前記ビット線上に接続されるメモリセルの数に応じて、配置される前記センスアンプの個数を変えることを特徴とする。
請求項３によれば、半導体記憶装置の動作速度に応じて、配置するセンスアンプの個数を変えることができる。
【００１４】
【発明の実施の形態】
次に、本発明の第１実施例について説明する。図３は小センスアンプを配置した本発明のメモリ回路の第１実施例を示す図である。図３において、小センスアンプ３００−１、３００−２は本発明によるセンスアンプである。また、図３において、図２と同一番号を付した構成要素は、同一の構成要素を示す。本発明によるセンスアンプを、小センスアンプ３００−１、３００−２に適用することにより、図２において配置しなければならなかったダミーメモリセル２１１−１、２１１−２、２１２−１、２１２−２を配置する必要が無い。従って、ＳＲＡＭのチップ面積を縮小することができる。
【００１５】
次に、図３に示した小センスアンプの一例について説明する。図４はメモリセルと小センスアンプのレイアウトの一例を示す図である。図４（Ａ）はメモリセル２個のレイアウトを示し、図４（Ｂ）は小センスアンプ２個のレイアウトを示す。先ず最初に、メモリセルのレイアウトについて説明する。
図４（Ａ）はメモリセル４１０と４３０の２個のレイアウトを示す。メモリセル４１０と４３０は、対称に配置されている。メモリセル４１０は、拡散部４１１、４１６、ポリシリコン４１２、４１８、配線４１４、４２０、コンタクト４１３、４１５、４１７、４１９、４２１、４２２、４２３、４２４、電源配線ＶＤＤ、グランド配線ＧＮＤ及び、ビット線のコンタクト１７２−１、１７２−２及びワード線１７０よりなる。メモリセル４８１、４９１は、メモリセル４３０と同一の形状であり、メモリセル４８２、４９２は、メモリセル４１０と同一の形状である。
【００１６】
斜線部Ｐ１及びＰ２は、ＰＭＯＳトランジスタを示す。ＰＭＯＳトランジスタＰ１、Ｐ２は拡散部４１１に形成される。斜線部Ｎ１、Ｎ２、Ｎ３、Ｎ４は、ＮＭＯＳトランジスタを示す。ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４は拡散部４１６に形成される。
図５は、メモリセルと小センスアンプの回路図である。図５（Ａ）はメモリセル回路を示し、図５（Ｂ）は小センスアンプ回路を示す。図５（Ａ）に示すＰＭＯＳトランジスタＰ１、Ｐ２とＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４はそれぞれ、図４（Ａ）に示すＰＭＯＳトランジスタＰ１、Ｐ２とＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４である。
【００１７】
図４（Ａ）において、ＰＭＯＳトランジスタＰ１のドレインは、コンタクト４１３により配線４１４に接続される。また、ＮＭＯＳトランジスタＮ１のドレインも、コンタクト４１７により配線４１４に接続される。更に、ＰＭＯＳトランジスタＰ２のゲート及びＮＭＯＳトランジスタＮ２のゲートはコンタクト４２１により、配線４１４に接続される。ＮＭＯＳトランジスタＮ３のドレインはＮＭＯＳトランジスタＮ１のドレインと共通であり、ＮＭＯＳトランジスタＮ３のソースはビット線のコンタクト１７２−２によりビット線に接続されている。
【００１８】
一方、ＰＭＯＳトランジスタＰ２のドレインは、コンタクト４１９により配線４２０に接続される。また、ＮＭＯＳトランジスタＮ２のドレインも、コンタクト４２２により配線４２０に接続される。更に、ＰＭＯＳトランジスタＰ１のゲート及びＮＭＯＳトランジスタＮ１のゲートはコンタクト４１５により、配線４２０に接続される。ＮＭＯＳトランジスタＮ４のドレインはＮＭＯＳトランジスタＮ２のドレインと共通であり、ＮＭＯＳトランジスタＮ４のソースはビット線のコンタクト１７２−１によりビット線に接続されている。
【００１９】
ＰＭＯＳトランジスタＰ１とＰ２のソースは共通にであり、コンタクト４２４により電源配線ＶＤＤに接続されている。また、ＮＭＯＳトランジスタＮ１とＮ２のソースは共通にであり、コンタクト４２３によりグランド配線ＧＮＤに接続されている。
また、ＮＭＯＳトランジスタＮ３とＮ４のゲートは、ワード線１７０によって形成されている。
【００２０】
図４（Ｂ）は小センスアンプ４５０と４７０の２個のレイアウトを示す。小センスアンプ４５０と４７０は、対称に配置されている。小センスアンプ４５０は、拡散部４５１、４５６、ポリシリコン４５２、４５８、配線４５４、４６０、４６５、コンタクト４５３、４５５、４５７、４５９、４６１、４６２、４６３、４６４、４６６、電源配線ＶＤＤ、グランド配線ＧＮＤ及び、ビット線のコンタクト１７２−１、１７２−２及び小センスアンプ選択線線１７１よりなる。
【００２１】
斜線部Ｐ１１及びＰ１２は、ＰＭＯＳトランジスタを示す。ＰＭＯＳトランジスタＰ１１、Ｐ１２は拡散部４５１に形成される。斜線部Ｎ１１、Ｎ１２、Ｎ１３は、ＮＭＯＳトランジスタを示す。ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３は拡散部４５６に形成される。
図５（Ｂ）は小センスアンプ回路を示す。図５（Ｂ）に示すＰＭＯＳトランジスタＰ１１、Ｐ１２とＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３はそれぞれ、図４（Ｂ）に示すＰＭＯＳトランジスタＰ１１、Ｐ１２とＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３である。
【００２２】
図４（Ｂ）において、ＰＭＯＳトランジスタＰ１１のドレインは、コンタクト４５３により配線４５４に接続される。また、ＮＭＯＳトランジスタＮ１１のドレインも、コンタクト４５７により配線４５４に接続される。更に、ＰＭＯＳトランジスタＰ１２のゲート及びＮＭＯＳトランジスタＮ１２のゲートはコンタクト４６１により、配線４５４に接続される。また、配線４５４は、ビット線のコンタクト１７２−２によりビット線に接続されている。
【００２３】
一方、ＰＭＯＳトランジスタＰ１２のドレインは、コンタクト４５９により配線４６０に接続される。また、ＮＭＯＳトランジスタＮ１２のドレインも、コンタクト４６２により配線４６０に接続される。更に、ＰＭＯＳトランジスタＰ１１のゲート及びＮＭＯＳトランジスタＮ１１のゲートはコンタクト４５５により、配線４６０に接続される。また、配線４６０は、ビット線のコンタクト１７２−１によりビット線に接続されている。
【００２４】
ＮＭＯＳトランジスタＮ１１とＮ１２のソース及びＮＭＯＳトランジスタＮ１３のドレインは共通であり、コンタクト４６３により配線４６５に接続されている。
ＰＭＯＳトランジスタＰ１１とＰ１２のソースは共通であり、コンタクト４６４により電源配線ＶＤＤに接続されている。また、ＮＭＯＳトランジスタＮ１３はコンタクト４６６によりグランド配線ＧＮＤに接続されている。
【００２５】
また、ＮＭＯＳトランジスタＮ１３のゲートは、小センスアンプ選択線１７１によって形成されている。
ここで、メモリーセル４１０と小センスアンプ４５０のレイアウトを比較する。メモリーセル４１０のレイアウトに対して、小センスアンプ４５０のレイアウトの異なる部分は、小センスアンプ４５０の拡散部４５６の形状及び、配線４６５の形状と、ビット線のコンタクト１７２−１、１７２−２の位置の３点である。そのほかの部分では、メモリーセル４１０と小センスアンプ４５０のレイアウトは同一である。特に、小センスアンプ４５０のコンタクト４５５より上側の配線ＶＤＤと挟まれた部分は、メモリセル４１０のコンタクト４１５より上側の配線ＶＤＤと挟まれた部分と全く同一である。
【００２６】
ここで、小センスアンプ４５０の上側のメモリーセル４９１は、メモリーセル４１０と対称のメモリーセル４３０と同一の形状である。従って、小センスアンプ４５０がメモリーセル４９１に接する部分のレイアウト形状は、メモリーセル４９１のレイアウト形状と同一である。
本実施例のように小センスアンプをレイアウトすることにより、製造工程の中のパターンの露光時に、センスアンプの部分の露光によって隣接するメモリセルの部分の露光が干渉を受けることが無いので、メモリセルアレイと小センスアンプの間にダミーセルを配置する必要が無く、チップ面積を縮小することができる。
【００２７】
次に、図３に示した小センスアンプの別の一例について説明する。図６はメモリセルと小センスアンプのレイアウトの別の一例を示す図である。図６（Ａ）はメモリセル２個のレイアウトを示し、図６（Ｂ）は小センスアンプ２個のレイアウトを示す。
図６と図４の異なる点は、図６（Ｂ）の小センスアンプ２個のレイアウトにおいて、拡散部４５６の形状が図４（Ｂ）の小センスアンプ２個のレイアウトの拡散部４５６の形状と異なる点である。図６（Ａ）メモリセル２個のレイアウトは、図４（Ａ）と同一である。
【００２８】
図４（Ｂ）においては、コンタクト４５７及び４６３から下側の部分に拡散部が存在しなかったが、図６（Ｂ）においては、コンタクト４５７及び４６３から下側の部分に拡散部４５６−１及び４５６−２を延在させる構成とした。これにより、斜線部Ｎ１４とＮ１５の拡散部４５６−２、４５６−１にＮＭＯＳトランジスタＮ１４、Ｎ１５が形成される。
【００２９】
図７は、図６のメモリセルと小センスアンプの回路図である。図７と図５の回路図の異なる点は、図７（Ｂ）の小センスアンプの回路図においてＮＭＯＳトランジスタＮ１４とＮ１５が付加されていることである。しかし、小センスアンプ選択線１７１によりＮＭＯＳトランジスタＮ１４とＮ１５が選択されても、ＮＭＯＳトランジスタＮ１４とＮ１５の一端がビット線１７２−１及び１７２−２に接続されているだけなので、図４（Ｂ）に示したの小センスアンプと回路動作は同一である。
【００３０】
図６（Ｂ）に示すように、拡散部４５６−１と４５６−２を設けることにより、更に、メモリセルの形状に近づけることができる。
次に、本発明の第２実施例を説明する。図８は小センスアンプを配置した本発明のメモリ回路の第２実施例を示す図である。本実施例は、ビット列２０１−１中に、図４（Ｂ）に示した２個の小センスアンプを隣接して２組設けた例である。小センスアンプ３００−１及び３００−３は、各々２個の小センスアンプを有する。本実施例のように、ビット列中に２組の小センスアンプを配置することにより、ビット線を駆動する能力が向上し、ＳＲＡＭの読み出し書き込み速度を向上することができる。また、小センスアンプとメモリセルアレイの間にダミーメモリセルを配置する必要が無いので、複数個の小センスアンプを配置しても、チップ面積の増加は最小限に押さえることができる。
【００３１】
次に、本発明の第３実施例を説明する。図９は小センスアンプを配置した本発明のメモリ回路の第３実施例を示す図である。本実施例は、ビット列２０１−１中に、図４（Ｂ）に示した２個の小センスアンプを任意の位置に２組設けた例である。本実施例のように、ビット列中の任意の位置に２組の小センスアンプを配置することにより、ビット線を駆動する能力が向上し、ＳＲＡＭの読み出し書き込み速度を向上することができる。また、小センスアンプとメモリセルアレイの間にダミーメモリセルを配置する必要が無いので、複数個の小センスアンプを配置しても、チップ面積の増加は最小限に押さえることができる。
【００３２】
【発明の効果】
本発明によれば、製造工程の中のパターンの露光時に、センスアンプの部分の露光によってメモリセルの部分の露光が干渉を受けることが無いので、メモリセルアレイとセンスアンプの間にダミーセルを配置する必要が無い。これにより、チップ面積を縮小した半導体記憶装置を提供することすることができる。
【００３３】
また、配置するセンスアンプの数を多くすることにより、半導体記憶装置の動作速度を高速化できる。
【図面の簡単な説明】
【図１】ＳＲＡＭの全体構成の例を示す図である。
【図２】小センスアンプを配置した従来のメモリ回路の一例を示す図である。
【図３】小センスアンプを配置した本発明のメモリ回路の第１実施例を示す図である。
【図４】メモリセルと小センスアンプのレイアウトの一例を示す図である。
【図５】メモリセルと小センスアンプの回路図である。
【図６】メモリセルと小センスアンプのレイアウトの別の一例を示す図である。
【図７】メモリセルと小センスアンプの回路図である。
【図８】小センスアンプを配置した本発明のメモリ回路の第２実施例を示す図である。
【図９】小センスアンプを配置した本発明のメモリ回路の第３実施例を示す図である。
【符号の説明】
１００ ＳＲＡＭ
１１０ アドレス回路
１２０ コントロール回路
１３０ メモリ回路
１３１、１３３ メモリセルアレイ
１３２ 小センスアンプ
１３４ カラムスイッチ
１３５ メインセンスアンプ
１４０ リード／ライトアンプ
１５０ 入出力回路
１７０ ワード選択線
１７１ 小センスアンプ選択線
１７２ ビット線
２０１−１、２０１−Ｎ ビット列
２１０−１〜２１３−１ ダミーメモリセル
３００−１、３００−２ 小センスアンプ
４１０、４３０ メモリセル
４５０、４７０ 小センスアンプ
Ｐ１、Ｐ２、Ｐ１１、Ｐ１２ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ４、Ｎ１１〜Ｎ１５ ＮＭＯＳトランジスタ
４５７、４５７−１、４５７−２ 拡散部
Claims (3)
- 複数のメモリセルよりなる複数のメモリセルアレイと、前記メモリセルアレイの間に配置され、前記メモリセルアレイと接する部分の形状が前記メモリセルと同じ形状を持つセンスアンプとを、ビット線に接続し、
前記センスアンプは、前記ビット線に沿って対称に配置した２つのセンスアンプを単位として配置され、かつ前記２つのセンスアンプの合計の面積が、メモリセルの２つ分の面積と等しい、
ことを特徴とする半導体記憶装置。 - 前記センスアンプは、前記ビット線上の任意の位置に配置されることを特徴とする請求項１記載の半導体記憶装置。
- 前記センスアンプは、前記ビット線上に接続されるメモリセルの数に応じて、対応する数の前記センスアンプを有することを特徴とする請求項１又は２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18023199A JP4361639B2 (ja) | 1999-06-25 | 1999-06-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18023199A JP4361639B2 (ja) | 1999-06-25 | 1999-06-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001014861A JP2001014861A (ja) | 2001-01-19 |
| JP4361639B2 true JP4361639B2 (ja) | 2009-11-11 |
Family
ID=16079680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18023199A Expired - Fee Related JP4361639B2 (ja) | 1999-06-25 | 1999-06-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4361639B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006079692A (ja) * | 2004-09-08 | 2006-03-23 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2008159669A (ja) * | 2006-12-21 | 2008-07-10 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2009059735A (ja) | 2007-08-29 | 2009-03-19 | Elpida Memory Inc | 半導体記憶装置 |
-
1999
- 1999-06-25 JP JP18023199A patent/JP4361639B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001014861A (ja) | 2001-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100587692B1 (ko) | 반도체 메모리 장치에서의 회로 배선 배치구조와 그에따른 배치방법 | |
| US7009862B2 (en) | Semiconductor device | |
| JP5711033B2 (ja) | 半導体集積回路装置 | |
| US7430134B2 (en) | Memory cell structure of SRAM | |
| US7864621B2 (en) | Compiled memory, ASIC chip, and layout method for compiled memory | |
| JP4439082B2 (ja) | 半導体記憶装置 | |
| US6977834B2 (en) | Semiconductor integrated circuit device | |
| JP2008108818A (ja) | 半導体記憶装置 | |
| JPH1126607A (ja) | マスクｒｏｍ | |
| TWI644316B (zh) | 半導體儲存裝置 | |
| KR100817637B1 (ko) | 반도체 장치 및 반도체 장치의 배선 방법 | |
| JP4361639B2 (ja) | 半導体記憶装置 | |
| US8243524B2 (en) | Semiconductor storage device | |
| JP2010010369A (ja) | 混載メモリ装置及び半導体装置 | |
| JP4956087B2 (ja) | 半導体記憶装置 | |
| JP2009272587A (ja) | 半導体記憶装置 | |
| JP4811086B2 (ja) | 半導体記憶装置 | |
| JP2784271B2 (ja) | 半導体記憶装置 | |
| JP3020614B2 (ja) | 半導体記憶装置 | |
| JP2887951B2 (ja) | 半導体記憶装置 | |
| JPH0680807B2 (ja) | ゲートアレイｌｓｉ装置 | |
| JP2004265493A (ja) | 半導体集積回路 | |
| JPH0730075A (ja) | 半導体記憶装置及びこの記憶装置を含む論理回路 | |
| KR950001125B1 (ko) | 반도체 기억장치 | |
| JP2001358234A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050811 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090526 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090715 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090811 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090813 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120821 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120821 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120821 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120821 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130821 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |