KR100817637B1 - 반도체 장치 및 반도체 장치의 배선 방법 - Google Patents

반도체 장치 및 반도체 장치의 배선 방법 Download PDF

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Abstract

본 발명은 부하 용량의 언밸런스를 경감할 수 있고, 또한 실장 면적을 삭감할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
반도체 장치는 확산 영역(A1)과 게이트(G1)와 확산 영역(A2)과 게이트(G2)와 확산 영역(A3)에서 2 개의 트랜지스터를 구성하는 제1 회로(1)와 확산 영역(B1)과 게이트(G1)와 확산 영역(B2)과 게이트(G2)와 확산 영역(B3)에서 2 개의 트랜지스터를 구성하는 제2 회로(2)를 포함한다. 확산 영역(A1과 B3), 확산 영역(A2와 B2), 확산 영역(A3와 B1)을 접속하거나 또는, 확산 영역(A1과 A3와 B2), 확산 영역(A2와 B1과 B3)을 접속하여 사용하면, 제조 과정에서 확산층과 게이트의 위치 관계가 어긋났다고 하여도, 부하 용량의 언밸런스가 발생하는 경우가 없다.

Description

반도체 장치 및 반도체 장치의 배선 방법{SEMICONDUCTOR DEVICE AND WIRING METHOD FOR SEMICONDUCTOR DEVICE}
도 1a는 종래의 비트 선 제어 회로를 도시하는 도면이고, 도 1b는 도 1a 회로를 반도체에 실장한 반도체 장치를 모식적으로 도시하는 도면.
도 2a는 종래의 다른 비트 선 제어 회로를 도시하는 도이고, 도 2b는 도 2a 회로를 반도체에 실장한 반도체 장치를 모식적으로 도시하는 도면.
도 3은 도 1b의 게이트와 확산층의 차이를 모식적으로 나타내는 도면.
도 4는 본 발명을 개념적으로 도시하는 도면.
도 5는 본 발명의 실시형태인 비트 선 제어 장치를 도시하는 도면.
도 6은 도 5의 비트 선 제어 장치를 실장한 반도체 회로를 모식적으로 도시하는 도면.
도 7은 도 6의 반도체 회로의 게이트 확산층과의 차이를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1: 제1 회로
2: 제2 회로
A1 내지 A3: 확산 영역
B1 내지 B3: 확산 영역
G1, G2: 게이트
10: 비트 선 제어 회로
20: 프리차지 회로
21 내지 24: PMOS 트랜지스터
30: 이퀄라이저 회로
31 내지 34: PMOS 트랜지스터
11, 12: 게이트
41 내지 46: 확산 영역
51 내지 56: 확산 영역
본 발명은 반도체 장치 및 그 배선 방법에 관한 것이며, 구체적으로는 메모리의 비트 선 제어 회로로서 적합한 반도체 장치 및 그 배선 방법에 관한 것이다.
반도체 메모리 중 스태틱 RAM은 고속 동작이 가능하기 때문에, 중앙 처리 장치(CPU) 내부의 레지스터 또는 캐시 메모리로서 넓게 사용되고 있고, 최근 기억 용량의 대용량화, 판독의 보다 나은 고속화에 대한 요구가 더욱 더 강해지고 있다.
스태틱 RAM의 메모리 셀에는, 1 개의 워드 선과 비트 선 쌍(BL, BLB)이 접속되고, 워드 선이 "1"일 때에 비트 선 쌍(BL, BLB)을 통해, 비트 데이터를 판독 및 기록한다. 고속화가 요구되는 판독은 통상 메모리 셀의 값에 따라 BL과 BLB간에 발 생하는 미소 전위 차를 센스 증폭기에 의해 증폭시킴으로써 이루어진다(특허 문헌 1 참조).
이 때, 비트 선 쌍의 미소 전위 차가 메모리 셀의 값을 정확하게 나타내도록, 종래부터 다음과 같은 수단이 채용되고 있다. 하나는 각 비트 선을 전원 전위(VDD)에 접속하는 2 개의 PMOS 트랜지스터(프리차저)를 이용하여 판독 전에 양 비트 선의 전위를 High에서 프리차지하는 것이고, 다른 하나는 비트 라인간을 접속하는 1 개의 PM0S 트랜지스터(이퀄라이저)에 의해, 양 비트 선을 동 전위로 하는 것이다.
그러나, 기억 용량을 크게 하기 위해 집적도를 높이면, 부하 용량이 커지고, 비트 선 쌍 간에 발생하는 전위 차는 작으며, 그 변화도 완만하게 된다. 따라서, 비트 선 쌍 간의 부하 용량에 오차가 있으면, 기억 내용을 정확하게 판독할 수 없다. 즉, 미소 전위 차를 메모리 셀의 값을 반영한 것으로 하기 위해서는, BL과 BLB의 부하 용량을 제한하지 않고 동등하게 설계해야 한다. 바꾸어 말하면, BL과 BLB의 부하 용량을 제한하지 않고 동등하게 하지 않으면, 높은 수율을 얻을 수 없다.
또한, 스태틱 RAM의 배선 형성 시의 마스크 차이에 의한 부하 용량의 언밸런스를 방지하기 위해, 비트 선 쌍을 도중에 교체하는 것이 제안되어 있다(특허 문헌 2 참조).
[특허 문헌 1] 일본 특허 공개 2003-109379호 공보
[특허 문헌 2] 일본 특허 공개 소02-89360호 공보
본 발명은 부하 용량의 언밸런스를 경감할 수 있고, 또한 실장 면적을 삭감할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해 본 발명에 의한 반도체 장치는 인접하여 설치된 제1 및 제2 게이트와 이 게이트의 길이 방향으로 설치된 복수의 회로를 가지며, 상기 복수의 회로 각각은 상기 제1 및 제2 게이트와 상기 제1 및 제2 게이트를 가로지르는 방향으로 형성된 3 개의 확산 영역을 포함하고, 상기 복수의 회로의 확산 영역을 선택하여 접속하는 것을 특징으로 한다.
상기 복수의 회로는 적어도, 제1 확산 영역과 상기 제1 게이트와 제2 확산 영역과 상기 제2 게이트와 제3 확산 영역을 이 순서대로 포함한 제1 회로와 제4 확산 영역과 상기 제1 게이트와 제5 확산 영역과 상기 제2 게이트와 제6 확산 영역을 이 순서대로 포함한 제2 회로를 가지며, 제1 회로의 확산 영역과 제2 회로의 확산 영역을 선택하여 접속할 수 있다.
또한, 상기 제1 확산 영역과 제6 확산 영역을 접속하고, 상기 제3 확산 영역과 제4 확산 영역을 접속하며, 상기 제2 확산 영역과 제5 확산 영역을 접속하여도 좋고, 상기 제1 확산 영역과 제3 확산 영역과 제5 확산 영역을 접속하고, 상기 제2 확산 영역과 제4 확산 영역과 제6 확산 영역을 접속하여도 좋다.
[실시형태]
본 발명의 실시형태를 설명하기 전에, 본 발명의 작용 효과를 명백하게 하기 위해, 종래 제안되어 있는 관련 기술을 설명하고, 관련 기술과의 대비로 본 발명의 개요를 설명한다.
도 1a는 종래의 비트 선 쌍에 접속된 프리차지 회로(60)와 이퀄라이저 회로(70)를 포함하는 비트 라인 제어 회로를 도시한다. 프리차지 회로(60)는 한쪽 비트 선(BL)을 전원 전위(VDD)에 접속 가능한 PMOS 트랜지스터(61)와 다른 쪽 비트 선 쌍(BLB)을 전원 전위(VDD)에 접속 가능한 PMOS 트랜지스터(62)로 이루어진다. 이퀄라이저 회로(70)는 소스와 드레인이 각 비트 선에 접속된 PMOS 트랜지스터(71)로 이루어진다. 3 개의 트랜지스터(61, 62, 71)는 프리차지 신호(PCH)가 게이트에 입력되면 도통하고, 비트 선 쌍(BL, BLB)의 전위를 전원 전위(VDD)로 하고, 또한 강제적으로 동 전위로 한다.
도 1b는 도 1a의 비트 라인 제어 회로를 구성하는 반도체 집적 회로 상면 모식도를 도시한다. 도 1b의 참조 숫자 81 내지 85는 PMOS 트랜지스터를 형성하기 위한 확산 영역을 도시하고, 참조 숫자 91 내지 93은 예컨대 폴리실리콘으로 이루어지는 게이트를 도시한다. 전기적 접속을 위한 배선이 되는 금속층은 도시를 명료하게 하기 위해 생략되어 있다. 게이트(91, 92)는 프리차지 회로(60)를 구성하는 PMOS 트랜지스터(61, 62)의 게이트로 되어 있다. 확산 영역(81)은 PMOS 트랜지스터(61)의 드레인에 대응하고, 비트 라인(BL)에 접속된다. 확산 영역(82)은 PMOS 트랜지스터(61)의 소스에 대응하고, 전원 전위(VDD)에 접속된다. 또한, 확산 영역(83)은 PMOS 트랜지스터(62)의 드레인으로 되며, 비트 라인(BLB)에 접속된다. 확산 영역(82)은 PMOS 트랜지스터(61)의 소스이기도 하고, 전원 전위(VDD)에 접속된다. 이와 같이, 확산 영역(81 내지 83)과 게이트(91, 92)로 프리차지 회로가 구성된다.
또한, 확산 영역(84), 게이트(93), 확산 영역(85)은 PMOS 트랜지스터(63) 즉 이퀄라이저(70)를 구성하고 있다. 확산 영역(84)은 비트 라인(BL)에 접속되고, 확산 영역(85)은 비트 라인(BLB)에 접속되어 있다.
도 1a, 도 1b에 도시하는 종래의 회로에서는, 도 1b로부터 명백한 바와 같이, 프리차지 트랜지스터 즉 PMOS 트랜지스터(61, 62)가 평행 배치되어 있음에도 불구하고, 이퀄라이즈 트랜지스터 즉 PMOS 트랜지스터(71)가 단독 배치되기 때문에, PMOS 트랜지스터(71)의 양측, 즉 확산 영역(84, 85)의 외측에 자유 공간이 생기고, 실장 밀도를 높일 수 없다.
도 2a, 도 2b에, 실장 밀도를 올리기 위해 제안된 관련 기술을 도시한다. 도 1a, 도 1b와 동일한 지점에는, 동일한 부호를 붙인다. 도 2a의 회로는 도 1a의 회로의 이퀄라이저를 구성하는 트랜지스터(71)를 대신하여, 2 개의 PMOS 트랜지스터(72, 73)를 이용하여 평행 배치가 되도록 구성한 것이다. 도 2b에, 도 2a의 이퀄라이저를 반도체 집적 회로로서 실현한 것을 도시한다. 도 2b에서는, 도 1b의 확산 영역(84, 85)에 인접하는 자유 공간을 이용하기 위해 이퀄라이저를 컴팩트하게 구성할 수 있다.
즉, 도 2b의 이퀄라이저 회로(70)는 트랜지스터(72)를 구성하는 비트 선(BL)에 접속하여 소스로서 기능하는 확산 영역(87)과 게이트(95)와 비트 선(BLB)에 접속하여 드레인으로서 기능하는 확산 영역(86)을 가지며, 또한 트랜지스터(73)를 구성하는 비트 선(BLB)에 접속하여 소스로서 기능하는 확산 영역(88)과 게이트(96)와 비트 선(BL)에 접속하여 드레인으로서 기능하는 확산 영역(87)을 갖는다. 이와 같 이, 비트 선(BL)에 접속하는 확산 영역(87)을 트랜지스터(72와 73)로 공유함으로써, 실장 면적을 감소시키고 있다. 그러나, 이퀄라이저 회로(70)로서 보면, 확산 영역(BL과 BLB)의 면적이 다르게 되고, 비트 라인(BL과 BLB)의 부하 용량이 언밸런스하게 되는 결점을 가지고 있다.
또한, 이러한 회로는 다음과 같은 공통된 문제점이 있다. 일반적으로, 반도체 제조에서는, 각종 마스크를 이용하여 패턴 형성을 반복하지만, 확산층 형성을 위한 패턴과 게이트 형성 패턴이 어긋나면, 확산층과 게이트의 위치 차이가 발생한다. 이 차이는 로트간 성능의 편차가 된다. 도 3에, 도 1b의 회로를 제조할 때의 패턴의 차이를 도시한다. 도면으로부터 명백한 바와 같이, 프리차지 회로에서는, 확산 영역(81과 83)에서 폭이 다르고, 이퀄라이저 회로에서는, 확산 영역(84와 85)에서 폭이 다르다. 이것으로는 프리차지 트랜지스터, 이퀄라이즈 트랜지스터 모두, 비트 선 쌍(BL, BLB)에 접속하는 확산 영역이 변동하여 비트 라인의 부하 용량이 언밸런스가 된다. 도 2b의 프리차지 회로도 마찬가지로, 확산층과 게이트의 위치 차이가 있으면, 비트 선 간에 부하 용량의 언밸런스가 발생한다.
본 발명에 의하면, 비트 선 쌍의 부하 용량의 언밸런스가 발생하지 않고, 또한 실장 면적을 작게 할 수 있는 반도체 장치를 제공할 수 있다.
도 4a는 본 발명에 의한 반도체 장치를 모식적으로 도시하는 도면이다. 본 발명에 의한 반도체 장치는 게이트(G1, G2) 및 확산 영역(A1 내지 A3), 확산 영역(B1 내지 B3)을 포함한다. 확산 영역(A1)과 게이트(G1)와 확산 영역(A2)과 게이트(G2)와 확산 영역(A3)에서 2 개의 트랜지스터로 이루어지는 제1 회로(1)가 구성되 고, 확산 영역(B1)과 게이트(G1)와 확산 영역(B2)과 게이트(G2)와 확산 영역(B3)에서 2 개의 트랜지스터로 이루어지는 제2 회로(2)가 구성된다. 본 발명에 의하면, 제1 회로(1)의 확산 영역(A1 내지 A3)과 제2 회로(2)의 확산 영역(B1 내지 B3)을 선택하여 접속한다. 예컨대, 확산 영역(A1와 B3), 확산 영역(A3와 B1)을 접속, 또는 확산 영역(A1과 A3와 B2), 확산 영역(A2와 B1과 B3)을 접속하여 사용한다. 이와 같이 하면, 도 4b로부터 알 수 있는 바와 같이, 제조 과정에서 확산층과 게이트의 위치 관계가 어긋났다고 해도 확산 영역의 면적은,
(A1)+(B3)=(A3)+(Bl)=일정
(A1)+(A3)+(B2)=(A2)+(B1)+(B3)=일정
하게 되고, 부하 용량이 변화하지 않으며, 부하 용량의 언밸런스가 발생하는 경우가 없다. 또한, 각 회로의 2 개의 트랜지스터는 1 개의 확산 영역을 공유하기 때문에, 실장 면적을 비교적 작게 할 수 있다.
이하, 도 5 내지 도 7을 참조하여, 본 발명의 실시형태를 설명한다. 도 5는 SRAM의 다수의 메모리 셀(40)에 접속된 본 실시형태의 비트 선 제어 회로(10)를 도시한다. SRAM은 매트릭스형으로 배치된 다수의 메모리 셀로 이루어진다. 메모리 셀은 6 개의 트랜지스터로 이루어지고, 중앙 4 개의 트랜지스터가 인버터를 크로스 접속한 형태로, 1 비트 값을 기억하고, 워드 선(WL)이 "1"일 때에 비트 선 쌍(BL, BLB)을 통해서 기록/판독이 가능해진다. 판독은 센스 증폭기(도시하지 않음)를 이용하여 비트 선(BL과 BLB)간의 미소 전위 차를 증폭하여 판독한다.
비트 선 제어 회로(10)는 프리차지 회로(20)와 이퀄라이저 회로(30)를 포함 하고, 판독을 시작함에 있어서, 프리차지 신호(PCH)를 각 트랜지스터의 게이트에 인가함으로써, 프리차지 회로(20)에서는 비트 선 쌍(BL과 BLB)을 전원 전위(VDD)에 충전하고, 또한, 이퀄라이저 회로(30)에서는 비트 선 쌍(BL, BLB)의 전위를 강제적으로 동등하게 한다.
본 실시형태에서는, 프리차지 회로(20), 이퀄라이저(30) 모두 평행 배치된 회로를 비트 선 방향으로 배열하도록 분할하여 구성한다. 도 2a와 비교하면 알 수 있는 바와 같이, 프리차지 회로(20), 이퀄라이저(30) 모두 2 분할되고, 트랜지스터가 비트 선 방향으로 이중 배치된다.
프리차지 회로(20)는 평행 배치된 PMOS 트랜지스터(21과 22)로 이루어지는 회로와 평행 배치된 PMOS 트랜지스터(23과 24)로 이루어지는 회로로 분할되어 있다. 트랜지스터(21)는 전원 전위(VDD)를 비트 선(BL)에 접속시킬 수 있고, 트랜지스터(22)는 전원 전위(VDD)를 비트 선(BLB)에 접속시킬 수 있다. 또한, 트랜지스터(21)의 비트 선(BL) 방향 아래쪽에 형성된 트랜지스터(23)는 전원 전위(VDD)를 비트 선(BLB)에 접속시킬 수 있고, 트랜지스터(22)의 비트 선(BLB) 방향 아래쪽에 형성된 트랜지스터(24)는 전원 전위(VDD)를 비트 선(BL)에 접속시킬 수 있다.
이퀄라이저 회로(30)는 평행 배치된 PMOS 트랜지스터(31과 32)로 이루어지는 회로와 평행 배치된 PMOS 트랜지스터(33과 34)로 이루어지는 회로로 분할된다. 트랜지스터(31)는 소스를 비트 선(BL)에 접속하고, 드레인을 비트 선(BLB)에 접속한다. 이에 대해서, 트랜지스터(32)는 소스를 비트 선(BLB)에 접속하고, 드레인을 비트 선(BL)에 접속한다. 또한, 트랜지스터(31)의 비트 선(BL) 아래쪽에 형성된 트랜 지스터(33)는 트랜지스터(31)와 반대로 소스를 비트 선(BLB)에 접속하고, 드레인을 비트 선(BL)에 접속하며, 트랜지스터(32)의 비트 선(BLB) 방향 아래쪽에 형성된 트랜지스터(34)는 트랜지스터(32)와 반대로, 소스를 비트 선(BL)에 접속하고, 드레인을 비트 선(BLB)에 접속한다. 이와 같이 접속된 트랜지스터(31 내지 34)의 게이트에 신호를 부가하여 도통시키면, 비트 선 쌍(BL, BLB)이 강제적으로 전도 전위가 된다.
도 6에, 도 5의 회로를 반도체 집적 회로로서 실현하는 회로 배치의 모식적인 상면도를 도시한다. 사선부는 게이트를 도시하고, 블록은 확산 영역을 도시한다. 접속을 위한 배선층은 도면의 이해를 용이하게 하기 위해 생략되어 있다.
도 5의 비트 선(BL)을 따라 배열한 트랜지스터(21, 23, 31, 33)의 게이트는 도 6의 게이트(11)에 대응하고, 도 5의 트랜지스터(22, 24, 32, 34)의 게이트는 도 6의 게이트(12)에 대응한다. 도 5에 도시한 바와 같이, 각 게이트는 공통으로 접속되어 있고, 도 6에서는, 게이트(11)와 게이트(12)는 접속부(13)에서 접속되어 있다. 프리차지 회로(20)는 확산 영역(41 내지 46)과 게이트(11, 12)로 구성되고, 이퀄라이저 회로(30)는 확산 영역(51 내지 56)과 게이트(11, 12)로 구성된다.
프리차지 회로(20)의 트랜지스터(21)는 게이트(11) 양측에서 비트 선(BL)에 접속되는 드레인인 확산 영역(41)과 전원 전위(VDD)에 접속되는 소스인 확산 영역(42)을 포함하고 있다. 또한, 트랜지스터(22)는 게이트(12)의 양측에서 비트 선(BLB)에 접속되는 드레인인 확산 영역(43)과 전원 전위(VDD)에 접속되는 소스인 확산 영역(42)을 포함하고 있다. 또한, 트랜지스터(23)는 게이트(11) 양측으로 비트 선(BLB)에 접속되는 드레인인 확산 영역(44)과 전원 전위(VDD)에 접속되는 소스인 확산 영역(45)을 포함하고 있다. 트랜지스터(24)는 게이트(12) 양측으로, 비트 선(BL)에 접속되는 드레인인 확산 영역(46)과 전원 전위(VDD)에 접속되는 소스인 확산 영역(45)을 포함하고 있다.
비트 선 방향으로 분할된 트랜지스터(21, 23)를 비교하면, 모두 소스는 전원 전위에 접속되지만, 드레인에 관해서는 트랜지스터(21)가 비트 선(BL)에 접속되고, 트랜지스터 23가 비트 선(BLB)에 접속되고 있다. 마찬가지로, 비트 선 방향으로 분할된 트랜지스터 22, 24에 관해서도 같고, 모두 소스는 전원 전위에 접속되지만, 드레인은 각각 비트 선(BLB와 BL)에 접속되어 있다.
이퀄라이저 회로의 트랜지스터(31)는 게이트(11) 양측에서 비트 선(BL)에 접속되는 소스인 확산 영역(52)과 비트 선(BLB)에 접속되는 드레인인 확산 영역(51)을 포함하고 있다. 또한, 트랜지스터(32)는 게이트(12) 양측에서 비트 선(BLB)에 접속되는 소스인 확산 영역(53)과 비트 선(BL)에 접속되는 드레인인 확산 영역(52)을 포함하고 있다. 또한, 트랜지스터(33)는 게이트(11) 양측에서 비트 선(BLB)에 접속되는 소스인 확산 영역(55)과 비트 선(BL)에 접속되는 드레인인 확산 영역(54)을 포함하고 있다. 또한, 트랜지스터(34)는 게이트(12)의 양측에서 비트 선(BL)에 접속되는 소스인 확산 영역(56)으로 비트 선(BLB)에 접속되는 드레인인 확산 영역(55)을 포함하고 있다.
이와 같이, 트랜지스터가 평행 배치된 프리차지 회로와 이퀄라이저 회로를 분할하여 비트 선 쌍(BL와 BLB)에 접속되는 확산 영역을 도 5와 같이 선택하면, 게 이트의 좌우 확산 영역에 관해서, 도면의 왼쪽에서는, 위로부터 비트 선(BL)에 접속되는 확산 영역(41), 비트 선(BLB)에 접속되는 확산 영역(44), 비트 선(BLB)에 접속되는 확산 영역(51), 비트 선(BL)에 접속되는 확산 영역(54)이 배열되고, 도면의 오른쪽에서는, 비트 선(BLB)에 접속되는 확산 영역(43), 비트 선(BL)에 접속되는 확산 영역(46), 비트 선(BLB)에 접속되는 확산 영역(53), 비트 선(BL)에 접속되는 확산 영역(56)이 배열된다.
도 7은 도 6의 구성의 비트 선 제어 회로를 반도체 프로세스로 제조하는 경우에, 확산 영역과 게이트에서 차이가 생겼을 경우를 도시한다. 도면에서는, 왼쪽 확산 영역 폭(Lf)은 오른쪽 확산 영역 폭(Lr)보다 좁아져 있다.
그러나, 비트 선(BL과 BLB)의 부하 용량을 생각하면, 프리차지 회로에서는, 비트 선(BL)에 접속되는 것이 확산 영역(41)과 확산 영역(46)이고, 비트 선(BLB)에 접속되는 것이 확산 영역(43)과 확산 영역(44)이며, 정확히 좌우로 분할하여 배치되고, 그 면적은
[확산 영역(41)]+[확산 영역(46)]=[확산 영역(43)]+[확산 영역(44)]=일정
하게 되고, 확산층과 게이트의 차이가 있어도, 부하 용량의 변화는 일어나지 않는다.
또한, 이퀄라이저 회로에서는, 비트 선(BL)에 접속되는 것이 확산 영역(52, 54, 56)이고, 비트 선(BLB)에 접속되는 것이, 확산 영역(51, 53, 55)이며, 그 면적은
[확산 영역(52)]+[확산 영역(54)]+[확산 영역(56)]
=[확산 영역(51)]+[확산 영역(53)]+[확산 영역(55)]=일정
하게 되고, 확산층과 게이트의 차이가 있어도, 부하 용량의 변화는 일어나지 않는다.
이상 진술한 본 발명의 실시형태는 다음과 같다.
(부기 1)
인접하여 설치된 제1 및 제2 게이트와,
이 게이트의 길이 방향으로 설치된 복수의 회로를 포함하고,
상기 복수의 회로 각각은 상기 제1 및 제2 게이트와 상기 제1 및 제2 게이트를 가로지르는 방향으로 형성된 3 개의 확산 영역을 포함하며, 상기 복수의 회로의 확산 영역을 선택하여 접속하는 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 복수의 회로는 적어도,
제1 확산 영역과 상기 제1 게이트와 제2 확산 영역과 상기 제2 게이트와 제3 확산 영역을 이 순서대로 포함한 제1 회로와,
제4 확산 영역과 상기 제1 게이트와 제5 확산 영역과 상기 제2 게이트와 제6 확산 영역을 이 순서대로 포함한 제2 회로를 포함하고,
제1 회로의 확산 영역과 제2 회로의 확산 영역을 선택하여 접속하는 것을 특징으로 하는 반도체 장치.
(부기 3)
상기 제1 확산 영역과 제6 확산 영역을 접속하고,
상기 제3 확산 영역과 제4 확산 영역을 접속하며,
상기 제2 확산 영역과 제5 확산 영역을 접속하는 것을 특징으로 하는 반도체 장치.
(부기 4)
메모리 셀과,
메모리 셀에 접속하는 비트 선 쌍(BL, BLB)을 더 포함하고,
상기 제1 확산 영역과 제6 확산 영역을 한쪽 비트 선(BL)에 접속하며,
상기 제3 확산 영역과 제4 확산 영역을 다른 쪽 비트 선(BLB)에 접속하고,
상기 제2 확산 영역과 제5 확산 영역을 전원에 접속하는 것을 특징으로 하는 반도체 장치.
(부기 5)
상기 제1 확산 영역과 제3 확산 영역과 제5 확산 영역을 접속하고,
상기 제2 확산 영역과 제4 확산 영역과 제6 확산 영역을 접속하는 것을 특징으로 하는 반도체 장치.
(부기 6)
메모리 셀과,
메모리 셀에 접속하는 비트 선 쌍(BL, BLB)을 더 포함하고,
상기 제1 확산 영역과 제3 확산 영역과 제5 확산 영역을 한쪽 비트 선(BL)에 접속하며,
상기 제2 확산 영역과 제4 확산 영역과 제6 확산 영역을 한쪽 비트 선(BLB) 에 접속하는 것을 특징으로 하는 반도체 장치.
(부기 7)
제7 확산 영역과 상기 제1 게이트와 제8 확산 영역과 상기 제2 게이트와 제9 확산 영역을 이 순서대로 포함하는 제3 회로와,
제10 확산 영역과 상기 제1 게이트와 제11 확산 영역과 상기 제2 게이트와 제12 확산 영역을 이 순서대로 포함하는 제4 회로를 포함하고,
상기 제7 확산 영역과 제9 확산 영역과 제11 확산 영역을 한쪽 비트 선(BL)에 접속하며,
상기 제8 확산 영역과 제10 확산 영역과 제12 확산 영역을 다른 쪽 비트 선(BLB)에 접속하는 것을 특징으로 하는 부기 4에 기재한 반도체 장치.
(부기 8)
제1 및 제2 게이트와 이 제1 및 제2 게이트를 가로지르는 방향으로 형성된 3 개의 확산 영역을 갖는 복수의 회로를 포함한 반도체 장치의 배선 방법으로,
이 복수의 회로의 확산 영역을 선택하고 접속하여 부하 용량의 밸런스시키는 것을 특징으로 하는 반도체 장치의 배선 방법.
(부기 9)
상기 복수 세트의 회로는 적어도,
제1 확산 영역과 상기 제1 게이트와 제2 확산 영역과 상기 제2 게이트와 제3 확산 영역을 이 순서대로 포함한 제1 회로와,
제4 확산 영역과 상기 제1 게이트와 제5 확산 영역과 상기 제2 게이트와 제6 확산 영역을 이 순서대로 포함한 제2 회로를 포함하고,
상기 제1 확산 영역과 제6 확산 영역을 접속하고,
상기 제3 확산 영역과 제4 확산 영역을 접속하며,
상기 제2 확산 영역과 제5 확산 영역을 접속하는 것을 특징으로 하는 부기 8에 기재한 반도체 장치의 배선 방법.
(부기 10)
상기 복수 세트의 회로는 적어도,
제1 확산 영역과 상기 제1 게이트와 제2 확산 영역과 상기 제2 게이트와 제3 확산 영역을 이 순서대로 포함한 제1 회로와 제4 확산 영역과,
상기 제1 게이트와 제5 확산 영역과 상기 제2 게이트와 제6 확산 영역을 이 순서대로 포함한 제2 회로를 포함하고,
상기 제1 확산 영역과 제3 확산 영역과 제5 확산 영역을 접속하고,
상기 제2 확산 영역과 제4 확산 영역과 제6 확산 영역을 접속하는 것을 특징으로 하는 부기 8에 기재한 반도체 장치의 배선 방법.
본 발명은 상기한 바와 같이 구성하였기 때문에, 게이트와 확산층의 배치가 어긋났다고 해도, 부하 용량의 변동은 없다. 또한, 2 개의 트랜지스터가 하나의 확산 영역을 공통으로 하기 때문에, 실장 면적을 콤팩트화 할 수 있다.

Claims (10)

  1. 상호 평행하게 배치된 제1 및 제2 게이트와,
    상기 제1 및 제2 게이트를 공통으로 갖는 복수의 회로를 포함하고,
    상기 복수의 회로 각각은, 상기 제1 게이트의 외측에 형성된 제1 확산 영역과, 상기 제1 게이트와 상기 제2 게이트 사이에 형성된 제2 확산 영역과, 상기 제2 게이트의 외측에 형성된 제3 확산 영역을 포함하며,
    상기 복수의 회로의 확산 영역을 선택하여 상호 접속하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 복수의 회로는,
    제1 확산 영역과 상기 제1 게이트와 제2 확산 영역과 상기 제2 게이트와 제3 확산 영역을 이 순서대로 포함한 제1 회로와,
    제4 확산 영역과 상기 제1 게이트와 제5 확산 영역과 상기 제2 게이트와 제6 확산 영역을 이 순서대로 포함한 제2 회로를 포함하고,
    제1 회로의 확산 영역과 제2 회로의 확산 영역을 선택하여 접속하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제1 확산 영역과 상기 제6 확산 영역을 접속하고,
    상기 제3 확산 영역과 상기 제4 확산 영역을 접속하며,
    상기 제2 확산 영역과 상기 제5 확산 영역을 접속하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 메모리 셀과,
    메모리 셀에 접속하는 제1 비트 선과 제2 비트 선을 더 포함하고,
    상기 제1 확산 영역과 상기 제6 확산 영역을 상기 제1 비트 선에 접속하며,
    상기 제3 확산 영역과 상기 제4 확산 영역을 상기 제2 비트 선에 접속하고,
    상기 제2 확산 영역과 상기 제5 확산 영역을 전원에 접속하는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서, 상기 제1 확산 영역과 상기 제3 확산 영역과 상기 제5 확산 영역을 접속하고,
    상기 제2 확산 영역과 상기 제4 확산 영역과 상기 제6 확산 영역을 접속하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 메모리 셀과,
    메모리 셀에 접속하는 제1 비트 선과 제2 비트 선을 더 포함하고,
    상기 제1 확산 영역과 상기 제3 확산 영역과 상기 제5 확산 영역을 상기 제1 비트 선에 접속하며,
    상기 제2 확산 영역과 상기 제4 확산 영역과 상기 제6 확산 영역을 상기 제2 비트 선에 접속하는 것을 특징으로 하는 반도체 장치.
  7. 제4항에 있어서,
    제7 확산 영역과 상기 제1 게이트와 제8 확산 영역과 상기 제2 게이트와 제9 확산 영역을 이 순서대로 포함한 제3 회로와,
    제10 확산 영역과 상기 제1 게이트와 제11 확산 영역과 상기 제2 게이트와 제12 확산 영역을 이 순서대로 포함한 제4 회로를 더 포함하고,
    상기 제7 확산 영역과 상기 제9 확산 영역과 상기 제11 확산 영역을 상기 제1 비트 선에 접속하며,
    상기 제8 확산 영역과 상기 제10 확산 영역과 상기 제12 확산 영역을 상기 제2 비트 선에 접속하는 것을 특징으로 하는 반도체 장치.
  8. 상호 평행하게 배치된 제1 및 제2 게이트와 상기 제1 및 제2 게이트를 공통으로 갖는 복수의 회로를 포함한 반도체 장치의 배선 방법으로서,
    상기 복수의 회로는, 상기 제1 및 제2 게이트와, 상기 제1 게이트의 외측에 형성된 제1 확산 영역과, 상기 제1 게이트와 상기 제2 게이트 사이에 형성된 제2 확산 영역과, 상기 제2 게이트의 외측에 형성된 제3 확산 영역을 포함하며,
    상기 복수의 회로의 상기 확산 영역을 선택하여 접속하는 것을 특징으로 하는 반도체 장치의 배선 방법.
  9. 제8항에 있어서, 상기 복수 세트의 회로는 적어도,
    제1 확산 영역과 상기 제1 게이트와 제2 확산 영역과 상기 제2 게이트와 제3 확산 영역을 이 순서대로 포함한 제1 회로와,
    제4 확산 영역과 상기 제1 게이트와 제5 확산 영역과 상기 제2 게이트와 제6 확산 영역을 이 순서대로 포함한 제2 회로를 포함하고,
    상기 제1 확산 영역과 상기 제6 확산 영역을 접속하며,
    상기 제3 확산 영역과 상기 제4 확산 영역을 접속하고,
    상기 제2 확산 영역과 상기 제5 확산 영역을 접속하는 것을 특징으로 하는 반도체 장치의 배선 방법.
  10. 상호 평행하게 배치된 제1 및 제2 게이트와 상기 제1 및 제2 게이트를 공통으로 갖는 복수의 회로를 포함한 반도체 회로의 배선 방법으로서,
    제1 확산 영역, 제2 확산 영역 및 제3 확산 영역을 포함하고, 상기 제1 확산 영역, 상기 제1 게이트, 상기 제2 확산 영역, 상기 제2 게이트 및 상기 제3 확산 영역을 순서대로 정렬하고 있는 제1 회로를 제공하고,
    제4 확산 영역, 제5 확산 영역 및 제6 확산 영역을 포함하고, 상기 제4 확산 영역, 상기 제1 게이트, 상기 제5 확산 영역, 상기 제2 게이트 및 상기 제6 확산 영역을 순서대로 정렬하고 있는 제2 회로를 제공하고,
    상기 제1 확산 영역, 상기 제3 확산 영역 및 상기 제5 확산 영역을 접속하고,
    상기 제2 확산 영역, 상기 제4 확산 영역 및 상기 제6 확산 영역을 접속하는 것을 특징으로 하는 반도체 회로의 배선 방법.
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