JPH0689586A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0689586A JPH0689586A JP4242058A JP24205892A JPH0689586A JP H0689586 A JPH0689586 A JP H0689586A JP 4242058 A JP4242058 A JP 4242058A JP 24205892 A JP24205892 A JP 24205892A JP H0689586 A JPH0689586 A JP H0689586A
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Abstract
(57)【要約】
【目的】 本発明は半導体記憶装置に関し、大きな負荷
容量でも高速動作可能なｎＭＯＳトランジスタを用いた
差動増幅器をプリセンスアンプとして用いた高速動作可
能な半導体記憶装置の実現を目的とする。 【構成】 ｎチャンネル型ＭＯＳトランジスタ１，２
と、負荷３，４とを備える差動増幅器をビット線対の信
号を増幅するセンスアンプとして各ビット線対毎に備え
る半導体記憶装置において、複数の差動増幅器の組毎に
負荷３，４を共通化するようにｎチャンネル型ＭＯＳト
ランジスタ１，２のドレインが接続されており、共通化
された出力の組毎に１個のエミッタフォロワ回路６，７
を備えるように構成する。
容量でも高速動作可能なｎＭＯＳトランジスタを用いた
差動増幅器をプリセンスアンプとして用いた高速動作可
能な半導体記憶装置の実現を目的とする。 【構成】 ｎチャンネル型ＭＯＳトランジスタ１，２
と、負荷３，４とを備える差動増幅器をビット線対の信
号を増幅するセンスアンプとして各ビット線対毎に備え
る半導体記憶装置において、複数の差動増幅器の組毎に
負荷３，４を共通化するようにｎチャンネル型ＭＯＳト
ランジスタ１，２のドレインが接続されており、共通化
された出力の組毎に１個のエミッタフォロワ回路６，７
を備えるように構成する。
Description
【０００１】
【産業上の利用分野】本発明はｎチャンネル型ＭＯＳ
（ｎＭＯＳ）トランジスタを用いた差動増幅器をセンス
アンプとして有する半導体記憶装置に関し、特に複数の
差動増幅器の出力を共通に接続して負荷容量が大きくな
った時にも高速で動作可能にした半導体記憶装置に関す
る。
（ｎＭＯＳ）トランジスタを用いた差動増幅器をセンス
アンプとして有する半導体記憶装置に関し、特に複数の
差動増幅器の出力を共通に接続して負荷容量が大きくな
った時にも高速で動作可能にした半導体記憶装置に関す
る。
【０００２】
【従来の技術】２本の信号線間の微小な電位差を増幅す
る増幅器として差動増幅器がある。差動増幅器を構成す
るトランジスタをバイポーラトランジスタとしたものが
もっとも一般的であるが、このトランジスタとしてｎＭ
ＯＳトランジスタを使用したものもある。図６はｎＭＯ
Ｓトランジスタを用いた差動増幅器の基本的な構成を示
す図である。
る増幅器として差動増幅器がある。差動増幅器を構成す
るトランジスタをバイポーラトランジスタとしたものが
もっとも一般的であるが、このトランジスタとしてｎＭ
ＯＳトランジスタを使用したものもある。図６はｎＭＯ
Ｓトランジスタを用いた差動増幅器の基本的な構成を示
す図である。
【０００３】図６において６１と６２はｎＭＯＳトラン
ジスタであり、ソースは共通に接続された上で定電流源
６５に接続され、ドレインはそれぞれ負荷６３，６４を
介して正側の電源に接続される。トランジスタ６１，６
２の各ソースから出力が得られる。ｎチャンネル型ＭＯ
Ｓトランジスタを使用した増幅器の方が、バイポーラト
ランジスタを使用したものより小さくできる。動作速度
は負荷によって異なるが、一般的にバイポーラトランジ
スタを使用した方が速い。しかし加工の微細度によって
はｎＭＯＳトランジスタを使用した方が速くなることも
起り得る。駆動能力は基本的にｎＭＯＳトランジスタを
使用した方が小さく、負荷容量が大きくなると速度の低
下が著しいという問題がある。
ジスタであり、ソースは共通に接続された上で定電流源
６５に接続され、ドレインはそれぞれ負荷６３，６４を
介して正側の電源に接続される。トランジスタ６１，６
２の各ソースから出力が得られる。ｎチャンネル型ＭＯ
Ｓトランジスタを使用した増幅器の方が、バイポーラト
ランジスタを使用したものより小さくできる。動作速度
は負荷によって異なるが、一般的にバイポーラトランジ
スタを使用した方が速い。しかし加工の微細度によって
はｎＭＯＳトランジスタを使用した方が速くなることも
起り得る。駆動能力は基本的にｎＭＯＳトランジスタを
使用した方が小さく、負荷容量が大きくなると速度の低
下が著しいという問題がある。
【０００４】ＳＲＡＭは、メモリセルの列毎にビット線
対を有し、読み出し時にはメモリセルの記憶内容に応じ
て生じたビット線対の２本のビット線間の電位差をセン
スアンプで増幅してデータとして出力するものである。
ビット線対間に生じる電位差は、集積度の高いものほど
負荷容量が大きくなるため、出力は小さく、出力変化も
緩やかである。ＳＲＡＭは高速化が求められており、セ
ンスアンプを複数段にして小さな電位差をより急激に増
幅することが行なわれる。例えば、各ビット線対毎にプ
リセンスアンプ（コラムセンスアンプ）を設けて増幅し
た後、更にメインセンスアンプで増幅している。
対を有し、読み出し時にはメモリセルの記憶内容に応じ
て生じたビット線対の２本のビット線間の電位差をセン
スアンプで増幅してデータとして出力するものである。
ビット線対間に生じる電位差は、集積度の高いものほど
負荷容量が大きくなるため、出力は小さく、出力変化も
緩やかである。ＳＲＡＭは高速化が求められており、セ
ンスアンプを複数段にして小さな電位差をより急激に増
幅することが行なわれる。例えば、各ビット線対毎にプ
リセンスアンプ（コラムセンスアンプ）を設けて増幅し
た後、更にメインセンスアンプで増幅している。
【０００５】センスアンプはビット線対の電位差を増幅
するものであり、カレントミラー回路やフリップフロッ
プ回路が使用されるが、差動増幅回路も使用される。図
７はＳＲＡＭのプリセンスアンプに図６のｎＭＯＳトラ
ンジスタを有する差動増幅器を用いた従来例を示す図で
ある。図７において、７１１と７１２は差動増幅器を構
成するｎＭＯＳトランジスタであり、それぞれのゲート
電極端子１Ａ，１Ｂにビット線対が接続される。７３と
７４は負荷であり、抵抗又はｐチャンネル型ＭＯＳ（ｐ
ＭＯＳ）トランジスタが使用される。７１５は定電流源
である。このような差動増幅器が各ビット線対毎に設け
られる。差動増幅器の出力は更にメインセンスアンプ７
８で増幅された後、出力バッファ７９からデータとして
出力される。メインセンスアンプ７８には各差動増幅器
の出力が入力されるため、各差動増幅器の出力、すなわ
ちトランジスタのドレインは共通に接続された上でメイ
ンセンスアンプ７８に入力される。これをドレインドッ
トと称する。出力を共通に接続すると負荷は並列に接続
されたことになるため実質的な負荷は合成されたものに
なる。負荷７３，７４はこの合成した負荷を表わしてい
る。
するものであり、カレントミラー回路やフリップフロッ
プ回路が使用されるが、差動増幅回路も使用される。図
７はＳＲＡＭのプリセンスアンプに図６のｎＭＯＳトラ
ンジスタを有する差動増幅器を用いた従来例を示す図で
ある。図７において、７１１と７１２は差動増幅器を構
成するｎＭＯＳトランジスタであり、それぞれのゲート
電極端子１Ａ，１Ｂにビット線対が接続される。７３と
７４は負荷であり、抵抗又はｐチャンネル型ＭＯＳ（ｐ
ＭＯＳ）トランジスタが使用される。７１５は定電流源
である。このような差動増幅器が各ビット線対毎に設け
られる。差動増幅器の出力は更にメインセンスアンプ７
８で増幅された後、出力バッファ７９からデータとして
出力される。メインセンスアンプ７８には各差動増幅器
の出力が入力されるため、各差動増幅器の出力、すなわ
ちトランジスタのドレインは共通に接続された上でメイ
ンセンスアンプ７８に入力される。これをドレインドッ
トと称する。出力を共通に接続すると負荷は並列に接続
されたことになるため実質的な負荷は合成されたものに
なる。負荷７３，７４はこの合成した負荷を表わしてい
る。
【０００６】各差動増幅器は、後述するように対応する
ビット線対が選択された時にのみ、ｎＭＯＳトランジス
タが導通するため、同時に動作するのは１組のｎＭＯＳ
トランジスタだけである。従って常に１組のｎＭＯＳト
ランジスタと負荷７３，７４で差動増幅器が形成される
ことになる。
ビット線対が選択された時にのみ、ｎＭＯＳトランジス
タが導通するため、同時に動作するのは１組のｎＭＯＳ
トランジスタだけである。従って常に１組のｎＭＯＳト
ランジスタと負荷７３，７４で差動増幅器が形成される
ことになる。
【０００７】
【発明が解決しようとする課題】近年ＳＲＡＭは集積度
の向上による大規模化と高速化が求められている。ＳＲ
ＡＭを大規模化した場合、各ビット線対に付属するセル
の個数も増大し、ビット線対の負荷容量も増大するため
ビット線対毎にプリセンスアンプを設ける必要性はより
増大している。一方、大規模化は、ビット線対の数も増
加させる。そのため図７に示すような形でプリセンスア
ンプの出力を接続すると、出力線の負荷容量も増大す
る。
の向上による大規模化と高速化が求められている。ＳＲ
ＡＭを大規模化した場合、各ビット線対に付属するセル
の個数も増大し、ビット線対の負荷容量も増大するため
ビット線対毎にプリセンスアンプを設ける必要性はより
増大している。一方、大規模化は、ビット線対の数も増
加させる。そのため図７に示すような形でプリセンスア
ンプの出力を接続すると、出力線の負荷容量も増大す
る。
【０００８】前述のようにｎチャンネル型ＭＯＳトラン
ジスタを用いた差動増幅器は、バイポーラトランジスタ
を用いた時に比べて駆動能力が充分でない。そのため、
大規模化したＳＲＡＭにおいて図７に示すようにドレイ
ンドットしてプリセンスアンプとして使用した時には、
負荷容量が大きくなり、動作速度が低下するという問題
が生じる。これはＳＲＡＭに限らず、負荷容量が大きい
時には常に問題であり、ｎチャンネル型ＭＯＳトランジ
スタを用いた差動増幅器を負荷容量が大きい時にも動作
速度が低下しないものにすることが求められている。
ジスタを用いた差動増幅器は、バイポーラトランジスタ
を用いた時に比べて駆動能力が充分でない。そのため、
大規模化したＳＲＡＭにおいて図７に示すようにドレイ
ンドットしてプリセンスアンプとして使用した時には、
負荷容量が大きくなり、動作速度が低下するという問題
が生じる。これはＳＲＡＭに限らず、負荷容量が大きい
時には常に問題であり、ｎチャンネル型ＭＯＳトランジ
スタを用いた差動増幅器を負荷容量が大きい時にも動作
速度が低下しないものにすることが求められている。
【０００９】本発明は上記問題点に鑑みてなされたもの
であり、負荷容量が大きい場合にも高速動作可能なｎチ
ャンネル型ＭＯＳトランジスタを用いた差動増幅器を備
える半導体記憶装置の実現を目的とする。
であり、負荷容量が大きい場合にも高速動作可能なｎチ
ャンネル型ＭＯＳトランジスタを用いた差動増幅器を備
える半導体記憶装置の実現を目的とする。
【００１０】
【課題を解決するための手段】図１は本発明の半導体記
憶装置におけるセンスアンプの原理構成を示す図であ
る。図１において、１，２はｎチャンネル型ＭＯＳトラ
ンジスタであり、３，４は負荷であり、５は定電流源で
あり、これらで通常の差動増幅器型センスアンプが形成
される。そして本発明の半導体記憶装置のセンスアンプ
は、上記目的を達成するため、出力にエミッタフォロワ
回路６，７を備える。
憶装置におけるセンスアンプの原理構成を示す図であ
る。図１において、１，２はｎチャンネル型ＭＯＳトラ
ンジスタであり、３，４は負荷であり、５は定電流源で
あり、これらで通常の差動増幅器型センスアンプが形成
される。そして本発明の半導体記憶装置のセンスアンプ
は、上記目的を達成するため、出力にエミッタフォロワ
回路６，７を備える。
【００１１】
【作用】出力にエミッタフォロワ回路６，７を備えるこ
とにより、駆動能力が増大し、負荷容量が大きい場合に
も高速動作が可能になる。
とにより、駆動能力が増大し、負荷容量が大きい場合に
も高速動作が可能になる。
【００１２】
【実施例】図２は本発明をＳＲＡＭに適用した実施例の
全体構成を示す図であり、ＳＲＡＭ全体の構成を示して
いる。以下の実施例はすべてこのＳＲＡＭにおける例で
ある。図２において、２１はメモリセルアレイであり、
ワード線とビット線対の配列に対応してメモリセルが配
列されている。２２はアドレス信号に対応したワード線
を選択的に活性化する行デコーダである。２３は列デコ
ーダであり、アドレス信号に対応したビット線対を後段
に接続するようにスイッチ列２４のスイッチ対を選択的
に導通させる。２５はビット線対と電源との間に接続さ
れた負荷トランジスタの列である。
全体構成を示す図であり、ＳＲＡＭ全体の構成を示して
いる。以下の実施例はすべてこのＳＲＡＭにおける例で
ある。図２において、２１はメモリセルアレイであり、
ワード線とビット線対の配列に対応してメモリセルが配
列されている。２２はアドレス信号に対応したワード線
を選択的に活性化する行デコーダである。２３は列デコ
ーダであり、アドレス信号に対応したビット線対を後段
に接続するようにスイッチ列２４のスイッチ対を選択的
に導通させる。２５はビット線対と電源との間に接続さ
れた負荷トランジスタの列である。
【００１３】各ビット線対は、例えば１６対を１組とし
て、順に第１プリセンスアンプ２０１，第２プリセンス
アンプ２０２に接続されている。各プリセンスアンプの
出力は共通に接続された上でメインセンスアンプ２８に
入力され、更に出力バッファ２９を介してデータとして
出力される。２６は制御部であり、外部より入力される
書き込み／読み出し信号に応じて、書き込み制御部２
７、出力バッファ２９を制御する。実際にはリセット動
作のための制御信号等も発生し各部に出力するが、これ
らについては広く知られており、ここでは省略する。
て、順に第１プリセンスアンプ２０１，第２プリセンス
アンプ２０２に接続されている。各プリセンスアンプの
出力は共通に接続された上でメインセンスアンプ２８に
入力され、更に出力バッファ２９を介してデータとして
出力される。２６は制御部であり、外部より入力される
書き込み／読み出し信号に応じて、書き込み制御部２
７、出力バッファ２９を制御する。実際にはリセット動
作のための制御信号等も発生し各部に出力するが、これ
らについては広く知られており、ここでは省略する。
【００１４】第１実施例は、図２のプリセンスアンプを
ｎＭＯＳトランジスタを有する差動増幅器としたもので
あり、第１実施例のプリセンスアンプの構成を図３に示
す。図３において、３１０は２個のｎＭＯＳトランジス
タ３１１，３１２，及び定電流源３１５で構成される差
動増幅部であり、このような差動増幅部が各ビット線対
毎に設けられている。差動増幅部は１６個を１組として
共通の負荷抵抗３３，３４に接続されている。１組とす
る個数はＳＲＡＭの規模及び動作速度等を考慮して決定
される。３６，３７はバイポーラトランジスタであり、
差動増幅回路の出力のエミッタフォロワ回路を形成し、
各エミッタフォロワ回路のエミッタは共通に接続され、
メインセンスアンプに入力される。エミッタを共通に接
続することをエミッタドットと称する。
ｎＭＯＳトランジスタを有する差動増幅器としたもので
あり、第１実施例のプリセンスアンプの構成を図３に示
す。図３において、３１０は２個のｎＭＯＳトランジス
タ３１１，３１２，及び定電流源３１５で構成される差
動増幅部であり、このような差動増幅部が各ビット線対
毎に設けられている。差動増幅部は１６個を１組として
共通の負荷抵抗３３，３４に接続されている。１組とす
る個数はＳＲＡＭの規模及び動作速度等を考慮して決定
される。３６，３７はバイポーラトランジスタであり、
差動増幅回路の出力のエミッタフォロワ回路を形成し、
各エミッタフォロワ回路のエミッタは共通に接続され、
メインセンスアンプに入力される。エミッタを共通に接
続することをエミッタドットと称する。
【００１５】３８０は差動増幅部３１０のｎＭＯＳトラ
ンジスタ３１１，３１２のゲート電極とビット線対ＢＴ
Ｉ，／ＢＴＩとの間の接続を切り換えるスイッチであ
り、各ビット線対毎に設けられている。これが図２のス
イッチ列２４に相当する。３８１，３８２はｎＭＯＳト
ランジスタ３１１，３１２のゲート電極とビット線対Ｂ
ＴＩ，／ＢＴＩの接続スイッチ用ｎＭＯＳトランジスタ
であり、ゲート電極にカラム選択信号が印加される。こ
れにより選択されたビット線対が差動増幅部のｎＭＯＳ
トランジスタのゲート電極に接続され、その電位差が増
幅されてメインセンスアンプへ出力される。
ンジスタ３１１，３１２のゲート電極とビット線対ＢＴ
Ｉ，／ＢＴＩとの間の接続を切り換えるスイッチであ
り、各ビット線対毎に設けられている。これが図２のス
イッチ列２４に相当する。３８１，３８２はｎＭＯＳト
ランジスタ３１１，３１２のゲート電極とビット線対Ｂ
ＴＩ，／ＢＴＩの接続スイッチ用ｎＭＯＳトランジスタ
であり、ゲート電極にカラム選択信号が印加される。こ
れにより選択されたビット線対が差動増幅部のｎＭＯＳ
トランジスタのゲート電極に接続され、その電位差が増
幅されてメインセンスアンプへ出力される。
【００１６】３８３，３８４はｐＭＯＳトランジスタで
あり、ｎＭＯＳトランジスタ３８１，３８２と同様にカ
ラム選択信号が入力される。ｐＭＯＳトランジスタ３８
３，３８４はｎＭＯＳトランジスタ３８１，３８２と逆
極性で動作するため、ビット線対が選択されている時に
は非導通となるが、ビット線対が非選択状態であれば導
通し、ｎＭＯＳトランジスタ３１１，３１２のゲート電
極に負側の電圧を印加する。これによりトランジスタ３
１１，３１２は非導通状態となり、差動増幅部３１０は
負荷３３，３４からは切り離された状態になる。従って
１６対のビット線対のうち１対のビット線対が選択され
た時には、それに対応する差動増幅部のみが動作し、他
の差動増幅部は切り離されるため、対応する差動増幅部
と負荷３３，３４とが差動増幅器を形成する。
あり、ｎＭＯＳトランジスタ３８１，３８２と同様にカ
ラム選択信号が入力される。ｐＭＯＳトランジスタ３８
３，３８４はｎＭＯＳトランジスタ３８１，３８２と逆
極性で動作するため、ビット線対が選択されている時に
は非導通となるが、ビット線対が非選択状態であれば導
通し、ｎＭＯＳトランジスタ３１１，３１２のゲート電
極に負側の電圧を印加する。これによりトランジスタ３
１１，３１２は非導通状態となり、差動増幅部３１０は
負荷３３，３４からは切り離された状態になる。従って
１６対のビット線対のうち１対のビット線対が選択され
た時には、それに対応する差動増幅部のみが動作し、他
の差動増幅部は切り離されるため、対応する差動増幅部
と負荷３３，３４とが差動増幅器を形成する。
【００１７】以上のように１個の差動増幅部で駆動する
のは抵抗３３，３４と１６個の差動増幅部を接続する線
に付属する負荷容量の合計であり、あまり大きくなるこ
とはなく、動作速度も低下しない。各差動増幅部はｎＭ
ＯＳトランジスタを使用しているため小型化でき、抵抗
３３，３４とバイポーラトランジスタ３６，３７は１６
対のビット線対毎に設ければよく、全体を小型化でき
る。
のは抵抗３３，３４と１６個の差動増幅部を接続する線
に付属する負荷容量の合計であり、あまり大きくなるこ
とはなく、動作速度も低下しない。各差動増幅部はｎＭ
ＯＳトランジスタを使用しているため小型化でき、抵抗
３３，３４とバイポーラトランジスタ３６，３７は１６
対のビット線対毎に設ければよく、全体を小型化でき
る。
【００１８】本実施例においては、上記のようなプリセ
ンスアンプが１６対のビット線対毎に設けられており、
各プリセンスアンプの出力は共通に接続されてメインセ
ンスアンプに入力される。そのためＳＲＡＭが大規模化
すると、各プリセンスアンプとメインセンスアンプとの
間の信号線の負荷容量も増大することになるが、この出
力は駆動力の大きいバイポーラトランジスタ３６，３７
のエミッタフォロワ回路によって行なわれるため動作速
度は低下しない。
ンスアンプが１６対のビット線対毎に設けられており、
各プリセンスアンプの出力は共通に接続されてメインセ
ンスアンプに入力される。そのためＳＲＡＭが大規模化
すると、各プリセンスアンプとメインセンスアンプとの
間の信号線の負荷容量も増大することになるが、この出
力は駆動力の大きいバイポーラトランジスタ３６，３７
のエミッタフォロワ回路によって行なわれるため動作速
度は低下しない。
【００１９】なおプリセンスアンプに付属するビット線
対のいずれも選択されない時には、そのプリセンスアン
プのエミッタフォロワ回路のバイポーラトランジスタを
オフ状態にするため、スイッチ３８０と同様の機構を設
ける必要があるが、ここでは省略してある。またビット
線対毎に設けられる差動増幅器を複数個毎にまとめてプ
リセンスアンプとし、各プリセンスアンプの出力をエミ
ッタフォロワ回路とした上で共通にメインセンスアンプ
に入力するという構成は、駆動能力の小さいｎＭＯＳト
ランジスタを使用する差動増幅器で特に効果的である
が、バイポーラトランジスタを使用した場合でもＳＲＡ
Ｍが大規模化した時には、負荷容量が著しく増大するた
め効果的である。
対のいずれも選択されない時には、そのプリセンスアン
プのエミッタフォロワ回路のバイポーラトランジスタを
オフ状態にするため、スイッチ３８０と同様の機構を設
ける必要があるが、ここでは省略してある。またビット
線対毎に設けられる差動増幅器を複数個毎にまとめてプ
リセンスアンプとし、各プリセンスアンプの出力をエミ
ッタフォロワ回路とした上で共通にメインセンスアンプ
に入力するという構成は、駆動能力の小さいｎＭＯＳト
ランジスタを使用する差動増幅器で特に効果的である
が、バイポーラトランジスタを使用した場合でもＳＲＡ
Ｍが大規模化した時には、負荷容量が著しく増大するた
め効果的である。
【００２０】第１実施例では、ビット線対毎に差動増幅
部を設け、１６個の差動増幅部毎に共通の負荷とエミッ
タフォロワ回路を設けたが、各ビット線対毎に図１の差
動増幅器を設け、エミッタフォロワ回路の出力を共通に
接続してメインセンスアンプに入力するようにしたのが
第２実施例である。図４は第２実施例におけるプリセン
スアンプの構成を示す図である。
部を設け、１６個の差動増幅部毎に共通の負荷とエミッ
タフォロワ回路を設けたが、各ビット線対毎に図１の差
動増幅器を設け、エミッタフォロワ回路の出力を共通に
接続してメインセンスアンプに入力するようにしたのが
第２実施例である。図４は第２実施例におけるプリセン
スアンプの構成を示す図である。
【００２１】図４において、４００は各ビット線対毎に
設けられた差動増幅器である。４１１，４１２はｎチャ
ンネル型ＭＯＳトランジスタであり、ゲート電極１Ａ，
１Ｂには第１実施例と同様に各ビット線対が接続され
る。４１３，４１４は負荷抵抗であり、４１５は定電流
源であり、４１６，４１７はエミッタフォロワ回路を形
成するバイポーラトランジスタである。差動増幅器４０
０は図１の差動増幅器と同様の構成を有するものであ
り、この差動増幅器が各ビット線対毎に設けられてお
り、各差動増幅器のバイポーラトランジスタのエミッタ
端子は共通に接続された上でメインセンスアンプに入力
される。
設けられた差動増幅器である。４１１，４１２はｎチャ
ンネル型ＭＯＳトランジスタであり、ゲート電極１Ａ，
１Ｂには第１実施例と同様に各ビット線対が接続され
る。４１３，４１４は負荷抵抗であり、４１５は定電流
源であり、４１６，４１７はエミッタフォロワ回路を形
成するバイポーラトランジスタである。差動増幅器４０
０は図１の差動増幅器と同様の構成を有するものであ
り、この差動増幅器が各ビット線対毎に設けられてお
り、各差動増幅器のバイポーラトランジスタのエミッタ
端子は共通に接続された上でメインセンスアンプに入力
される。
【００２２】各差動増幅器のエミッタとメインセンスア
ンプとの間の共通接続線は負荷容量が大きくなるが、駆
動能力の大きいエミッタフォロワ回路の出力で駆動され
るため動作速度の低下は小さい。第１実施例と第２実施
例では、差動増幅器の負荷として抵抗を用いたが、これ
をＰＭＯＳトランジスタとすることもできる。第３実施
例は第２実施例における抵抗をＰＭＯＳトランジスタと
したものであり、図５に第３実施例のプリセンスアンプ
の構成を示す。
ンプとの間の共通接続線は負荷容量が大きくなるが、駆
動能力の大きいエミッタフォロワ回路の出力で駆動され
るため動作速度の低下は小さい。第１実施例と第２実施
例では、差動増幅器の負荷として抵抗を用いたが、これ
をＰＭＯＳトランジスタとすることもできる。第３実施
例は第２実施例における抵抗をＰＭＯＳトランジスタと
したものであり、図５に第３実施例のプリセンスアンプ
の構成を示す。
【００２３】図５に示すように負荷としてＰＭＯＳトラ
ンジスタ５１３，５１４が設けられている。
ンジスタ５１３，５１４が設けられている。
【００２４】
【発明の効果】本発明によりｎチャンネル型ＭＯＳトラ
ンジスタを用いた差動増幅回路を駆動能力の大きいもの
にすることができ、ＳＲＡＭのプリセンスアンプに使用
しても動作速度を低下させることがなくなる。
ンジスタを用いた差動増幅回路を駆動能力の大きいもの
にすることができ、ＳＲＡＭのプリセンスアンプに使用
しても動作速度を低下させることがなくなる。
【図１】本発明の半導体記憶装置におけるセンスアンプ
の原理構成図である。
の原理構成図である。
【図２】本発明の実施例の全体構成を示す図である。
【図３】第１実施例のプリセンスアンプの構成を示す図
である。
である。
【図４】第２実施例のプリセンスアンプの構成を示す図
である。
である。
【図５】第３実施例のプリセンスアンプの構成を示す図
である。
である。
【図６】ｎチャンネル型ＭＯＳトランジスタを用いた差
動増幅器の従来例を示す図である。
動増幅器の従来例を示す図である。
【図７】図６の差動増幅器をＳＲＡＭのプリセンスアン
プに用いた従来例を示す図である。
プに用いた従来例を示す図である。
１，２…ｎチャンネル型ＭＯＳトランジスタ ３，４…負荷 ５…定電流源 ６，７…エミッタフォロワ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｆ 3/45 Ｚ 7436−5Ｊ
Claims (4)
- 【請求項１】 ｎチャンネル型ＭＯＳトランジスタ
（１，２）と負荷（３，４）とを備える差動増幅器をビ
ット線対の信号を増幅するセンスアンプとして各ビット
線対毎に備える半導体記憶装置において、 複数の前記差動増幅器の組毎に前記負荷（３，４）を共
通化するようにｎチャンネル型ＭＯＳトランジスタ
（１，２）のドレインが接続されており、共通化された
出力の組毎に１個のエミッタフォロワ回路（６，７）を
備えることを特徴とする半導体記憶装置。 - 【請求項２】 ｎチャンネル型ＭＯＳトランジスタ
（１，２）と負荷（３，４）とを備える差動増幅器をビ
ット線対の信号を増幅するセンスアンプとして各ビット
線対毎に備える半導体記憶装置において、 各差動増幅器は、出力にエミッタフォロワ回路（６，
７）を備え、複数の差動増幅器のエミッタフォロワ回路
は、エミッタが共通に接続されていることを特徴とする
半導体記憶装置。 - 【請求項３】 前記負荷（３，４）が抵抗であることを
特徴とする請求項１又は２のいずれか１項に記載の差動
増幅器。 - 【請求項４】 前記負荷（３，４）がｐチャンネル型Ｍ
ＯＳトランジスタであることを特徴とする請求項１又は
２のいずれか１項に記載の差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242058A JPH0689586A (ja) | 1992-09-10 | 1992-09-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242058A JPH0689586A (ja) | 1992-09-10 | 1992-09-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689586A true JPH0689586A (ja) | 1994-03-29 |
Family
ID=17083659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4242058A Withdrawn JPH0689586A (ja) | 1992-09-10 | 1992-09-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689586A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088276A (en) * | 1998-04-20 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device provided with a circuit performing fast data reading with a low power consumption |
| US7541655B2 (en) | 2005-06-07 | 2009-06-02 | Fujitsu Limited | Semiconductor device and wiring method for semiconductor device |
-
1992
- 1992-09-10 JP JP4242058A patent/JPH0689586A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088276A (en) * | 1998-04-20 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device provided with a circuit performing fast data reading with a low power consumption |
| US7541655B2 (en) | 2005-06-07 | 2009-06-02 | Fujitsu Limited | Semiconductor device and wiring method for semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |