JPH0677660A - 抵抗体付きセラミックス回路基板 - Google Patents
抵抗体付きセラミックス回路基板Info
- Publication number
- JPH0677660A JPH0677660A JP4250663A JP25066392A JPH0677660A JP H0677660 A JPH0677660 A JP H0677660A JP 4250663 A JP4250663 A JP 4250663A JP 25066392 A JP25066392 A JP 25066392A JP H0677660 A JPH0677660 A JP H0677660A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- circuit board
- ceramic
- ceramic circuit
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Parts Printed On Printed Circuit Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 高密度実装化，小型化が可能な抵抗体付きセ
ラミックス回路基板を提供すること。 【構成】 セラミックス基板９８，９９と，該セラミッ
クス基板９８，９９の表面に形成された抵抗体３と，セ
ラミックス基板９８に穿設されたビアホール９０〜９３
とよりなる。上記抵抗体３はビアホール９０，９１の真
上に形成され該ビアホール９０，９１内の導体５と直接
接続されている。
ラミックス回路基板を提供すること。 【構成】 セラミックス基板９８，９９と，該セラミッ
クス基板９８，９９の表面に形成された抵抗体３と，セ
ラミックス基板９８に穿設されたビアホール９０〜９３
とよりなる。上記抵抗体３はビアホール９０，９１の真
上に形成され該ビアホール９０，９１内の導体５と直接
接続されている。
Description
【０００１】
【産業上の利用分野】本発明は，高密度実装化，小型化
が可能な抵抗体付きセラミックス回路基板に関する。
が可能な抵抗体付きセラミックス回路基板に関する。
【０００２】
【従来技術】従来，セラミックス回路基板としては，例
えば，図４，図５に示すものがある。該セラミックス回
路基板９は，セラミックス基板９８，９９と，セラミッ
クス基板９８に穿設されたビアホール９０，９１とを有
する。
えば，図４，図５に示すものがある。該セラミックス回
路基板９は，セラミックス基板９８，９９と，セラミッ
クス基板９８に穿設されたビアホール９０，９１とを有
する。
【０００３】上記セラミックス回路基板に抵抗体を設け
る場合には，例えば，図４，図５に示すごとく，セラミ
ックス基板９８におけるビアホール９０，９１の上に電
極５３，５４を設け，次いで該電極５３，５４の上に抵
抗体３を印刷形成する方法がある。抵抗体３は，電極５
３，５４を介して，ビアホール９０，９１と電気的に接
続される。セラミックス回路基板９の内部には，内層パ
ターン５１，５２が形成されている。内層パターン５
１，５２は，上記ビアホール９０，９１とそれぞれ接続
している。ビアホール９０，９１の内部には導体５が充
填されている。
る場合には，例えば，図４，図５に示すごとく，セラミ
ックス基板９８におけるビアホール９０，９１の上に電
極５３，５４を設け，次いで該電極５３，５４の上に抵
抗体３を印刷形成する方法がある。抵抗体３は，電極５
３，５４を介して，ビアホール９０，９１と電気的に接
続される。セラミックス回路基板９の内部には，内層パ
ターン５１，５２が形成されている。内層パターン５
１，５２は，上記ビアホール９０，９１とそれぞれ接続
している。ビアホール９０，９１の内部には導体５が充
填されている。
【０００４】
【解決しようとする課題】しかしながら，上記従来の方
法においては，抵抗体の占有面積が抵抗体３だけでなく
該抵抗体接続用の電極５３，５４の面積も加味されるこ
とになる。そのため，高密度実装化，小型化のための障
害となっている。本発明はかかる問題点に鑑み，高密度
実装化，小型化が可能な抵抗体付きセラミックス回路基
板を提供しようとするものである。
法においては，抵抗体の占有面積が抵抗体３だけでなく
該抵抗体接続用の電極５３，５４の面積も加味されるこ
とになる。そのため，高密度実装化，小型化のための障
害となっている。本発明はかかる問題点に鑑み，高密度
実装化，小型化が可能な抵抗体付きセラミックス回路基
板を提供しようとするものである。
【０００５】
【課題の解決手段】本発明は，セラミックス基板と，該
セラミックス基板の表面に形成された抵抗体と，上記セ
ラミックス基板に穿設されたビアホールとよりなり，上
記抵抗体はビアホールの真上に形成され該ビアホール内
の導体と直接接続されていることを特徴とする抵抗体付
きセラミックス回路基板にある。
セラミックス基板の表面に形成された抵抗体と，上記セ
ラミックス基板に穿設されたビアホールとよりなり，上
記抵抗体はビアホールの真上に形成され該ビアホール内
の導体と直接接続されていることを特徴とする抵抗体付
きセラミックス回路基板にある。
【０００６】
【作用及び効果】本発明においては，抵抗体はビアホー
ルの真上に形成され，該ビアホール内の導体と直接接続
されているので，従来のように電極を設ける必要がな
い。そのため，抵抗体の配置に必要な占有面積は，抵抗
体自身の面積のみとなる。それ故，より多くの抵抗体更
には他の電子部品の配置が可能となり，高密度実装化，
又は小型化を図ることができる。したがって，本発明に
よれば，高密度実装化，小型化が可能な抵抗体付きセラ
ミックス回路基板を提供することができる。
ルの真上に形成され，該ビアホール内の導体と直接接続
されているので，従来のように電極を設ける必要がな
い。そのため，抵抗体の配置に必要な占有面積は，抵抗
体自身の面積のみとなる。それ故，より多くの抵抗体更
には他の電子部品の配置が可能となり，高密度実装化，
又は小型化を図ることができる。したがって，本発明に
よれば，高密度実装化，小型化が可能な抵抗体付きセラ
ミックス回路基板を提供することができる。
【０００７】
【実施例】実施例１ 本発明にかかる実施例につき，図１，図２を用いて説明
する。本例の抵抗体付きセラミックス回路基板９は，図
１に示すごとく，セラミックス基板９８，９９と，セラ
ミックス基板９８の表面に形成された抵抗体３と，セラ
ミックス基板９８に穿設されたビアホール９０〜９３と
を有する。上記抵抗体３は，ビアホール９０，９１の真
上に形成されており，該ビアホール９０，９１内の導体
５と直接に接続されている。また，他のビアホール９
２，９３内にも導体５が充填されている。
する。本例の抵抗体付きセラミックス回路基板９は，図
１に示すごとく，セラミックス基板９８，９９と，セラ
ミックス基板９８の表面に形成された抵抗体３と，セラ
ミックス基板９８に穿設されたビアホール９０〜９３と
を有する。上記抵抗体３は，ビアホール９０，９１の真
上に形成されており，該ビアホール９０，９１内の導体
５と直接に接続されている。また，他のビアホール９
２，９３内にも導体５が充填されている。
【０００８】上記抵抗体３は，図２に示すごとく，縦Ａ
０．７ｍｍ，横Ｂ１．３ｍｍであり，その占有面積は
０．９１ｍｍ2 （Ａ×Ｂ）である。ビアホール９０，９
１の口径Ｒは０．２ｍｍである。ビアホール９０，９１
の間の距離Ｃは０．７ｍｍである。抵抗体３は，図示し
ないオーバーコートガラスにより被覆されている。
０．７ｍｍ，横Ｂ１．３ｍｍであり，その占有面積は
０．９１ｍｍ2 （Ａ×Ｂ）である。ビアホール９０，９
１の口径Ｒは０．２ｍｍである。ビアホール９０，９１
の間の距離Ｃは０．７ｍｍである。抵抗体３は，図示し
ないオーバーコートガラスにより被覆されている。
【０００９】セラミックス回路基板９の内部には，図１
に示すごとく，内層パターン５１，５２が形成されてい
る。内層パターン５１はビアホール９０，９２と，内層
パターン５２はビアホール９１，９３とそれぞれ接続し
ている。セラミックス基板９８には，抵抗測定用端子５
８，５９が形成されている。抵抗測定用端子５８，５９
は，内層パターン５１，５２及びビアホール９０〜９３
を介して，抵抗体３と電気的に接続している。
に示すごとく，内層パターン５１，５２が形成されてい
る。内層パターン５１はビアホール９０，９２と，内層
パターン５２はビアホール９１，９３とそれぞれ接続し
ている。セラミックス基板９８には，抵抗測定用端子５
８，５９が形成されている。抵抗測定用端子５８，５９
は，内層パターン５１，５２及びビアホール９０〜９３
を介して，抵抗体３と電気的に接続している。
【００１０】次に，上記抵抗体付きセラミックス回路基
板の製造方法について説明する。まず，セラミックス基
板９８形成用のグリーンシートにビアホール９０〜９３
を穿設し，該ビアホール内にスクリーン印刷により導体
５を充填する。また，セラミックス基板９９形成用のグ
リーンシートの表面側に内層パターン５１，５２を印刷
する。
板の製造方法について説明する。まず，セラミックス基
板９８形成用のグリーンシートにビアホール９０〜９３
を穿設し，該ビアホール内にスクリーン印刷により導体
５を充填する。また，セラミックス基板９９形成用のグ
リーンシートの表面側に内層パターン５１，５２を印刷
する。
【００１１】次に，セラミックス基板９９形成用のグリ
ーンシートの上にセラミックス基板９８形成用のグリー
ンシートを積層し，熱圧着した後，最高９００℃にて２
０分間焼成する。その後，抵抗体３をビアホール９０，
９１の真上にスクリーン印刷により印刷し，８５０℃で
１０分間焼成する。これにより，上記抵抗体付きセラミ
ックス回路基板９が得られる。
ーンシートの上にセラミックス基板９８形成用のグリー
ンシートを積層し，熱圧着した後，最高９００℃にて２
０分間焼成する。その後，抵抗体３をビアホール９０，
９１の真上にスクリーン印刷により印刷し，８５０℃で
１０分間焼成する。これにより，上記抵抗体付きセラミ
ックス回路基板９が得られる。
【００１２】抵抗体３としては，ＣａＯ−Ａｌ2 Ｏ3 ─
ＳｉＯ2 ─Ｂ2 Ｏ3 系ガラス８０ｗｔ％とＲｕＯ2 ２０
ｗｔ％との混合物に有機ビヒクルを加えた抵抗ペースト
を用いる。セラミックス基板９８，９９は，ＣａＯ−Ａ
ｌ2 Ｏ3 ─ＳｉＯ2 ─Ｂ2 Ｏ3 系ガラス６０ｗｔ％とア
ルミナ４０ｗｔ％とよりなるグリーンシートを１０００
℃以下の低温で焼結した低温焼成基板である。導体５と
しては，Ａｇ７７ｗｔ％とＰｄ１８ｗｔ％とＰｂＯ−Ｓ
ｉＯ2 ─Ｂ2Ｏ3 系ガラス５ｗｔ％とからなる混合物に
有機ビヒクルを加えた導体ペーストを用いる。
ＳｉＯ2 ─Ｂ2 Ｏ3 系ガラス８０ｗｔ％とＲｕＯ2 ２０
ｗｔ％との混合物に有機ビヒクルを加えた抵抗ペースト
を用いる。セラミックス基板９８，９９は，ＣａＯ−Ａ
ｌ2 Ｏ3 ─ＳｉＯ2 ─Ｂ2 Ｏ3 系ガラス６０ｗｔ％とア
ルミナ４０ｗｔ％とよりなるグリーンシートを１０００
℃以下の低温で焼結した低温焼成基板である。導体５と
しては，Ａｇ７７ｗｔ％とＰｄ１８ｗｔ％とＰｂＯ−Ｓ
ｉＯ2 ─Ｂ2Ｏ3 系ガラス５ｗｔ％とからなる混合物に
有機ビヒクルを加えた導体ペーストを用いる。
【００１３】次に，本例の作用効果につき説明する。本
例の抵抗体付きセラミックス回路基板９においては，抵
抗体３がビアホール９０，９１の真上に形成され，かつ
該ビアホール９０，９１内の導体５と直接接続されてい
るので，従来のごとく電極を設ける必要がない。そのた
め，抵抗体３の配置に必要な占有面積は，抵抗体３自身
の面積のみとなる。それ故，より多くの抵抗体更には他
の電子部品の配置が可能となり，高密度実装化，又は小
型化を図ることができる。
例の抵抗体付きセラミックス回路基板９においては，抵
抗体３がビアホール９０，９１の真上に形成され，かつ
該ビアホール９０，９１内の導体５と直接接続されてい
るので，従来のごとく電極を設ける必要がない。そのた
め，抵抗体３の配置に必要な占有面積は，抵抗体３自身
の面積のみとなる。それ故，より多くの抵抗体更には他
の電子部品の配置が可能となり，高密度実装化，又は小
型化を図ることができる。
【００１４】実施例２ 本例の抵抗体付きセラミックス回路基板は，ビアホール
の口径Ｒが０．１ｍｍである（図２参照）。抵抗体３
は，縦Ａ０．７ｍｍ，横Ｂ１．１ｍｍであり，その占有
面積は０．７７ｍｍ2 （Ａ×Ｂ）である。ビアホール９
０，９１の距離Ｃは０．７ｍｍであり，実施例１の抵抗
体の抵抗値と同じである。その他は，実施例１と同様で
ある。本例においても，実施例１と同様の効果を得るこ
とができる。
の口径Ｒが０．１ｍｍである（図２参照）。抵抗体３
は，縦Ａ０．７ｍｍ，横Ｂ１．１ｍｍであり，その占有
面積は０．７７ｍｍ2 （Ａ×Ｂ）である。ビアホール９
０，９１の距離Ｃは０．７ｍｍであり，実施例１の抵抗
体の抵抗値と同じである。その他は，実施例１と同様で
ある。本例においても，実施例１と同様の効果を得るこ
とができる。
【００１５】実験例 本例においては，抵抗体の配置に必要な占有面積につい
て比較調査を行った。比較例１として，図３に示すごと
く，従来のごとくまずセラミックス基板９８に実施例１
と同様にビアホール９０，９１を設け，その中に導体５
を充填し，次いで該導体５の上に縦Ｄ１．２ｍｍ，横Ｅ
０．４ｍｍの電極５３，５４を間隔Ｆ０．７ｍｍを置い
て設けた。該電極５３，５４の一端は，口径Ｒ０．２ｍ
ｍのビアホール９０，９１と接続している。ビアホール
９０，９１の距離Ｃは０．９ｍｍである。電極５３，５
４の間には，縦Ａ０．７ｍｍ，横Ｂ１．３ｍｍの抵抗体
３を設けた。該抵抗体３は，実施例１の抵抗体と同じ抵
抗値である。
て比較調査を行った。比較例１として，図３に示すごと
く，従来のごとくまずセラミックス基板９８に実施例１
と同様にビアホール９０，９１を設け，その中に導体５
を充填し，次いで該導体５の上に縦Ｄ１．２ｍｍ，横Ｅ
０．４ｍｍの電極５３，５４を間隔Ｆ０．７ｍｍを置い
て設けた。該電極５３，５４の一端は，口径Ｒ０．２ｍ
ｍのビアホール９０，９１と接続している。ビアホール
９０，９１の距離Ｃは０．９ｍｍである。電極５３，５
４の間には，縦Ａ０．７ｍｍ，横Ｂ１．３ｍｍの抵抗体
３を設けた。該抵抗体３は，実施例１の抵抗体と同じ抵
抗値である。
【００１６】上記抵抗体３の配置のための占有面積は
１．８０ｍｍ2 （Ｄ×（Ｆ＋Ｅ×２））である。尚，電
極５３，５４は，Ａｇ８０ｗｔ％とＰｄ２０ｗｔ％とを
ペースト状にしたものを用いる。その他は実施例１と同
様である。
１．８０ｍｍ2 （Ｄ×（Ｆ＋Ｅ×２））である。尚，電
極５３，５４は，Ａｇ８０ｗｔ％とＰｄ２０ｗｔ％とを
ペースト状にしたものを用いる。その他は実施例１と同
様である。
【００１７】また，比較例２として，口径Ｒ０．１ｍｍ
のビアホール９０，９１の上には縦Ｄ１．１ｍｍ，横Ｅ
０．３ｍｍの電極５３，５４を設け，該電極５３，５４
の上には，実施例２で用いた低抗体３を設けたことが比
較例１と異なる抵抗体付きセラミックス回路基板を作製
した。
のビアホール９０，９１の上には縦Ｄ１．１ｍｍ，横Ｅ
０．３ｍｍの電極５３，５４を設け，該電極５３，５４
の上には，実施例２で用いた低抗体３を設けたことが比
較例１と異なる抵抗体付きセラミックス回路基板を作製
した。
【００１８】上記抵抗体３の占有面積は１．４３ｍｍ2
（Ｄ×（Ｆ＋Ｅ×２））である。上記のごとく，抵抗体
の配置に必要な占有面積は，従来例の比較例１，２が
１．８０ｍｍ2 ，１．４３ｍｍ2 であるのに比して，実
施例１，２は，０．９１ｍｍ2 ，０．７７ｍｍ2 であ
り，実施例１，２にかかる抵抗体占有面積が小さいこと
がわかる。
（Ｄ×（Ｆ＋Ｅ×２））である。上記のごとく，抵抗体
の配置に必要な占有面積は，従来例の比較例１，２が
１．８０ｍｍ2 ，１．４３ｍｍ2 であるのに比して，実
施例１，２は，０．９１ｍｍ2 ，０．７７ｍｍ2 であ
り，実施例１，２にかかる抵抗体占有面積が小さいこと
がわかる。
【図１】実施例１の抵抗体付きセラミックス回路基板の
断面図。
断面図。
【図２】実施例１の抵抗体付きセラミックス回路基板の
要部拡大平面図。
要部拡大平面図。
【図３】比較例１の抵抗体付きセラミックス回路基板の
要部拡大平面図。
要部拡大平面図。
【図４】従来例の抵抗体付きセラミックス回路基板の断
面図。
面図。
【図５】従来例の抵抗体付きセラミックス回路基板の平
面図。
面図。
３．．．抵抗体， ５．．．導体， ９０〜９３．．．ビアホール， ９８，９９．．．セラミックス基板， ９．．．抵抗体付きセラミックス回路基板，
Claims (1)
- 【請求項１】 セラミックス基板と，該セラミックス基
板の表面に形成された抵抗体と，上記セラミックス基板
に穿設されたビアホールとよりなり， 上記抵抗体はビアホールの真上に形成され該ビアホール
内の導体と直接接続されていることを特徴とする抵抗体
付きセラミックス回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4250663A JPH0677660A (ja) | 1992-08-26 | 1992-08-26 | 抵抗体付きセラミックス回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4250663A JPH0677660A (ja) | 1992-08-26 | 1992-08-26 | 抵抗体付きセラミックス回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677660A true JPH0677660A (ja) | 1994-03-18 |
Family
ID=17211200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4250663A Pending JPH0677660A (ja) | 1992-08-26 | 1992-08-26 | 抵抗体付きセラミックス回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677660A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201286B1 (en) | 1997-08-05 | 2001-03-13 | Denso Corporation | Multilayer wiring substrate for hybrid integrated circuit and method for manufacturing the same |
| US8193898B2 (en) | 2007-03-02 | 2012-06-05 | Koa Kabushiki Kaisha | Laminated body and manufacturing method thereof |
-
1992
- 1992-08-26 JP JP4250663A patent/JPH0677660A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201286B1 (en) | 1997-08-05 | 2001-03-13 | Denso Corporation | Multilayer wiring substrate for hybrid integrated circuit and method for manufacturing the same |
| US6458670B2 (en) | 1997-08-05 | 2002-10-01 | Denso Corporation | Method of manufacturing a circuit substrate |
| US8193898B2 (en) | 2007-03-02 | 2012-06-05 | Koa Kabushiki Kaisha | Laminated body and manufacturing method thereof |
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