JP2001189550A

JP2001189550A - 回路基板

Info

Publication number: JP2001189550A
Application number: JP37258299A
Authority: JP
Inventors: Akihiro Sakanoue; 聡浩坂ノ上
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1999-12-28
Filing date: 1999-12-28
Publication date: 2001-07-10

Abstract

(57)【要約】【課題】本発明は、回路基板側の所定配線（ビアホー
ル導体）とＩＣチップとの接続信頼性を向上し、高密度
で実装可能な回路基板を提供する。【解決手段】本発明は、内部に配線導体３が形成され、
表面に導出されたビアホール導体７を有する多層セラミ
ック基板１上に、該ビアホール導体７の表面導出部分に
接続するバンプ６を有する電子部品素子５を搭載して成
る回路基板において、前記ビアホール導体７の表面導出
部分は、多層セラミック基板１の基板の表面から２０μ
ｍ以下の凹み７１を有している回路基板である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バンプを形成した
ＩＣチップなどの電子部品素子を搭載した回路基板に関
するものである。

【０００２】

【従来の技術】近年、回路部品の小型化に伴い、実装面
に多数の出力電極パッド（ピン）を有するＩＣチップや
機能素子の実装を行い、また、回路基板の表面パターン
形状、寸法も、高密度の精度が要求されている。

【０００３】ＩＣチップや表面実装型能動素子は、多層
セラミック基板と接続する下面側に複数の出力電極を配
置し、ボール状のバンプを形成していた。また、回路基
板において、表面配線パターンである電極パッドの形
状、間隔が狭くしなる。例えば、パッド間隔は数１００
μｍから１５０μｍと極小化の一途を辿っている。

【０００４】しかし、表面配線パターンである電極パッ
ドでは、その製造工程上の精度などの制約があった。例
えば、製造工程上の精度とは、電極パッドを形成する導
電性ペーストの印刷の精度を意味し、パッド間隔を例え
ば１５０μｍで形成することが非常に困難である。

【０００５】また、構造上の制約とは、電極パッドの間
隔を狭くするために、多層セラミック基板の表面に導出
するビアホール導体の近傍に電極パッドを形成していた
が、このためにはビアホールランド電極が必要となる。
即ち、基板の表面にビアホール導体の径よりも大きなラ
ンド電極が必要となり、多層セラミック基板の表面の高
密度化が困難であった。

【０００６】そこで、ビアホール導体を多層セラミック
基板の表面に、突起するように形成して、突起状のビア
ホール導体を直接ＩＣチップの下面の出力電極に接続す
ることが提案されている。

【０００７】また、多層セラミック基板の表面層に、導
電性材料を充填しない貫通孔を残存さて、この貫通孔に
金属ボールを配置していた。そして、このボールを介し
てＩＣチップと接続する構造も提案されている。

【０００８】

【発明が解決しようとする課題】しかし、多層セラミッ
ク基板にバンプを形成しておき、ＩＣチップを接続する
場合には、多層セラミック基板側のバンプとＩＣチップ
の出力電極との位置決めが重要になる。即ち、ＩＣチッ
プのマウンタ（搭載）機の精度が、そのままに接続精度
に影響してしまう。また、ＩＣチップにバンプを形成し
ておき、多層セラミック基板の電極パッドに接続する場
合でも、ＩＣチップのマウンタ（搭載）機の精度が、そ
のままに接続精度に影響してしまう。

【０００９】また、回路基板上のバンプと、ＩＣチップ
側のバンプ同士を接続する場合には、お互いに点接触と
なり、精密な実装精度が必要となる。

【００１０】特に、バンプ同士のピッチが１５０μｍ以
下の場合、１０〜２０μｍ以内の実装精度が要求され
る。しかし、いずれの場合にも、１０〜２０μｍ以内の
精度で確実に接続させるには非常に困難であった。

【００１１】本発明は上述の問題点に鑑みて案出された
ものであり、その目的は実装精度がバンプ径の半分程度
で実装可能となり、回路基板側の所定配線とＩＣチップ
との接続信頼性を向上し、高密度で実装可能な回路基板
を提供するものである。

【００１２】

【課題を解決するための手段】本発明は、内部に配線導
体が形成され、表面に導出されたビアホール導体を有す
る多層セラミック基板上に、前記ビアホール導体の表面
導出部分に接続するバンプを有する電子部品素子を搭載
して成る回路基板において、前記ビアホール導体の表面
導出部分は、多層セラミック基板の表面から２０μｍ以
下（０を含まない）の凹みを有していることを特徴とす
る回路基板である。

【００１３】また、前記ビアホール導体は、銀、銅、金
の少なくとも１種類の金属もしくはその合金からなる導
体材料、低融点ガラスフリット、有機ビヒクルとなり、
且つ固形成分比率が９０ｗｔ％以下の導電性ペーストを
用いて形成される回路基板である。

【００１４】

【作用】本発明では、多層セラミック回路基板の最上層
となる絶縁層に、内部導体を基板の表面に導出させるビ
アホール導体が形成されている。そして、ＩＣチップの
搭載領域に位置するビアホール導体の導出部分に、バン
プが被着されたＩＣチップを直接接合させている。即
ち、ＩＣチップの出力電極に形成されたバンプは、多層
セラミック基板のビアホール導体の導出部分に接続され
ることから、ビアホール導体の導出部分の周囲のランド
電極が不要となる。これにより、ビアホール導体のピッ
チ間を極小化することができる。

【００１５】また、ビアホール導体の導出部分が凹部で
いる。従って、ＩＣチップのバンプの一部は、このビア
ホール導体の窪んだ凹部で受けることになる。これよ
り、バンプ径の半分程度の位置決め精度で、ＩＣチップ
を搭載しても、バンプの曲面と、凹部の周囲の多層セラ
ミック基板のエッヂとによって、自動的に位置決め補正
（セルフアライメント）がされることになる。これによ
り、比較的精度の低いマウンタを用いても、高い接続信
頼性を得ることができる。

【００１６】ビアホール導体は、貴金属導体材料、低融
点ガラスフリット、有機ビヒクルからなる導電性ペース
トによって形成されている。即ち、多層セラミック回路
基板の焼成（脱バイ処理）により、ビアホール導体の体
積が減少し、これにより、ビアホール導体の導出部分
を、多層セラミック基板の表面凹ませて形成することが
できる。

【００１７】以上のように、多層セラミック回路基板の
ビアホール導体の周囲には、ランド電極が形成されてい
ないこと、表面導体に占める実装のための配線の占有面
積を極小にすることができるなど、高密度の実装が可能
な回路基板となる。しかも、このような回路基板を、導
電性ペーストの成分の制御により、簡単に形成すること
ができる。

【００１８】このビアホール導体となる導電性ペースト
の固形分を全体の９０ｗｔ％以下とすることで、焼成過
程での導体の収縮率を大きくし、焼成後のビアホール導
体が基板表面から２０μｍ以下の凹部とすることが容易
に行える。

【００１９】この凹部の窪み２０μｍは、ビアホール導
体の径にも関係するが、高密度実装に適用したビアホー
ル導体のピッチである２５０μｍ程度であれば、ＩＣチ
ップ側に形成したバンプの下端部（突起）の一部を安定
的にを受けとめることができ、さらに、同時に、凹部内
でバンプとビアホール導体の導出部分をとの間で安定し
た導通が得られる。

【００２０】尚、凹部の窪み量が２０μｍを越えると、
安定した導通を達成するためには、ビアホール導体の径
を例えば１５０μｍ程度にしなければならない。このよ
うな大きな径のビアホール導体を形成するには、隣接し
あうビアホール導体のピッチを３００μｍ以上としなけ
ればならい。このようにビアホール導体のピッチが３０
０μｍ以上であると、ＩＣチップの高密度実装とはなら
ないものとなる。

【００２１】また、このビアホール導体となる導電性ペ
ーストの固形分を全体の９０ｗｔ％以上とすると、焼成
過程における基板とビアホール導体の収縮挙動の差によ
り、ビアホール導体の表面が基板の表面から突出してし
まう。

【００２２】

【発明の実施の形態】以下、本発明の回路基板を図面に
基づいて詳説する。

【００２３】図１は、本発明の回路基板の部分断面図で
ある。

【００２４】回路基板１０は、多層セラミック基板１、
表面配線層２、内部配線層３、ビアホール導体４、７を
有し、さらに、バンプ６が形成されたＩＣチップ５とか
ら構成されている。

【００２５】多層セラミック基板１は、例えば５つの絶
縁層１ａ〜１ｅが積層され、その層の層間に、内部配線
層３が配置されている。また、絶縁層１ａ〜１ｅを貫く
ようにビアホール導体４が配置されている。そして、こ
の多層セラミック基板１の表面には、ＩＣチップ５が実
装されている。この多層セラミック基板１のＩＣチップ
５が実装されている領域において、この領域から導出さ
れるビアホール導体７は、多層セラミック基板の内部配
線層２とＩＣチップ５とを接続するため接続手段を構成
する。

【００２６】絶縁層１ａ〜１ｅは、ガラスセラミック材
料からなり、具体的には、ガラスセラミック材料とは、
例えば、結晶化ガラスと無機物フィラーからなる。

【００２７】無機物フィラーとしては、クリストバライ
ト、石英、コランダム（αアルミナ）、ムライト、ジル
コニア、コージェライト等が例示でき、１種または複数
種類を含むものであり、総称してセラミック材料とい
う。このセラミック材料の平均粒径は１．０〜６．０μ
ｍが好ましい。

【００２８】結晶化ガラス材料は、複数の金属酸化物を
含むガラスフリットであり、８００〜１０００℃で焼成
した際に、コージェライト、ムライト、アノーサイト、
セルジアン、スピネル、ガーナイト、ウイレマイト、ド
ロマイト、ペタライト、オオスミライト及びその置換誘
導体の結晶を少なくとも１種析出するものがあげられ、
この結晶化ガラス材料の平均粒径は、１．０〜５．０μ
ｍが好ましい。

【００２９】また、セラミック材料とガラス材料の構成
比率は、セラミック材料が１０ｗｔ％〜６０ｗｔ％、好
ましくは、３０ｗｔ％〜５０ｗｔ％、ガラス材料が９０
ｗｔ％〜４０ｗｔ％、好ましくは、７０ｗｔ％〜５０ｗ
ｔ％である。ここで、セラミック材料が１０ｗｔ％未
満、且つガラス材料が９０ｗｔ％を越えると絶縁層にガ
ラス質が過剰となり、絶縁層の強度が低下する傾向を示
す。また、セラミック材料が６０ｗｔ％を超え、且つガ
ラス材料が４０ｗｔ％未満となると、焼成後の基体緻密
性が損なわれる。

【００３０】具体的にはこれらの粉末と有機バインダ
ー、可塑剤と溶剤を混練しスラリー化したものを、ドク
ターブレード法や引き上げ法でグリーンシートに形成
し、このグリーンシート上に、ビアホール導体４、７を
含む内部導体３となる導体膜を形成する。または、この
スラリーを用いて、印刷・塗布、乾燥を順次繰り返して
積層体を作成する。

【００３１】絶縁層１ａ〜１ｅは、１層あたり５０〜３
００μｍ程度の厚みを有し、その厚み方向にビアホール
導体４、（絶縁層１ａの一部には、ビアホール導体７）
が形成されている。また、絶縁層１ａ〜１ｅの層間に
は、所定回路網を構成する内部配線層３が形成されてい
る。

【００３２】内部配線層３、ビアホール導体４、７は、
Ａｇ、Ａｇ−Ｐｄ、Ｃｕなどを主成分とする導体材料に
より構成されている。内部配線層３、ビアホール導体
４、７は、Ａｇ、Ａｇ−Ｐｄ、Ｃｕなどを主成分とする
導体材料の粉末と、低融点ホウ珪酸ガラスから成るガラ
スフリットと、有機バインダー、有機溶剤からなる有機
ビヒクルとを均質混合した導電性ペーストを用いて形成
される。

【００３３】この積層体基板１の表面に、Ａｇ、Ｃｕな
どを主成分（Ａｇ単体またはＡｇ−Ｐｄ、Ａｇ−Ｐｔな
どのＡｇ合金、Ｃｕ単体またはＣｕ合金）とする導体材
料から成る表面配線層２が配置されている。この表面配
線層２は、ビアホール導体４を介して内部配線層３と電
気的に接続し所定回路網を構成するとともに、厚膜抵抗
体膜が接合される電極部、外部回路や実装部品と接続す
る接続端子などとなる。

【００３４】上述の回路基板１０の製造方法を説明す
る。

【００３５】まず、絶縁層１ａ〜１ｅとなるグリーンシ
ートを作成する。例えば、グリーンシートは、例えば、
セラミック粉末の無機物フィラーと、結晶化ガラス材料
と、例えばアルキルメタクリレート等の有機バインダー
と、例えばＤＢＰ等の可塑剤と、例えばトルエン等の有
機溶剤とを混合し、ボールミルで４８時間混練してスラ
リーを作成する。

【００３６】このスラリーをドクターブレード法や引き
上げ法を用いて、例えば１００μｍなどにテープ成型
し、所定寸法に切断してグリーンシートを作成する。

【００３７】次に、所定グリーンシート、例えば絶縁層
１ｂ〜１ｅとなるグリーンシートには、ビアホール導体
４となる貫通孔を形成し、この貫通孔にビアホール導体
４となる導体を導電性ペーストの充填により形成する。
また、このグリーンシート上に内部配線層３となる導体
膜を導電性ペーストの印刷により形成する。

【００３８】また、絶縁層１ａとなるグリーンシートに
は、ビアホール導体４、７となる貫通孔を形成し、この
貫通孔にビアホール導体４、７となる導体を導電性ペー
ストの充填により形成する。また、このグリーンシート
上に必要に応じて、表面配線層２となる導体膜を導電性
ペーストの印刷により形成する。

【００３９】内部配線層３及びビアホール導体４、７を
形成する導電性ペーストは、例えば、所定量のＡｇ粉末
等の金属粉末と、必要に応じて例えば所定量のホウケイ
酸系低融点ガラスと、例えばエチルセルロース等の有機
バインダーと、例えば２．２．４−トリメチル−１．３
−ペンタジオールモノイソブチレート等の有機溶剤を混
合し、３本ロールミルで混練して作成する。ここで、少
なくともビアホール導体７となる導電性ペーストは、導
電性ペーストの有機ビヒクルを増量して配合する。尚、
この導電性ペーストは、固形成分（金属粉末、ガラスフ
リット）が全導電性ペーストの成分に対して、９０ｗｔ
％以下、好ましくは８５ｗｔ％以下となるように配合す
る。

【００４０】固形成分の比率が、９０ｗｔ％を越える
と、焼結における収縮量が、多層セラミック基板１の材
料であるガラス、セラミック材料の収縮量に比べ少なく
なり、ビアホール導体７が基板の表面から１０μｍ程度
突起してしまう。このように、ビアホール導体の導出部
分が突起してしまうと、ＩＣチップ５側のバンプとが当
接しあうことになり、ＩＣチップ５を搭載した直後、ず
れ易くなり、実装信頼性が低下する。

【００４１】固形成分比、全導電性ペーストの９０ｗｔ
％以下、好ましくは８５ｗｔ％以下の場合、多層セラミ
ック基板１の表面から１０〜２０μｍ窪んだ凹部７１を
有するビアホール導体７を、後述の焼成処理後、簡単に
形成できる。

【００４２】このよう内部配線層３、ビアホール導体
４、７となる導体、導体膜が形成されたグリーンシート
を、多層セラミック基板１の積層順序に応じて積層し
て、未焼成状態の積層体を形成する。

【００４３】その後、未焼成状態の積層体を一体的に８
００〜１０５０℃の比較的低温で焼成する。この焼成に
おける脱バインダ過程は概ね６００℃以下の温度領域で
あり、絶縁層１ａ〜１ｅ及びビアホール導体４、７とな
る導体や内部配線層３となる導体膜に含まれている有機
ビヒクルを焼失する過程である。尚、焼成条件は、例え
ば、ピーク温度８００〜１０５０℃、例えば９５０℃３
０分の大気雰囲気、または、中性雰囲気である。

【００４４】そして、焼成された多層セラミック基板１
の表面に、Ａｇ、Ｃｕなどを主成分（Ａｇ単体またはＡ
ｇ−Ｐｄ、Ａｇ−ＰｔなどのＡｇ合金、Ｃｕ単体または
Ｃｕ合金）とする導体材料から成る表面配線層２が形成
される。この表面配線層２は焼成状態の多層セラミック
基板１上に、表面配線層２となる導電性ペーストを印刷
し、焼き付けすることにより形成される。この表面配線
層２は、ビアホール導体４を介して内部配線層３と電気
的に接続し所定回路網を構成するとともに、外部回路や
実装部品と接続する接続端子などとなる。また、ＩＣチ
ップ５の実装領域に存在するビアホール導体７の基板表
面側は、ＩＣチップ５のバンプ６と接続するためのもの
であり、その表面は、多層セラミック基板１の表面から
窪んでいる。そして、表層配線２などとの接続は避けら
れている。尚、表面配線層２は、上述の金属材料に、必
要に応じてガラス成分などが含有されている。ここで、
表面導体層２を形成する導電性ペーストは、例えば、金
属成分中９９ｗｔ％以上のＡｇ粉末と、１ｗｔ％以下の
Ｐｔ粉末と、必要に応じて例えば所定量のホウケイ酸系
低融点ガラスや酸化物と、例えばエチルセルロース等の
有機バインダーと、例えば２．２．４−トリメチル−
１．３−ペンタジオールモノイソブチレート等の有機溶
剤を混合し、３本ロールミルで混練して作成する。

【００４５】尚、各導電性ペーストにおいで、金属成分
はＡｇ−Ｐｔだけではなく、Ａｇ−Ｐｄ等のＡｇ合金や
Ａｕ、Ｃｕやその合金を用いても構わない。

【００４６】その後、焼成された積層体に、必要に応じ
て、表面配線層２に接続するように厚膜抵抗体膜などを
形成し、また、表面配線層２に表面実装される電子部品
をはんだ付けで実装する。

【００４７】また、バンプ６を形成したＩＣチップ５
を、多層セラミック基板１の表面側が窪んだビアホール
導体７に接続するように実装する。

【００４８】尚、上述の製造方法では、表面配線層２
は、所定焼成処理した多層セラミック基板１に焼き付け
処理して形成したが、グリーンシートの表面に表面配線
層２となる導体膜を導電性ペーストのスクリーン印刷で
形成しておき、または、未焼成時状態のグリーンシート
積層体の表面に導電性ペーストのスクリーン印刷で形成
しておき、焼成処理で、基板材料、内部配線層３、ビア
ホール導体４、５及び表面配線素子２を同時焼成しても
よい。

【００４９】また、ビアホール導体７の形成に関して、
絶縁層１ａとなるグリーンシートの貫通孔に導電性ペー
ストを充填印刷する場合、このグリーンシートの裏面側
表面から充填印刷すれば、基板１の表面には、ビアホー
ル導体７の周囲にランド電極が形成されることがないた
め、ビアホール導体７間のピッチを極小化することがで
き、高密度実装化に非常に有利である。

【００５０】尚、上述の製造方法では、グリーンシート
を利用した多層方法であるが、絶縁層となるスラリーや
内部配線層３を順次印刷した印刷多層を行ってもよい。
この時、スラリーに光硬化可能なモノマーを添加してお
き、グリーンシート、または、塗布印刷した塗布膜を選
択的な露光・現像処理しても構わない。

【００５１】また、未焼成状態の積層体を複数の基板が
抽出できるような形状としておき、焼成前に必要に応じ
て分割溝を形成し、焼成後個々の多層セラミック基板に
分割しても構わない。

【００５２】本発明の多層セラミック回路基板では、ビ
アホール導体７の多層セラミック基板１の表面側にバン
プ６が被着されたＩＣチップ５が実装されている。具体
的には、ビアホール導体７の表面、即ち、回路基板１０
の表面から２０μｍ以下程度に窪んだ凹部７１に、その
バンプ６の下先端部の一部が嵌合されるように配置され
る。

【００５３】即ち、ＩＣチップ５の実装位置が、バンプ
６の直径の半分程度の位置ずれが発生したとしても、バ
ンプ６の下側の曲面が、凹部７１の周囲の多層セラミッ
ク基板１に当接し、その凹部７１内にバンプ６が嵌合さ
れるように、自己位置補正が達成できる。

【００５４】例えは、ビアホール導体７のピッチ間の距
離を、高密度化を対応させて，２５０μｍとした場合、
ビアホール導体７の導出部分の凹部７１の開口径（ビア
ホール導体７の開口径）が１１０μｍが適切である。こ
れは、ビアホール導体７の体積（熱膨張による応力に関
係）と隣接するビアホール導体７との間の強度（ピッチ
間の距離に関係）との関係によるものである。この時の
凹部７１の窪みに嵌合されるバンプ６の先端部の寸法が
２０μｍ程度となる。即ち、窪み量ｄが少なくとも２０
μｍ以下の凹部７１であれば、安定した導通が可能とな
る。

【００５５】また、ビアホール導体７には、導出部分の
周囲にランド電極を有さない。これにより、その間隔が
極小化できる。

【００５６】例えば、隣接するビアホール導体７のピッ
チを１００μｍ程度にまで小さくできる。即ち、ＩＣチ
ップ５の出力電極５１のピッチも、これと同様の寸法に
まで小さくできる。例えば、この時のビアホール導体７
の導出部分の凹部７１の開口径（ビアホール導体７の開
口径）が４５μｍ、凹部７１の窪みに嵌合されるバンプ
６の先端部の寸法が８μｍ程度となる。即ち、窪み量ｄ
が少なくとも８μｍ以下、例えば５μｍの凹部７１であ
れば、安定した導通が可能となる。

【００５７】以上のように、隣接するビアホール導体７
のピッチをＰとすると、適切なビアホール導体７の直径
は（４×Ｐ）／９が適当であり、さらに、安定導通に必
要な凹部７１の窪み量ｄは、（Ｐ×５^1/2）／９より浅
いことが重要となる。

【００５８】これより、ビアホール導体７とＩＣチップ
５のバンプ６との安定的な導通、自己位置補正及び小型
でＩＣチップ５の高密度実装が可能な回路基板となる。

【００５９】

【発明の効果】本発明によれば、バンプを形成したＩＣ
チップを、表面が回路基板よりも凹んだビアホール導体
に直接接続でき、しかも、自己位置補正により信頼性良
く実装できる電子回路部品となる。しかも、このビアホ
ール導体の周囲には、実質的ランド電極を有さないた
め、表面配線の規制を受けることがなく、また、自己位
置補正が達成できるため、実装精度の高いマウンタを用
いる必要がない回路基板となる。

【００６０】しかも、ＩＣチップと接続するビアホール
導体となる導電性ペーストの成分の制御により、簡単
に、その表面の窪みを有するビアホール導体を簡単に形
成できる。

【図面の簡単な説明】

【図１】本発明に係る回路基板の断面図である。

【図２】本発明に係る回路基板の拡大部分の断面図であ
る。

【符号の説明】

１０・・・・回路基板１・・・・多層セラミック基板１ａ〜１ｅ・・・絶縁層２・・・・・・表面配線層３・・・・・内部配線層４・・・・・ビアホール導体７・・・・・ビアホール導体５・・・・・ＩＣチップ６・・・・・バンプ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5E317 AA04 AA24 BB04 BB12 BB14 BB18 BB25 CC25 CD21 CD27 CD34 GG07 GG14 5E319 AA03 AB05 AC01 AC11 BB01 BB04 BB05 CC33 CD29 GG01 5E346 AA12 AA15 AA38 AA43 BB16 CC18 CC32 CC38 CC39 DD02 DD13 DD34 EE24 FF18 FF45 GG06 HH25

Claims

【特許請求の範囲】

【請求項１】内部に配線導体が形成され、表面に導出
されたビアホール導体を有する多層セラミック基板上
に、前記ビアホール導体の表面導出部分に接続するバン
プを有する電子部品素子を搭載して成る回路基板におい
て、前記ビアホール導体の表面導出部分は、多層セラミック
基板の表面から２０μｍ以下（０は含まない）の凹みを
有していることを特徴とする回路基板。
【請求項２】前記ビアホール導体は、銀、銅、金の少
なくとも１種類の金属もしくはその合金からなる導体材
料、低融点ガラスフリット、有機ビヒクルとなり、且つ
固形成分比率が９０ｗｔ％以下の導電性ペーストを用い
て形成されることを特徴とする請求項１に記載の回路基
板。