JP3331083B2 - 低温焼成セラミック回路基板 - Google Patents
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Description
温焼成セラミックと同時焼成して成る低温焼成セラミッ
ク回路基板に関するものである。
電気的特性に優れているが、融点がアルミナ基板等の一
般的なセラミック基板の焼成温度(1600℃前後)よ
りも低いため、アルミナ基板等にはAg系の配線導体を
使用できない。このため、アルミナ基板等では配線導体
として高融点のWやMoを用いているが、これらの高融
点金属は導通抵抗が大きく、しかも、酸化防止のために
還元雰囲気中で高温焼成しなければならないという欠点
がある。
9号公報に示すように、Ag系導体の融点以下の温度
(800〜1000℃)の空気中で焼成できる低温焼成
セラミック基板を開発し、この低温焼成セラミック基板
にAg系の配線導体を同時焼成するようにしている。こ
の場合、Ag系導体は特定条件下でマイグレーションを
生じるため、耐マイグレーション性が要求される基板表
面の電極部等には、耐マイグレーション性に優れたAu
系導体をAg系導体上に成膜する必要がある。この際、
Ag系導体上に直接Au系導体を接合させて焼成する
と、カーケンドール効果によりAg原子がAu系導体中
に拡散して接合界面に多数の空孔が発生し、接合部の信
頼性を低下させてしまう。
−69319号公報に示すように、Ag系導体とAu系
導体との間にNi,Cr,Ti等の中間金属層をメッ
キ,スパッタ等により形成し、Ag原子がAu系導体中
に拡散することを中間金属層により防いで、接合部の信
頼性を向上させるようにしている。
導体とAu系導体との間にNi,Cr,Ti等の中間金
属層を介在させる構成とすると、中間金属層をコストの
かかるメッキ,スパッタにより形成しなければならず、
コスト高になってしまう。そこで、中間金属層を厚膜印
刷法で形成することも考えられるが、Niの焼成は酸化
防止のためにN2雰囲気中で行う必要があり、やはりコ
スト高になってしまう。
焼成した後、抵抗等の他の回路素子を形成するために、
800〜900℃程度の焼成を繰り返し行うと、Ag−
Au接合部に断線等が生じることがあり、Ag−Au接
合部の信頼性にも今一歩の向上が望まれていた。
たものであり、従ってその目的は、製造のプロセスを簡
単化して低コスト化を実現できると共に、Ag−Au接
合部の信頼性も向上することができる低温焼成セラミッ
ク回路基板を提供することにある。
に、本発明の低温焼成セラミック回路基板は、Ag系の
配線導体を低温焼成セラミックと800〜1000℃で
同時焼成したものであって、前記Ag系の配線導体にA
g/Pd層を介してAu系の配線導体を成膜し、前記A
g/Pd層をAg70〜95重量部、Pd5〜30重量
部よりなる金属成分を100重量部、ホウケイ酸鉛系ガ
ラス2〜10重量部及び有機ビヒクルを含む厚膜ペース
トを焼成して形成した構成となっている(請求項1)。
この場合、低温焼成セラミックは、CaO−SiO2 −
Al2 O3 −B2 O3系ガラス粉末とAl2 O3 粉末と
の混合物を用いると良い(請求項2)。更に、Ag/P
d層の表面全体をAu系の配線導体で覆った構成として
も良い(請求項3)。
g/Pd層を厚膜法で成膜し、このAg/Pd層にAu
系の配線導体を成膜する。この際、中間層となるAg/
Pd層は、焼成雰囲気と焼成温度をAg系の配線導体や
Au系の配線導体と一致させることができるため、これ
らを同時焼成することができる。しかも、後述する表1
及び表2の試験結果から明らかなように、Ag/Pd層
を形成する厚膜ペーストの組成を、Ag70〜95重量
部、Pd5〜30重量部よりなる金属成分を100重量
部、ホウケイ酸鉛系ガラス2〜10重量部に設定すれ
ば、繰り返し焼成に対するAg−Au接合部の不良発生
率がほぼ0であり、高い信頼性を確保できる。ここで、
Ag/Pdペーストに混合するホウケイ酸鉛系ガラス
は、2重量部より少ないと、Ag−Auの接合が弱くな
り、逆に、10重量部より多いと、繰り返し焼成により
断線するおそれがある。
−SiO2 −Al2 O3 −B2 O3系ガラス粉末とAl
2 O3 粉末との混合物を用いると、焼成過程においてア
ノーサイト若しくはアノーサイト+ケイ酸カルシウムの
部分結晶化を起こさせて、酸化雰囲気(空気)中で80
0〜1000℃の低温焼成を可能にするだけでなく、焼
成過程における微細パターンのずれを上述した部分結晶
化により抑えながら、焼成時間の短時間化が可能とな
る。
ラミック回路基板の構成を図1に基づいて説明する。セ
ラミック基板11は、後述する組成の低温焼成用のグリ
ーンシート12を複数枚積層して焼成して一体化したも
のである。各層のグリーンシート12の所定位置には、
0.05〜1.00mmφ程度のビアホール13が打ち
抜き形成され、層間を電気的に接続できるように、各ビ
アホール13にAg系導体ペースト(ビア)14が充填
されている。更に、表層を除く各層のグリーンシート1
2の表面には、ビア14と同じAg系導体ペーストで配
線パターン15がスクリーン印刷されている。これらA
g系導体のビア14と配線パターン15は、グリーンシ
ート12の積層体と同時焼成されている。
したビア14には、後述する組成のAg/Pd層16が
厚膜法により成膜され、このAg/Pd層16上にAu
系の配線導体17が厚膜法により成膜されている。これ
らAg/Pd層16とAu系の配線導体17は、焼成後
の基板11の表面に同時焼成されている。Au系の配線
導体17上には、半導体チップ18がダイボンディング
され、この半導体チップ18上面の電極とAu系の配線
導体17とが金線等のボンディングワイヤ19で接続さ
れている。
基板の製造方法を説明する。まず、CaO18.2重量
%、Al2 O3 18.2重量%、SiO2 54.5重量
%及びB2 O3 9.1重量%を含む混合物を1450℃
で溶融してガラス化した後、水中で急冷し、これを粉砕
して平均粒径が3〜3.5μmのCaO−SiO2 −A
l2 O3 −B2 O3 系ガラス粉末を作製する。このガラ
ス粉末60重量%と平均粒径1.2μmのアルミナ粉末
40重量%とを混合したセラミック絶縁体用混合粉末に
溶剤(例えばトルエン、キシレン)、バインダー(例え
ばアクリル樹脂)及び可塑剤(例えばDOP)を加え、
充分混練して粘度2000〜40000cpsのスラリ
ーを作製し、通常のドクターブレード法を用いて厚み
0.4mmのグリーンシート12を作製する。
を用いて、このグリーンシート12を例えば30mm角
に切断すると共に、所定位置に例えば0.3mmφのビ
アホール13を打ち抜き形成する。予め、Ag粉末にバ
インダー(例えばエチルセルローズ)と溶剤(例えばテ
ルピオネール)を加え、これらを充分混練して作製した
Ag系導体ペースト14を上記ビアホール13に充填
し、同じAg系導体ペーストを使用して配線パターン1
5をスクリーン印刷する。同様の方法で、複数枚のグリ
ーンシート12にAg系導体の配線パターン15を順次
印刷し(但し表層のグリーンシート12にはAg系導体
の配線パターン15を印刷しない)、これら複数枚のグ
リーンシート12を積層し、この積層体を例えば80〜
150℃、50〜250kg/cm2 の条件で熱圧着し
て一体化する。次いで、この積層体を通常の電気式連続
ベルト炉を使用して、800〜1000℃(好ましくは
900℃)、20分ホールドの条件で酸化雰囲気(空
気)中で焼成して、セラミック基板11を作製する。こ
のセラミック基板11に同時焼成されたAg系導体(ビ
ア14と配線パターン15)の導通抵抗は2.4mΩ/
□と小さかった。
導体のビア14の露出部分に、Ag/Pd層16を形成
するために、下記の表1に示したAg/PdペーストN
o.1をスクリーン印刷して乾燥させる。
ン上に、Au系導体ペーストを使用してAu系導体の配
線パターン17をスクリーン印刷する。この後、850
℃、10分ホールドの条件で通常の電気式連続ベルト炉
を使用して酸化雰囲気(空気)中で焼成し、セラミック
基板11のAg系導体のビア14上にAg/Pd層16
(中間層)とAu系導体の配線パターン17とを同時焼
成する。
低温焼成セラミック回路基板のAg系導体のビア14と
Au系導体の配線パターン17との間の接合部(以下
「Ag−Au接合部」という)の信頼性を評価するため
に、この低温焼成セラミック回路基板(実施例1)を通
常のRuO2 系抵抗形成条件である900℃、10分ホ
ールドの条件で焼成を5回繰り返して行い、Ag−Au
接合部を含む配線部の断線等による不良率(=不良数/
テスト接合点数)をテストした。このテストに使用した
Ag/Pdペーストのサンプルは、表1のNo.1〜N
o.4の他、比較例として次の表2のNo.5〜No.
8のサンプルも使用した。
行った繰り返し焼成のテスト結果を次の表3に示す。
ラミック基板11のAg系導体のビア14上に、Ag/
Pd層16(中間層)とAu系導体の配線パターン17
とを同時焼成したものであるが、実施例2,3では、焼
成前のグリーンシート12表面に露出するAg系導体の
ビア14上に、表1に示したAg/PdペーストNo.
2を使用してAg/Pd層16のパターンをスクリーン
印刷すると共に、このAg/Pd層16の印刷パターン
上にAu系導体の配線パターン17をスクリーン印刷
し、これらAg/Pd層16とAu系導体の配線パター
ン17とをグリーンシート12の積層体の焼成と同時に
低温焼成する。
/PdペーストNo.5〜No.8を使用して実施例
2,3と同じ方法で焼成した例であり、比較例5は、A
g/Pd層16を省いて、Ag系導体のビア14上に直
接Au系導体の配線パターン17を成膜した例である。
ずれも、Ag−Au接合部10000点当りの不良数が
0であり、中間層であるAg/Pd層16によりAg−
Au接合部の信頼性が飛躍的に高められることが確かめ
られた。このようなAg−Au接合部の高信頼性を得る
ために必要なAg/Pd層16のペースト組成は、表1
から明らかなように、Ag70〜95重量部、Pd粉5
〜30重量部よりなる金属成分を100重量部、ホウケ
イ酸鉛系ガラス粉2〜10重量部及び有機ビヒクルを含
むと良い。この場合、Ag、Pd粉は粒径0.1〜10
μmの範囲内であれば使用可能であり、Ag/Pdの合
金粉体でも、個別のAg、Pd粉の混合粉体でも構わな
い。
O−SiO2 −B2 O3 系)のガラス粉末が好ましい。
ホウケイ酸鉛系ガラスは、PbO、SiO2 、B2 O3
を主成分とし、これらにAl2 O3 、ZrO2 、TiO
2 、、Ta2 O3 、CaO、ZnO、BaO等が耐水
性、熱膨張係数の変化を目的に添加されている。このホ
ウケイ酸鉛系ガラスの配合量は、2〜10重量部程度が
好ましい。このガラス粉末の量が2重量部より少ない
と、Ag−Auの接合が弱くなり、逆に、10重量部よ
り多いと、繰り返し焼成により断線するおそれがある。
セルロースが好ましく、溶剤はブチルカルビトール、ア
セテート又はテレピネオールが好ましいが、印刷可能な
バインダーであれば、他のバインダーでも構わない。
ーンシート12はCaO−SiO2−Al2 O3 −B2
O3 系ガラス粉末とAl2 O3 粉末との混合物を用いる
と良く、その好ましい組成は、CaO10〜55重量
%、SiO2 45〜70重量%、Al2 O3 0〜30重
量%、B2 O3 5〜20重量%よりなるガラス粉末35
〜50重量%と、Al2 O3 粉末50〜35重量%であ
る。このような組成のグリーンシート12を用いると、
焼成過程においてアノーサイト若しくはアノーサイト+
ケイ酸カルシウムの部分結晶化を起こさせて、酸化雰囲
気(空気)中で800〜1000℃の低温焼成を可能に
するだけでなく、焼成過程における微細パターンのずれ
を上述した部分結晶化により抑えることができて、ファ
インパターンの形成が容易である。また、焼成時に30
〜50℃/分という早いスピードで昇温しても、730
〜850℃までガラス層が全く軟化せず、収縮もしない
多孔質体を維持するため、クラックが入ったり、カーボ
ンをガラス層に封じ込めること無く、バインダーを容易
に除去でき、更に、800〜1000℃の焼成温度付近
で急速に収縮焼結するため、大型の緻密なセラミック基
板を短時間で焼成可能である。
板は、片面のみにAg/Pd層16を介してAu系導体
の配線パターン17を成膜しているが、基板両面にAg
/Pd層16を介してAu系導体の配線パターン17を
成膜するようにしても良い。その他、本発明は、グリー
ンシート12の積層枚数を変更しても良い等、要旨を逸
脱しない範囲で種々変更して実施できることは言うまで
もない。
のセラミック基板表面のAg系の配線導体に所定組成の
Ag/Pd層を介してAu系の配線導体を成膜するよう
にしたので、繰り返し焼成に対するAg−Au接合部の
不良発生がほとんどなく、極めて高い信頼性を確保でき
る。しかも、中間層となるAg/Pd層を厚膜法で成膜
できると共に、このAg/Pd層をAu系の配線導体と
共に低温の酸化雰囲気(空気)中で同時焼成することが
できるため、製造のプロセスを簡単化・短縮化すること
ができ、低コスト化の要求も満たすことができる。ま
た、従来のようにメッキ法で中間金属層を形成する場合
と異なり、接合部への湿分の侵入を招く洗浄工程を行わ
ずに済み、これも接合部の信頼性を高める効果がある。
−SiO2 −Al2 O3 −B2 O3系ガラス粉末とAl
2 O3 粉末との混合物を用いれば、焼成過程における部
分結晶化により、酸化雰囲気(空気)中で800〜10
00℃の低温焼成を行い得ると共に、焼成過程における
微細パターンのずれを上述した部分結晶化により抑えな
がら、焼成時間を短時間化することができる。
路基板の拡大縦断面図である。
ト、13…ビアホール、14…ビア(Ag系の配線導
体)、15…Ag系導体の配線パターン、16…Ag/
Pd層、17…Au系導体の配線パターン、18…半導
体チップ、19…ボンディングワイヤ。
Claims (3)
- 【請求項1】 Ag系の配線導体を低温焼成セラミック
と800〜1000℃で同時焼成して成る低温焼成セラ
ミック回路基板において、前記Ag系の配線導体にAg
/Pd層を介してAu系の配線導体が成膜され、前記A
g/Pd層は、Ag70〜95重量部、Pd5〜30重
量部よりなる金属成分を100重量部、ホウケイ酸鉛系
ガラス2〜10重量部及び有機ビヒクルを含む厚膜ペー
ストを焼成して成ることを特徴とする低温焼成セラミッ
ク回路基板。 - 【請求項2】 前記低温焼成セラミックは、CaO−S
iO2 −Al2 O3−B2 O3 系ガラス粉末とAl2 O
3 粉末との混合物より成ることを特徴とする請求項1に
記載の低温焼成セラミック回路基板。 - 【請求項3】 前記Ag/Pd層の表面全体が前記Au
系の配線導体で覆われていることを特徴とする請求項1
または2に記載の低温焼成セラミック回路基板。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04468495A JP3331083B2 (ja) | 1995-03-06 | 1995-03-06 | 低温焼成セラミック回路基板 |
US08/606,798 US5665459A (en) | 1995-03-06 | 1996-02-26 | Low-temperature fired ceramic circuit substrate and thick-film paste for use in fabrication thereof |
DE19608484A DE19608484B4 (de) | 1995-03-06 | 1996-03-05 | Bei niedriger Temperatur gebranntes Keramik-Schaltungssubstrat |
US08/816,032 US5879788A (en) | 1995-03-06 | 1997-03-11 | Low-temperature fired ceramic circuit substrate and thick-film paste for use in fabrication thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04468495A JP3331083B2 (ja) | 1995-03-06 | 1995-03-06 | 低温焼成セラミック回路基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08242062A JPH08242062A (ja) | 1996-09-17 |
JP3331083B2 true JP3331083B2 (ja) | 2002-10-07 |
Family
ID=12698267
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04468495A Expired - Lifetime JP3331083B2 (ja) | 1995-03-06 | 1995-03-06 | 低温焼成セラミック回路基板 |
Country Status (3)
Country | Link |
---|---|
US (2) | US5665459A (ja) |
JP (1) | JP3331083B2 (ja) |
DE (1) | DE19608484B4 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09246723A (ja) * | 1996-03-11 | 1997-09-19 | Sumitomo Kinzoku Electro Device:Kk | 低温焼成セラミック回路基板 |
US5855995A (en) * | 1997-02-21 | 1999-01-05 | Medtronic, Inc. | Ceramic substrate for implantable medical devices |
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JPH11160356A (ja) * | 1997-11-25 | 1999-06-18 | Matsushita Electric Ind Co Ltd | ウェハ一括型測定検査用プローブカードおよびセラミック多層配線基板ならびにそれらの製造方法 |
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JP4613103B2 (ja) * | 2005-06-14 | 2011-01-12 | アルプス電気株式会社 | 配線基板 |
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JP2015065344A (ja) * | 2013-09-25 | 2015-04-09 | 東芝ライテック株式会社 | 発光モジュールおよび照明装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
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US3891450A (en) * | 1971-07-02 | 1975-06-24 | Owens Illinois Inc | Solvents and vehicles for micro-circuitry pastes and pastes made therefrom |
JPS5729185U (ja) * | 1980-07-28 | 1982-02-16 | ||
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-
1995
- 1995-03-06 JP JP04468495A patent/JP3331083B2/ja not_active Expired - Lifetime
-
1996
- 1996-02-26 US US08/606,798 patent/US5665459A/en not_active Expired - Lifetime
- 1996-03-05 DE DE19608484A patent/DE19608484B4/de not_active Expired - Lifetime
-
1997
- 1997-03-11 US US08/816,032 patent/US5879788A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE19608484B4 (de) | 2004-07-08 |
US5879788A (en) | 1999-03-09 |
DE19608484A1 (de) | 1996-09-12 |
JPH08242062A (ja) | 1996-09-17 |
US5665459A (en) | 1997-09-09 |
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