JPH09246723A - 低温焼成セラミック回路基板 - Google Patents

低温焼成セラミック回路基板

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JPH09246723A
JPH09246723A JP8052759A JP5275996A JPH09246723A JP H09246723 A JPH09246723 A JP H09246723A JP 8052759 A JP8052759 A JP 8052759A JP 5275996 A JP5275996 A JP 5275996A JP H09246723 A JPH09246723 A JP H09246723A
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conductor
layer
intermediate metal
metal layer
wiring conductor
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JP8052759A
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English (en)
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Katsuya Kawakami
勝也 川上
Junzo Fukuda
順三 福田
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Sumitomo Metal SMI Electronics Device Inc
Original Assignee
Sumitomo Metal SMI Electronics Device Inc
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Publication date
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Abstract

(57)【要約】 【課題】 繰り返し焼成に対するAg−Au接合部の信
頼性を向上させる。 【解決手段】 各層の絶縁層(グリーンシート)12の
所定位置に形成されたスルーホール13には、Ag系内
層配線導体(ビア)14が充填され、表層を除く各層の
絶縁層12の表面に、Ag系導体のペーストで内層配線
導体15のパターンが印刷・焼成されている。セラミッ
ク基板11の表面上に露出したAg系内層配線導体(ビ
ア)14上には、Au/Ag系導体の厚膜ペーストで中
間金属層16が印刷・焼成され、この中間金属層16上
にAu系の表層配線導体17が印刷・焼成されている。
ここで、Au/Agの組成をAuが10〜80重量%、
Agが90〜20重量%とすることで、繰り返し焼成に
対するAg系内層配線導体(ビア)14とAu系表層配
線導体17との間の接合信頼性を高めることができる。
Au系表層配線導体17上には、半導体チップ18が搭
載されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、低温焼成セラミッ
クの基板内層の配線導体としてAg系導体を用いた低温
焼成セラミック回路基板に関するものである。
【0002】
【従来の技術】Ag系の配線導体は、導通抵抗が小さく
電気的特性に優れているが、融点がアルミナ基板の焼成
温度(1600℃前後)よりも低いため、アルミナ基板
には、Ag系の配線導体を使用できない。このため、ア
ルミナ基板では配線導体として高融点のWやMoを用い
ているが、これらの高融点金属は導通抵抗が大きく、し
かも、酸化防止のために還元雰囲気中で高温焼成しなけ
ればならないという欠点がある。
【0003】そこで、特公平3−53269号公報に示
すように、Ag系導体の融点以下の温度(800〜10
00℃)で酸化雰囲気(空気)中にて焼成できる低温焼
成セラミック基板を用い、この低温焼成セラミック基板
の内層にAg系の配線導体のパターンを形成して同時焼
成することが行われている。この場合、Ag系導体は特
定条件下でマイグレーションを生じるため、耐マイグレ
ーション性が要求される基板表層の電極部等には、耐マ
イグレーション性に優れたAu系導体をAg系導体上に
形成する必要がある。また、基板表層に半導体チップを
実装し、ワイヤボンディングする場合は、Au系導体が
必要である。この場合、Ag系導体上に直接Au系導体
を接合させて焼成すると、カーケンドール効果によりA
g原子がAu系導体中に拡散して接合界面に多数の空孔
が発生し、接合部の信頼性を低下させてしまう。
【0004】これを防ぐために、特公平5−69319
号公報に示すように、Ag系導体とAu系導体との間に
Ni,Cr,Ti等の中間金属層をメッキにより形成し
て、Ag原子がAu系導体中に拡散することを中間金属
層により防いで、接合部の信頼性を向上させるようにし
たものがある。
【0005】
【発明が解決しようとする課題】ところで、中間金属層
上に印刷したAu系導体を焼成した後に、基板の表層に
例えばRuO2 系の抵抗、オーバーコートガラス、Ag
系の表層配線導体等を後付けするために、それらの印刷
と焼成を何回も繰り返して行う場合がある。この場合、
従来のように中間金属層をNi等のメッキで形成した基
板は、繰り返し焼成すると、中間金属層(メッキ層)が
膨れてAg−Au接合部に断線等が生じることがあり、
繰り返し焼成に対するAg−Au接合部の信頼性が低い
という欠点があった。ここで、繰り返し焼成により中間
金属層(メッキ層)が膨れる理由としては、内層Ag系
導体へのメッキ液のしみ込みが考えられる。
【0006】本発明はこのような事情を考慮してなされ
たものであり、従ってその目的は、繰り返し焼成に対す
るAg−Au接合部の信頼性を向上できる低温焼成セラ
ミック回路基板を提供することにある。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項1の低温焼成セラミック回路基板
は、低温焼成セラミックで形成された複数層の絶縁層の
内層に、Ag系の配線導体を配置し、表層にAu系の配
線導体を配置すると共に、前記Ag系の内層配線導体と
前記Au系の表層配線導体とを、両者間にAu/Ag系
導体の厚膜ペーストで形成した中間金属層を介在させて
接続した構成としたものである。
【0008】この構成では、中間金属層をAu/Ag系
の厚膜ペーストで形成しているので、従来の中間金属層
の膨れの原因と考えられるメッキ液のしみ込みが無くな
り、繰り返し焼成を行ってもAg−Au接合部に断線が
生じにくくなる。これにより、繰り返し焼成に対するA
g−Au接合部の不良発生率が従来よりも大幅に減少し
て、繰り返し焼成に対するAg−Au接合部の信頼性が
向上する。
【0009】特に、請求項2のように、中間金属層を形
成するAu/Ag系導体の組成を、Auが10〜80重
量%、Agが90〜20重量%の範囲で選択すれば、後
述する表1に示すように、繰り返し焼成回数が7回で
も、Ag−Au接合部に断線が全く発生せず、繰り返し
焼成に対する極めて高い接合信頼性が確保される。
【0010】
【発明の実施の形態】まず、本発明の一実施形態におけ
る低温焼成セラミック回路基板の構成を図1に基づいて
説明する。セラミック基板11は、後述する組成の低温
焼成用のグリーンシート(絶縁層)12を複数枚積層し
て焼成して一体化したものである。各層の絶縁層12の
所定位置には、スルーホール13が打ち抜き形成され、
層間を電気的に接続できるように、各スルーホール13
にAg系内層配線導体(ビア)14が充填されている。
また、表層を除く各層の絶縁層12の表面には、ビア1
4と同じAg系導体ペーストで内層配線導体15のパタ
ーンが印刷・焼成されている。ここで、Ag系導体とし
ては、Ag、Ag−Pd、Ag−Pt、Ag−Pd−P
t等が用いられる。
【0011】また、セラミック基板11の表面上に露出
したビア14には、後述する組成のAu/Ag系の中間
金属層16が印刷・焼成され、この中間金属層16上に
Au系の表層配線導体17のパターンが印刷・焼成され
ている。Au系の表層配線導体17上には、半導体チッ
プ18がダイボンディングされ、この半導体チップ18
上面の電極とAu系の表層配線導体17とが金線等のボ
ンディングワイヤ19で接続される。
【0012】一方、セラミック基板11の裏面には、A
g系の表層配線導体20のパターンが印刷・焼成され、
その上に、RuO2 系ペーストで表層抵抗21が印刷・
焼成され、更にその上に、オーバーコートガラス層22
が印刷・焼成されている。
【0013】この場合、焼成の順序は、図2の製造工程
図に示すように、まず、Ag系の内層配線導体14,1
5と中間金属層16をグリーンシート12の積層体と同
時焼成し、その後、Au系の表層配線導体17を印刷・
焼成し(1回目の繰り返し焼成)、その後、Ag系の表
層配線導体20を印刷・焼成し(2回目の繰り返し焼
成)、その後、表層抵抗21を印刷・焼成し(3回目の
繰り返し焼成)、最後にオーバーコートガラス層22を
印刷・焼成する(4回目の繰り返し焼成)。尚、表層の
配線構造が複雑な基板では、繰り返し焼成が5回以上繰
り返されるものもある。
【0014】次に、製造方法を詳細に説明する。まず、
低温焼成セラミック材料を作るために、CaO10〜5
5重量%、SiO2 45〜70重量%、Al2 3 0〜
30重量%、B2 3 5〜20重量%を含む混合物を1
450℃で溶融してガラス化した後、水中で急冷し、こ
れを粉砕して、平均粒径が3〜3.5μmのCaO−A
2 3 −SiO2 −B2 3 系ガラス粉末を作製す
る。このガラス粉末50〜65重量%と平均粒径1.0
〜2.0μmのアルミナ粉末50〜35重量%とを混合
したセラミック絶縁体用混合粉末に溶剤(例えばトルエ
ン、キシレン)、バインダー(例えばアクリル樹脂)及
び可塑性(例えばDOP)を加え、十分に混練して粘度
2000〜40000cpsのスラリーを作製し、通常
のドクターブレード法を用いて厚み0.1〜0.4mm
のグリーンシート12を作製する。
【0015】この後、打抜き型やパンチングマシーン等
を用いて、このグリーンシート12を所定寸法に切断す
ると共に、所定位置に例えば0.3mmφのスルーホー
ル13を打ち抜き形成する。この後、Ag系導体ペース
トで内層配線導体(ビア)14を上記スルーホール13
に充填し、同じAg系導体ペーストで内層配線導体15
のパターンをスクリーン印刷する。同様の方法で、複数
枚のグリーンシート12にAg系の内層配線導体14,
15のパターンを順次スクリーン印刷する。
【0016】更に、表層に積層されるグリーンシート1
2には、ビア14の露出部分に、Au/Ag系導体の厚
膜ペーストで中間金属層16をスクリーン印刷する。こ
こで、Au/Ag系ペーストは、Au/Agの粉体(但
しAuが10〜80重量%、Agが90〜20重量%)
にバインダー(例えばエチルセルローズ)と溶剤(例え
ばテルピオネール)を加え、これらを混練して作製した
ものである。尚、Au/Agの粉体は、Au/Agの合
金粉体でも、或はAu粉とAg粉との混合粉体のいずれ
でも良い。
【0017】以上のようにしてAg系の内層配線導体1
4,15や中間金属層16を印刷した複数枚のグリーン
シート12を積層し、この積層体を例えば80〜150
℃、50〜250kg/cm2 の条件で熱圧着して一体
化する。次いで、この積層体を通常の電気式連続ベルト
炉を使用して、例えば900℃、20分ホールドの条件
で酸化雰囲気(空気)中にて焼成する。
【0018】この後、焼成基板の表層にAu100重量
%のAu系導体ペーストでAu系の表層配線導体17を
スクリーン印刷し、通常の電気式連続ベルト炉を使用し
て、850℃、10分ホールドの条件で空気中で焼成を
行う(1回目の繰り返し焼成)。その後、Ag系導体ペ
ースト(例えばAg/Pdペースト)を使用して表層配
線導体20を印刷して、同様に焼成し(2回目の繰り返
し焼成)、更に、その上からRuO2 系ペーストで表層
抵抗21をスクリーン印刷して、同様に焼成し(3回目
の繰り返し焼成)、最後にオーバーコートガラス層22
をスクリーン印刷して焼成する(4回目の繰り返し焼
成)。
【0019】本発明者は、以上のようにして作製した低
温焼成セラミック回路基板のAg系導体のビア14とA
u系の表層配線導体17との間の接合部(以下「Ag−
Au接合部」という)の信頼性を評価するために、下記
の表1に示す組成で、Ag−Au接合部が形成されたサ
ンプル基板を用いて、通常の電気式連続ベルト炉を使用
して850℃、10分ホールドの条件で酸化雰囲気焼成
を繰り返して行い、断線したスルーホール数の評価を行
った。この繰り返し焼成評価の結果が下記の表1に示さ
れている。
【0020】
【表1】
【0021】各サンプル基板のセラミック組成は、次の
A,B,Cの3種類であり、いずれも1000℃以下で
焼成可能な低温焼成セラミックである。Aは、上記実施
形態で説明したCaO−Al2 3 −SiO2 −B2
3 系ガラス60重量%と、アルミナ40重量%との混合
物である。Bは、市販のアルミナ鉛ホウケイ酸ガラス
(PbO−Al2 3 −SiO2 −B2 3 )50重量
%と、アルミナ50重量%との混合物である。Cは、C
aO−Al2 3 −SiO2 −B2 3 −MgO系ガラ
ス60重量%と、アルミナ40重量%との混合物であ
る。
【0022】各サンプル基板のAu系表層配線導体の組
成は、No.3とNo.12を除き、Auが100重量
%である。No.3とNo.12のAu系表層配線導体
はAu/Ptで、Auが95重量%、Ptが5重量%で
ある。
【0023】Ag系内層配線導体の組成は、No.3、
No.7、No.11、No.12を除き、Agが10
0重量%である。一方、No.3、No.7、No.1
1のAg系内層配線導体はAg/Ptで、Agが99重
量%、Ptが1重量%であり、No.12のAg系内層
配線導体はAg/Pdで、Agが90重量%、Pdが1
0重量%である。
【0024】中間金属層は、No.1〜10がAu/A
gであり、No.11はAg/Pdであり、No.12
はAg/Ptである。No.13の中間金属層はNiメ
ッキであり、従来例(特公平5−69319号公報)に
相当する。
【0025】これらのサンプル基板を用いて繰り返し焼
成試験を行った結果、No.1〜8は、繰り返し焼成を
7回行っても、中間金属層の膨れが無く、全スルーホー
ル数(10000個)中、断線したスルーホール数は0
であり、中間金属層(Au/Ag層)の存在によって繰
り返し焼成に対するAg−Au接合部の信頼性が飛躍的
に高められることが確かめられた。このようなAg−A
u接合部の極めて高い接合信頼性を得るために必要なA
u/Agの組成は、Auが10〜80重量%、Agが9
0〜20重量%である。
【0026】No.9は、中間金属層をAu/Agで形
成しているが、Auが5重量%と少ないため、中間金属
層による接合効果がNo.1〜8よりも低下する。この
場合でも、中間金属層の膨れは無く、繰り返し焼成回数
が3回までは、断線したスルーホール数は0であり、従
来(No.13)よりも繰り返し焼成に対するAg−A
u接合部の信頼性を向上できる。
【0027】また、No.10も、中間金属層をAu/
Agで形成しているが、Auが90重量%と多すぎるた
め、接合効果が低下して、繰り返し焼成回数が1回で
も、断線したスルーホール数が5個となり、接続不良が
僅かに発生する。但し、この場合でも、繰り返し焼成回
数が3回以上になると、断線したスルーホール数が従来
(No.13)よりも少なくなり、Au/Agの中間金
属層による接合効果が認められる。
【0028】No.11とNo.12は、中間金属層が
Ag/Pd、Ag/Ptで形成されている。No.11
とNo.12も、中間金属層(Ag/Pd、Ag/P
t)による接合効果が低く、繰り返し焼成回数が1回で
も、断線したスルーホール数が9〜10個となり、接続
不良が発生する。
【0029】No.13(従来例)は、中間金属層をN
iメッキで形成しているため、繰り返し焼成回数が1回
であれば、全スルーホール数(10000個)中、断線
したスルーホール数が0であるが、繰り返し焼成回数が
増加するに従って、断線したスルーホール数が増大し、
繰り返し焼成に対するAg−Au接合部の信頼性が低下
する。
【0030】尚、図1に示す低温焼成セラミック回路基
板は、片面のみにAu/Ag系の中間金属層16を介し
てAu系表層配線導体17を形成しているが、基板両面
にAu/Ag系の中間金属層16を介してAu系表層配
線導体17を形成するようにしても良い。
【0031】また、上記実施形態では、中間金属層16
をAg系の内層配線導体15とグリーンシート12の積
層体と共に同時焼成するようにしたが、内層配線導体1
5とグリーンシート12の積層体とを同時焼成した後
に、後付けで中間金属層16を印刷して焼成するように
しても良い。
【0032】その他、本発明は、グリーンシート(絶縁
層)12の積層枚数を変更しても良い等、要旨を逸脱し
ない範囲で種々変更して実施できることは言うまでもな
い。
【0033】
【発明の効果】以上の説明から明らかなように、本発明
の低温焼成セラミック回路基板によれば、Ag系の内層
配線導体とAu系の表層配線導体とをAu/Ag系の中
間金属層を介して接続したので、従来の接合信頼性低下
の原因と考えられるメッキ液のしみ込みが無くなり、繰
り返し焼成に対するAg−Au接合部の信頼性を向上で
きる(請求項1)。
【0034】更に、中間金属層を形成するAu/Ag系
導体の組成を、Auが10〜80重量%、Agが90〜
20重量%とすれば、Ag−Au接合部の断線防止効果
を確実なものとすることができる(請求項2)。
【図面の簡単な説明】
【図1】本発明の一実施形態を示す低温焼成セラミック
回路基板の拡大縦断面図
【図2】低温焼成セラミック回路基板の一般的な製造手
順を示す工程図
【符号の説明】
11…セラミック基板、12…焼成後のグリーンシート
(絶縁層)、13…スルーホール、14…ビア(Ag系
の内層配線導体)、15…Ag系の内層配線導体、16
…Au/Ag系の中間金属層、17…Au系の表層配線
導体、18…半導体チップ、19…ボンディングワイ
ヤ、20…Ag系の表層配線導体、21…表層抵抗、2
2…オーバーコートガラス層。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 低温焼成セラミックで形成された複数層
    の絶縁層の内層に、Ag系の配線導体を配置し、表層に
    Au系の配線導体を配置してなる低温焼成セラミック回
    路基板において、 前記Ag系の内層配線導体と前記Au系の表層配線導体
    とを、両者間にAu/Ag系導体の厚膜ペーストで形成
    した中間金属層を介在させて接続したことを特徴とする
    低温焼成セラミック回路基板。
  2. 【請求項2】 前記中間金属層を形成するAu/Ag系
    導体の組成は、Auが10〜80重量%、Agが90〜
    20重量%であることを特徴とする請求項1に記載の低
    温焼成セラミック回路基板。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000232269A (ja) * 1999-02-10 2000-08-22 Nec Toyama Ltd プリント配線板およびプリント配線板の製造方法
US6150041A (en) * 1999-06-25 2000-11-21 Delphi Technologies, Inc. Thick-film circuits and metallization process
JP2001244376A (ja) * 2000-02-28 2001-09-07 Hitachi Ltd 半導体装置
US6800815B1 (en) * 2001-01-16 2004-10-05 National Semiconductor Corporation Materials and structure for a high reliability bga connection between LTCC and PB boards
JP3840921B2 (ja) * 2001-06-13 2006-11-01 株式会社デンソー プリント基板のおよびその製造方法
JP2003017851A (ja) * 2001-06-29 2003-01-17 Murata Mfg Co Ltd 多層セラミック基板の製造方法
JP4310086B2 (ja) 2002-08-01 2009-08-05 株式会社日立製作所 エンジン用電子機器
JP2004079288A (ja) * 2002-08-13 2004-03-11 Agilent Technol Inc 液体金属を用いた電気接点開閉装置
US7127809B2 (en) * 2004-03-18 2006-10-31 Northrop Grumman Corporation Method of forming one or more base structures on an LTCC cofired module
DE102005037950B3 (de) * 2005-08-11 2007-04-19 Imst Gmbh Ein Verfahren zum vereinfachten Aufbau von Mikrowellenschaltungen in LTCC-Technik mit reduzierter Anzahl von Durchgangslöchern
TW200920215A (en) * 2007-10-17 2009-05-01 Murata Manufacturing Co Multilayer ceramic substrate and process for producing the multilayer ceramic
KR100896610B1 (ko) * 2007-11-05 2009-05-08 삼성전기주식회사 다층 세라믹 기판 및 그 제조방법
KR101046134B1 (ko) * 2007-12-27 2011-07-01 삼성전기주식회사 세라믹 기판 및 그 제조방법과 이를 이용한 전기장치
JP5391981B2 (ja) * 2009-02-02 2014-01-15 富士通株式会社 回路基板とその製造方法、及び抵抗素子
US8704105B2 (en) 2009-12-31 2014-04-22 E I Du Pont De Nemours And Company Mixed-metal system conductors for LTCC (low-temperature co-fired ceramic)
CN104952839B (zh) * 2014-03-28 2018-05-04 恒劲科技股份有限公司 封装装置及其制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4081901A (en) * 1974-12-23 1978-04-04 International Business Machines Corporation Method of making a ternary barrier structure for conductive electrodes
JPS60260465A (ja) * 1984-06-01 1985-12-23 鳴海製陶株式会社 低温焼成セラミツクス
JPS62279695A (ja) * 1986-05-29 1987-12-04 株式会社住友金属セラミックス セラミツク多層配線基板
GB2222911B (en) * 1988-09-16 1992-07-01 Stc Plc Hybrid circuits
US5084323A (en) * 1989-04-07 1992-01-28 Nippondenso Co., Ltd. Ceramic multi-layer wiring substrate and process for preparation thereof
JP3331083B2 (ja) * 1995-03-06 2002-10-07 株式会社住友金属エレクトロデバイス 低温焼成セラミック回路基板

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Publication number Publication date
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