KR101046134B1 - 세라믹 기판 및 그 제조방법과 이를 이용한 전기장치 - Google Patents
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Abstract
본 발명은 세라믹 기판 및 그 제조방법과 이를 이용한 전기장치에 관한 것으로 더욱 상세하게는 전기적 특성과 화학적 내성이 우수한 복합 기판과 그 제조방법, 그리고 그 기판을 이용한 전기장치에 관한 것이다.
Description
본 발명은 세라믹 기판 및 그 제조방법과 이를 이용한 전기장치에 관한 것으로 더욱 상세하게는 전기적 특성과 화학적 내성이 우수한 복합 기판과 그 제조방법, 그리고 그 기판을 이용한 전기장치에 관한 것이다.
일반적으로 세라믹 적층기판, 특히 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramic: LTCC) 기판은 1000℃ 이하의 저온에서 소성한 것으로 전기적인 특성의 우수성과 초소형화가 가능하면서도 복합적인 기능을 발휘할 수 있는 특징이 있어 여러 기술 분야에서 사용되고 있다.
상기한 저온 동시 소성 세라믹(LTCC) 기판의 경우 전기적 특성이 우수한 반면, 화학적 내성이 좋지 못하여 상기 저온 동시 소성 세라믹기판으로 소정의 장치를 구성하여 작업하는 경우, 특히 식각 등의 공정 시에는 녹아 버리는 문제점이 있다.
한편, 고온 동시 소성 세라믹(High Temperature Co-fired Ceramic: HTCC)의 경우 1500℃ 이상의 고온에서 소성한 것으로 강도가 좋고 내화학적 특성이 우수하 여 이와 같은 기판을 소정의 장치로 구성하면 식각 등의 공정에도 내구성이 좋은 반면, 다층화 및 정밀한 패턴 구현이 어렵고 전기적 특성이 약한 문제점이 있다.
따라서 내화학적 특성이 좋으면서도 전기적 특성이 뛰어나며 다층화 및 정밀한 패턴의 구현 등이 가능한 세라믹 기판의 필요성이 요구되고 있다.
본 발명은 화학적 내성이나 강도가 좋으면서도 전기적 특성이 우수하며 다층화와 정밀화 등이 가능한 복합 기판의 제조 및 그러한 기판의 제조방법, 그리고 그러한 기판을 이용한 전기장치를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 세라믹 기판은, 소정의 전극이 형성된 복수의 세라믹 적층시트가 적층되고 저온 소성에 의해 저온세라믹기판(LTCC)이 되는 제1적층체, 상기 제1적층체에 적층되고 고온소성된 고온세라믹(HTCC)기판으로 이루어지며 복수개의 홀을 포함하고 상기 홀에 소정의 전극물질이 충진되어 상기 제1적층체와 전기적으로 연결되는 제2적층체, 및 상기 제1적층체와 상기 제2적층체 사이에 개재되며 상기 제1적층체와 함께 저온 소성되어 계면반응에 의해 상기 제1적층체와 상기 제2적층체에 소정의 결합력을 제공하는 접착부를 포함한다.
또한, 상기 접착부는 글래스인 것을 특징으로 한다.
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또한, 상기 고온세라믹기판의 홀에 충진되는 상기 소정의 전극물질은 상기 복수의 세라믹 적층시트에 형성된 전극과 동일한 전극물질이며, 상기 제1적층체와 함께 저온소성 되는 것을 특징으로 한다.
한편, 본 발명의 일 실시예에 따른 전기장치는, 본 발명의 일 실시예에 따른 세라믹 기판 및 상기 고온세라믹기판으로 이루어지는 상기 제2적층체에 구비되어 소정의 작업을 수행하는 워킹 디바이스를 포함한다.
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또한, 상기 워킹 디바이스는, 실리콘 웨이퍼의 각 칩을 탐침하여 상기 실리콘 웨이퍼를 테스트하는 탐침장치를 포함하는 것을 특징으로 한다.
한편, 본 발명의 일 실시예에 따른 세라믹 기판의 제조방법은, 소정의 전극이 형성되고 저온에서 소성되는 복수의 세라믹 적층시트를 적층하여 제1적층체를 마련하는 단계, 상기 제1적층체의 적어도 일측에 접착부를 적층하는 단계, 고온소성된 고온세라믹(HTCC)기판에 복수개의 홀을 형성하고 상기 홀에 소정의 전극물질을 충진시켜 제2적층체를 마련하는 단계, 상기 제1적층체에 적층된 접착부에 제2적층체를 적층하는 단계, 및 상기 제1적층체, 제2적층체 및 접착부를 저온에서 소성하여, 상기 제1적층체를 저온세라믹기판(LTCC)으로 형성하고, 상기 접착부의 계면반응에 의해 상기 제1 적층체와 상기 제2적층체에 소정의 결합력을 제공하도록 하는 단계를 포함한다.
또한, 상기 접착부는 저온소성에 의해 소결되는 글래스인 것을 특징으로 한다.
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또한, 상기 고온세라믹기판에 형성된 홀에 충진되는 전극물질은 상기 제1적층체의 전극과 동일한 것을 특징으로 한다.
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본 발명에 따른 세라믹 기판 및 그 제조방법은 화학적 내성과 강도가 좋으면 서도 전기적 특성이 우수하며 다층화와 정밀화 등이 가능하여 신뢰성 높은 기판을 구현할 수 있다. 또한 별도의 구속체 없이도 그 자체로 무수축 공정을 이룰 수 있는 특장점이 있다.
본 발명에 따른 세라믹 기판 및 그 제조방법과 이를 이용한 전기장치에 관한 바람직한 실시예를 도면을 참조하여 설명한다.
먼저 도 1을 참조하여 본 발명의 일 실시예에 따른 세라믹 기판 및 그 제조방법에 관하여 설명한다. 도 1의 (a) 내지 (g)는 본 발명의 일 실시예에 따른 세라믹 기판을 제조하는 개략적인 과정을 나타낸 것이다.
본 발명은 기본적으로 고온 동시 소성 세라믹(HTCC) 기판(이하 "고온세라믹기판"이라 함)과 저온 동시 소성 세라믹(LTCC) 기판(이하 "저온세라믹기판"이라 함)의 복합 기판에 관한 것으로, 도 1은 기 소성된 고온세라믹기판에 소성되기 전의 세라믹 적층체를 적층시켜 저온소성하여 세라믹 기판을 제조하는 것에 관하여 나타낸 것이다.
도 1의 (a)에 도시된 바와 같이 고온세라믹(HTCC)기판(20)이 마련된다. 상기 고온세라믹기판(20)은 이미 고온소성되어 마련된 기판이다. 상기 고온세라믹기판(20)은 통상적인 HTCC 공정에 의해 구비될 수 있다.
즉 알루미나(Alumina) 등으로 이루어진 시트를 대략 1500℃ 이상의 고온에서 소결시켜서 고온세라믹기판을 완성한다.
그리고 도 1의 (b)에 도시된 바와 같이 고온세라믹기판(20)에 비아 홀(Viahole)(21)을 형성시킨다. 상기 비아홀(21)은 레이져 등으로 형성할 수 있다.
도 1의 (c)에 도시된 바와 같이 비아홀(21)에는 도체 페이스트를 충진하여 전극(22)을 만들어 준다.
이때 후술할 세라믹 적층시트(12)나 세라믹 적층체(13), 또는 저온세라믹기판(LTCC)(10)에 마련되는 제1전극(11)과 구분하여, 상기 고온세라믹기판(20)에 마련되는 전극을 제2전극(22)이라고 하고, 저온세라믹기판(10)에 마련되는 전극을 제1전극(11)이라고 하기로 한다.
상기 제2전극(22)은 저온세라믹기판(10)에 마련되는 제1전극(11)과 실질적으로 동일한 물성을 갖는 것으로 채우도록 함이 바람직하다.
즉 통상 고온세라믹기판(HTCC)은 고온에서 소성되기 때문에 열에 강한 텅스텐이나 몰리브덴과 같은 중금속을 이용하지만 전기적 특성이 구리나 은 등과 비교하여 많이 떨어지기 때문에 바람직하지 않다.
따라서 도 1의 (b)와 (c) 과정에서는 비아홀(21)에 구리나 은 등의 도체를 충진하여 전극을 만들도록 함이 바람직하다.
그러나 상기한 바와 같은 과정이 반드시 필요한 것은 아니고 경우에 따라서는 고온세라믹기판을 소성하면서 텅스텐이나 몰리브덴과 같은 전극이 마련된 것을 사용하여 본 발명에 따른 세라믹 기판을 제조하는 것도 가능하다.
만약 고온세라믹기판(20)에 텅스텐이나 몰리브덴과 같은 금속으로 전극이 마련되는 경우라면 도 1의 (b)와 (c)의 과정은 불필요할 수도 있다.
그리고 텅스텐이나 몰리브덴과 같은 금속을 사용하지 않더라도 제2전극(22) 을 제1전극(11)과 동일하게 할 필요는 없다. 제1전극(11)을 이루는 물질과 비슷한 전기적 특성을 갖는 물질로 제2전극(22)을 만들 수도 있다.
한편, 도 1의 (d)에 도시된 바와 같이 본 발명의 일 실시예에 따른 세라믹 기판의 저온세라믹기판 부분을 이루도록 하기 위한 세라믹 적층시트(12)가 복수개 구비된다.
각 세라믹 적층시트(12)는 구리나 은 등으로 만들어진 전극, 즉 제1전극(11)을 구비한다. 상기 복수개의 세라믹 적층시트(12)는 저온에서 소성될 수 있는 재료, 예컨대 붕규산 유리와 알루미나 등으로 이루어질 수 있다.
여기서 상기 세라믹 적층시트(12)는 세라믹 분말에 용제와 바인더로 혼합하여 슬러리(Slurry)로 만든 다음 이를 코팅 등의 방법으로 소정의 필름 위에 성형 건조하여 얇은 시트 형태로 제조하고 이를 레이져나 펀칭 등에 의해 비아홀을 형성한 후 그 비아홀에 구리나 은 등의 도체 페이스트를 채워 전극을 만들며, 다시 내부의 패턴을 스크린 인쇄공법 등으로 설계한다.
도 1의 (e) 단계에서는 상기 복수개의 세라믹 적층시트(12)가 적층되어 세라믹 적층체(13)를 이루는 것에 관하여 나타내고 있다.
그리고 상기 세라믹 적층체(13)의 일측 또는 양측에는 글래스(30)가 적층된다. 상기 글래스(30)는 상기 세라믹 적층체(13) 보다 더 낮은 온도에서 소결되거나 적어도 상기 세라믹 적층체(13)와 실질적으로 동일한 온도에서 소결되는 재료로 이루어짐이 바람직하다.
상기 글래스(30)는 상기 고온세라믹기판(20)과 세라믹 적층체(13)가 저온소 성 과정을 통해 상기 세라믹 적층체(13)가 저온세라믹기판이 되면서 상기 고온세라믹기판(20)과 서로 접착할 수 있도록 하기 위한 것이다.
상기 세라믹 적층시트(12)가 적층되어 세라믹 적층체(13)로 만들기 위해 소정의 압력으로 가압하는 것도 가능하다. 그러나 반드시 가압을 하여야 하는 것은 아니고 이후에 가압 과정을 거치도록 하는 것도 가능하다.
그리고 도 1의 (f)에 도시된 바와 같이, 본 발명의 일 실시예에 따른 세라믹 기판의 제조는 세라믹 적층체(13)에 글래스(30)가 적층되고 그 위에 고온세라믹기판(20)이 적층되어 이루어진다.
이때 상기 고온세라믹기판(20)은 그 자체가 구속체의 역할을 한다. 즉 세라믹 적층체(13)를 저온소성하여 저온세라믹기판을 만들 때 무수축 공법을 적용하여 별도로 구속체를 마련할 필요가 없이 상기 고온세라믹기판(20)이 구속체의 역할을 하는 것이다.
무수축 공법에 의해 저온세라믹기판을 제조하는 경우에는 구속체를 적층하여 저온소성한 후 그 구속체를 제거하여야 하지만, 본 발명의 일 실시예에 따른 세라믹 기판의 제조방법에서는 별도로 구속체를 사용할 필요가 없기 때문에 이를 제거해야 할 번거로움도 없다.
그리고 도 1의 (f)에 도시된 바와 같이 적층된 세라믹 적층체(13)와 글래스(30), 그리고 고온세라믹기판(20)은 소정의 압력으로 가압하여 세라믹 적층체(13)와 글래스(30), 그리고 고온세라믹기판(20)이 어느 정도 결집이 이루어지도록 하는 것도 가능하다.
한편, 적층된 세라믹 적층체(13)와 글래스(30), 그리고 고온세라믹기판(20)은 저온소성되는데, 상기 고온세라믹기판(20)은 이미 소성된 상태이기 때문에 저온소성에 의한 영향은 거의 없고, 상기 세라믹 적층체(13)와 글래스(30)가 소성된다.
이와 같이 소성된 후에 완성된 세라믹 기판에 관하여 도 1의 (g)에 도시하였다.
상기 세라믹 적층체(13)와 글래스(30), 그리고 고온세라믹기판(20)이 대략 1000℃ 이하의 저온에서 소성되면서 상기 세라믹 적층체(13)는 저온세라믹기판(LTCC)(10)이 되고 글래스(30)는 계면반응에 의해 상기 고온세라믹기판(20)과 결합하는 동시에 저온세라믹기판(10)과도 결합된 상태를 유지하게 된다.
상기 저온소성이 이루어지는 경우 상기 글래스(30)는, 바람직하게는 상기 세라믹 적층체(13) 보다 약간 낮은 온도에서 소성하기 시작하여 상기 세라믹 적층체(13)가 소성하는 과정에서, 상기 고온세라믹기판(20)과의 계면반응으로 밀착력을 부여하고 상기 세라믹 적층체(13)와도 계면반응하여 결합력을 부여하도록 한다.
이와 같이 세라믹 적층체(13)의 소성 온도 보다 더 낮은 온도에서 소성이 시작되는 글래스(30)로서 예컨대 B2O3와 SiO2 등이 들어간 것을 적용하는 것도 가능하다.
상기 글래스(30)는 고온세라믹기판(20)과 세라믹 적층체(13)가 직접 적층되어 저온소성되면 그 과정에서 계면의 결합력이 낮아서 분리가 되거나 크랙(Crack)이 발생하는 것을 완충 내지 방지할 수 있도록 한다.
상기한 과정으로 만들어진 도 1의 (g)에 도시된 세라믹 기판(1)은 고온세라믹기판(20) 부분과 저온세라믹기판(10) 부분으로 구분되고 그 사이에 글래스(30)가 존재하게 된다.
따라서 고온세라믹기판(20) 부분은 화학적 내성이 강하고 강도가 높아서, 예컨대 화학적 처리를 위한 장치에 세라믹 기판이 사용되는 경우 높은 내성을 요구하는 화학적 분위기에 상기 고온세라믹기판 부분이 노출되도록 할 수 있다.
그리고 그러한 상태에서도 저온세라믹기판의 우수한 전기적 특성을 이용할 수 있고(고온세라믹기판에도 저온세라믹기판과 실질적으로 동일한 전극이 마련될 수 있다), 또 저온세라믹기판 부분에서는 다층화와 정밀한 패턴 구현 등이 가능하다.
그리고 고온세라믹기판(20) 부분은 기계적 강도도 강하기 때문에 저온세라믹기판(10)의 약한 취성을 보완하여 외부의 충격에도 잘 견딜 수 있는 강한 기판의 제조를 가능하게 한다.
한편, 도 2를 참조하여 본 발명의 다른 일 실시예에 따른 세라믹 기판 및 그 제조방법에 관하여 설명한다.
도 2의 (a) 내지 (f)에 도시된 바와 같이 본 실시예는 기 소성된 고온세라믹기판과 기 소성된 저온세라믹기판을 서로 접착하여 세라믹 기판을 제조하는 것에 관한 것이다.
도 2의 (a)에 도시된 바와 같이 고온세라믹(HTCC)기판(20)이 마련된다. 상기 고온세라믹기판(20)은 이미 고온소성되어 마련된 기판이다. 상기 고온세라믹기 판(20)은 통상적인 HTCC 공정에 의해 구비될 수 있다. 이에 대한 구체적인 내용은 이미 설명한 바 있으므로 생략하기로 한다.
한편, 도 2의 (b)에 도시된 바와 같이 고온세라믹기판(20)에 레이져 등에 의해 비아홀(Viahole)(21)을 형성시킨다. 그리고 도 2의 (c)에 도시된 바와 같이 비아홀(21)에는 도체 페이스트를 충진하여 제2전극(22)을 만들어 준다.
상기 제2전극(22)은 저온세라믹기판의 제1전극(11)과 동일한 것일 수도 있고 다른 것일 수도 있는데, 이는 도 1에 관한 실시예의 경우와 실질적으로 동일하며 이미 설명한 바 있으므로 생략하기로 한다.
그리고 도 2의 (d)에 도시된 바와 같이 저온세라믹기판(10)이 마련되는데, 저온세라믹(LTCC)기판(10)은 통상의 LTCC 공법에 의해 제조된 기판일 수 있다.
예컨대 복수개의 세라믹 적층시트에 비아홀을 형성하여 도체 페이스트로 전극을 마련하고 이들 세라믹 적층시트들을 적층하여 소정의 구속체를 적층하여 가압한 후 저온소성하여 구속체를 제거함으로써 얻어질 수 있다.
한편 도 2의 (d)에 도시된 바와 같이 저온세라믹기판(10)의 일측 또는 양측에는 글래스(30)가 적층된다.
그리고 도 2의 (e) 과정에서는 저온세라믹기판(10)에 글래스(30)가 적층되고 그 위에 고온세라믹기판(20)을 적층하는데, 이들의 결집력을 향상시키기 위해 소정의 압력으로 상기 저온세라믹기판(10), 글래스(30), 그리고 고온세라믹기판(20)을 가압하는 것도 가능하다.
이와 같이 적층되거나 적층되어 가압된 저온세라믹기판(10), 글래스(30), 그 리고 고온세라믹기판(20)을 저온소성한다.
이때 고온세라믹기판(20)과 저온세라믹기판(10)은 이미 소성되어 마련된 것이므로 상기 저온소성에 의해 크게 영향을 받지는 않으며, 글래스(30)과 고온세라믹기판(20)의 제2전극(22)이 상기 저온소성에 의해 영향을 받게 된다.
즉 상기 글래스(30)는 소성과정에서 상기 고온세라믹기판(20)과 계면반응하여 결합력을 제공하며, 또한 상기 저온세라믹기판(10)과도 계면반응하여 소정의 결합력을 제공함으로써 상기 저온세라믹기판(10)과 고온세라믹기판(20)이 하나의 세라믹 기판(1)이 되도록 한다.
이와 같이 만들어진 본 실시예에 따른 세라믹 기판은 화학적 내성과 기계적 강도가 강한 고온세라믹기판(20) 부분과 전기적 특성과 다층화 및 정밀한 패턴의 구현 등이 가능한 저온세라믹기판(10) 부분을 동시에 구비할 수 있어, 예컨대 화학적 내성을 요구하는 분위기나 기계적 강도를 요구하는 분위기에서 높은 전기적 특성과 정밀도 높은 작업을 수행할 수 있는 장치를 구현하는 것이 가능하게 된다.
한편, 도 3을 참조하여 본 발명의 일 실시예에 따른 세라믹 기판이 적용된 전기장치의 일 예를 설명한다. 도 3에서는 이와 같은 전기장치의 일 예로서 프로브 카드(Probe Card)(50)에 관하여 나타내고 있다.
도 3은 프로브 카드(50)의 일부분을 나타낸 것인데, 프로브 카드를 구성하는 소정의 부품들이 실장되는 PCB(51)와, 상기 PCB(51)에 접속되는 세라믹 기판(1), 그리고 상기 세라믹 기판(1)에 구비되는 탐침장치(53)를 포함하여 이루어진다.
상기 세라믹 기판(1)과 PCB(53)는 커넥터(52)에 의해 전기적으로 연결된다. 그리고 도면번호 S는 실리콘 웨이퍼를 나타내는 것이다.
이와 같이 프로브 카드(50)를 이용하여 실리콘 웨이퍼의 각 칩을 탐침하는 경우, 실리콘의 식각(Etching) 공정 등이 필요한데, 강산의 HF(불화수소)나 강염기의 KOH(수산화 칼륨)의 용액에 많은 시간 처리되어야 하므로 내 화학적 특성이 많이 요구된다.
도 3에 도시된 바와 같이 본 발명의 일 실시예에 따른 전기장치인 프로브 카드를 구성하는 세라믹 기판(1)은 실리콘 웨이퍼(S)에 노출되는 부분은 고온세라믹기판(20) 부분이 배치되도록 하고 그 내부에 저온세라믹기판(10) 부분이 위치하도록 하여, 화학적 내성은 물론 내부적으로 전기적 특성의 향상도 도모할 수 있다.
도 3에 도시된 글래스(30)와 저온세라믹기판(10)의 제1전극(11), 고온세라믹기판(20)의 제2전극(22) 등에 관하여는 도 1 및 도 2에서 이미 설명한 바 있으므로 구체적인 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 세라믹 기판 및 그 제조방법에 관하여 개략적으로 나타낸 도면이다.
도 2는 본 발명의 다른 일 실시예에 따른 세라믹 기판 및 그 제조방법에 관하여 개략적으로 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 전기장치에 관하여 개략적으로 나타낸 도면이다.
Claims (19)
- 소정의 전극이 형성된 복수의 세라믹 적층시트가 적층되고 저온 소성에 의해 저온세라믹기판(LTCC)이 되는 제1적층체;상기 제1적층체에 적층되고, 고온소성된 고온세라믹(HTCC)기판으로 이루어지며, 복수개의 홀을 포함하고, 상기 홀에 소정의 전극물질이 충진되어 상기 제1적층체와 전기적으로 연결되는 제2적층체; 및상기 제1적층체와 상기 제2적층체 사이에 개재되며 상기 제1적층체와 함께 저온 소성되어 계면반응에 의해 상기 제1적층체와 상기 제2적층체에 소정의 결합력을 제공하는 접착부를 포함하는 세라믹 기판.
- 삭제
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- 제1항에 있어서,상기 접착부는 글래스인 것을 특징으로 하는 세라믹 기판.
- 제1항에 있어서,상기 고온세라믹기판의 홀에 충진되는 상기 소정의 전극물질은 상기 복수의 세라믹 적층시트에 형성된 전극과 동일한 전극물질이며, 상기 제1적층체와 함께 저온소성 되는 것을 특징으로 하는 세라믹 기판.
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- 제1항에 기재된 세라믹 기판; 및상기 고온세라믹기판으로 이루어지는 상기 제2적층체에 구비되어 소정의 작업을 수행하는 워킹 디바이스를 포함하는 전기장치.
- 제10항에 있어서, 상기 워킹 디바이스는,실리콘 웨이퍼의 각 칩을 탐침하여 상기 실리콘 웨이퍼를 테스트하는 탐침장치를 포함하는 것을 특징으로 하는 전기장치.
- 소정의 전극이 형성되고 저온에서 소성되는 복수의 세라믹 적층시트를 적층하여 제1적층체를 마련하는 단계;상기 제1적층체의 적어도 일측에 접착부를 적층하는 단계;고온소성된 고온세라믹(HTCC)기판에 복수개의 홀을 형성하고 상기 홀에 소정의 전극물질을 충진시켜 제2적층체를 마련하는 단계;상기 제1적층체에 적층된 접착부에 제2적층체를 적층하는 단계; 및상기 제1적층체, 제2적층체 및 접착부를 저온에서 소성하여, 상기 제1적층체를 저온세라믹기판(LTCC)으로 형성하고, 상기 접착부의 계면반응에 의해 상기 제1 적층체와 상기 제2적층체에 소정의 결합력을 제공하도록 하는 단계를 포함하는 세라믹 기판의 제조방법.
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- 제12항에 있어서,상기 접착부는 저온소성에 의해 소결되는 글래스인 것을 특징으로 하는 세라믹 기판의 제조방법.
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- 제12항에 있어서,상기 고온세라믹기판에 형성된 홀에 충진되는 전극물질은 상기 제1적층체의 전극과 동일한 것을 특징으로 하는 세라믹 기판의 제조방법.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447032B1 (ko) * | 2002-12-02 | 2004-09-07 | 전자부품연구원 | 표면이 평탄한 저항 내장형 저온 동시소성 다층 세라믹기판 및 그 제조방법 |
| JP2006120779A (ja) | 2004-10-20 | 2006-05-11 | Kyocera Corp | 多層基板及びその製造方法 |
| KR100710459B1 (ko) * | 2006-02-24 | 2007-04-24 | 요업기술원 | 희생글래스층을 포함하는 무수축 저온동시소성세라믹쉬트의 제조 방법 및, 이것을 이용한 전자세라믹스 모듈 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181400A (ja) * | 1987-01-22 | 1988-07-26 | 松下電器産業株式会社 | セラミツク多層基板 |
| US5384434A (en) * | 1992-03-02 | 1995-01-24 | Murata Manufacturing Co., Ltd. | Multilayer ceramic circuit board |
| JPH05335183A (ja) * | 1992-05-28 | 1993-12-17 | Murata Mfg Co Ltd | 多層基板を備えた電子部品及びその製造方法 |
| JPH0715101A (ja) * | 1993-06-25 | 1995-01-17 | Shinko Electric Ind Co Ltd | 酸化物セラミック回路基板及びその製造方法 |
| JP3331083B2 (ja) * | 1995-03-06 | 2002-10-07 | 株式会社住友金属エレクトロデバイス | 低温焼成セラミック回路基板 |
| US5740603A (en) * | 1995-07-31 | 1998-04-21 | Samsung Electro-Mechanics Co., Ltd. | Method for manufacturing low dielectric constant multiple layer ceramic circuit board |
| JPH09246723A (ja) * | 1996-03-11 | 1997-09-19 | Sumitomo Kinzoku Electro Device:Kk | 低温焼成セラミック回路基板 |
| US5769987A (en) * | 1996-11-20 | 1998-06-23 | Northrop Grumman Cropration | Post-firing method for integrating passive devices into ceramic electronic packages |
| US6146743A (en) * | 1997-02-21 | 2000-11-14 | Medtronic, Inc. | Barrier metallization in ceramic substrate for implantable medical devices |
| JP3396468B2 (ja) | 1999-10-26 | 2003-04-14 | イビデン株式会社 | ウエハプローバおよびウエハプローバに使用されるセラミック基板 |
| JP3716783B2 (ja) * | 2001-11-22 | 2005-11-16 | 株式会社村田製作所 | セラミック多層基板の製造方法及び半導体装置 |
| KR100718421B1 (ko) * | 2002-06-28 | 2007-05-14 | 교세라 가부시키가이샤 | 소형 모듈 카메라, 카메라 모듈, 카메라 모듈 제조 방법 및 촬상 소자의 패키징 방법 |
| US6703114B1 (en) * | 2002-10-17 | 2004-03-09 | Arlon | Laminate structures, methods for production thereof and uses therefor |
| US6809269B2 (en) * | 2002-12-19 | 2004-10-26 | Endicott Interconnect Technologies, Inc. | Circuitized substrate assembly and method of making same |
| WO2006059556A1 (ja) * | 2004-12-02 | 2006-06-08 | Murata Manufacturing Co., Ltd. | 電子部品及びその製造方法 |
| JP2006173240A (ja) | 2004-12-14 | 2006-06-29 | Matsushita Electric Ind Co Ltd | セラミック基板の製造方法 |
-
2007
- 2007-12-27 KR KR1020070139194A patent/KR101046134B1/ko active IP Right Grant
-
2008
- 2008-12-23 US US12/342,907 patent/US8080737B2/en active Active
-
2011
- 2011-11-14 US US13/295,819 patent/US20120055610A1/en not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447032B1 (ko) * | 2002-12-02 | 2004-09-07 | 전자부품연구원 | 표면이 평탄한 저항 내장형 저온 동시소성 다층 세라믹기판 및 그 제조방법 |
| JP2006120779A (ja) | 2004-10-20 | 2006-05-11 | Kyocera Corp | 多層基板及びその製造方法 |
| KR100710459B1 (ko) * | 2006-02-24 | 2007-04-24 | 요업기술원 | 희생글래스층을 포함하는 무수축 저온동시소성세라믹쉬트의 제조 방법 및, 이것을 이용한 전자세라믹스 모듈 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US20120055610A1 (en) | 2012-03-08 |
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