JPS5999794A - 厚膜回路装置 - Google Patents
厚膜回路装置Info
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- JPS5999794A JPS5999794A JP57208892A JP20889282A JPS5999794A JP S5999794 A JPS5999794 A JP S5999794A JP 57208892 A JP57208892 A JP 57208892A JP 20889282 A JP20889282 A JP 20889282A JP S5999794 A JPS5999794 A JP S5999794A
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- thick film
- electrode
- circuit device
- wiring conductor
- film circuit
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
Landscapes
- Wire Bonding (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は多１ヨ配錦構造をも−７たｌｖ膜回１１？を装
置に関する。
置に関する。
従来、多層配線構造には種々のものが知られており、一
般に第１１２］に示す如くグリーン（生）状態のセラミ
ックス４と配線導体部材３とを交互に積み重ね、同時焼
成を行なう。その後、導体表面に金メッキを行ない、半
田付は後、フリップチップＩＣＩをバンプ電極２を介し
て取付けるようにし７ていた。しかし、この構造ではＬ
ｊ造コスｌ−が」ｌ常に高くなり、集積度の低いハイブ
リッドＩＣ基板への応用にはあまり適していない。
般に第１１２］に示す如くグリーン（生）状態のセラミ
ックス４と配線導体部材３とを交互に積み重ね、同時焼
成を行なう。その後、導体表面に金メッキを行ない、半
田付は後、フリップチップＩＣＩをバンプ電極２を介し
て取付けるようにし７ていた。しかし、この構造ではＬ
ｊ造コスｌ−が」ｌ常に高くなり、集積度の低いハイブ
リッドＩＣ基板への応用にはあまり適していない。
そこで、本発明では従来から行なわれている■膜技術を
用いて多層配線構造を形成することにより、低コストの
厚膜回路装置を提供することを［１的とするものである
。
用いて多層配線構造を形成することにより、低コストの
厚膜回路装置を提供することを［１的とするものである
。
以下本発明をｌに示す実施例を用いて説明する。
第２図は第１実Ｍｉｉｉ例であり、５は絶縁性ＪＪ板で
あるアル゛、プ基析、６，８はＡ ｇ−Ｐ ｔ 、 Ａ
、 ［−１） ｄ 。
あるアル゛、プ基析、６，８はＡ ｇ−Ｐ ｔ 、 Ａ
、 ［−１） ｄ 。
Ｃ１」等の配線導体部材、７．１）は絶Ｓ（部材となる
絶ｋｌカラスである。そして、−′Ｖ導体チ、プ１を（
ｈ載ずべきチア・プ搭載部には、配線導体ＣＡＩＸ材６
．８の−１：がそのまま露出され、その露出部（分か市
イセシ部Ａ、Ｂとし２て形成され−Ｃいる。他力、半導
体チップ１の一主面にはこれら電極部Δ、Ｂと対応しま
た位置関係にハンプ電極２ａ、２１）か形成され、かつ
これらバンプ電極２ａ、２ｂの高さは対応する電極部へ
、Ｂの高さに応じてυＮ１２′されている。
絶ｋｌカラスである。そして、−′Ｖ導体チ、プ１を（
ｈ載ずべきチア・プ搭載部には、配線導体ＣＡＩＸ材６
．８の−１：がそのまま露出され、その露出部（分か市
イセシ部Ａ、Ｂとし２て形成され−Ｃいる。他力、半導
体チップ１の一主面にはこれら電極部Δ、Ｂと対応しま
た位置関係にハンプ電極２ａ、２１）か形成され、かつ
これらバンプ電極２ａ、２ｂの高さは対応する電極部へ
、Ｂの高さに応じてυＮ１２′されている。
次に、上記厚膜、！８坂の１１成方法について説明す６
・１ず〜γ″′す基板５′）上に一層、す配線導体部材
６を通常の厚膜印刷技術を用いて印刷する。
・１ず〜γ″′す基板５′）上に一層、す配線導体部材
６を通常の厚膜印刷技術を用いて印刷する。
そして一定時間・（１１０分間位）のレベ’ｌｉ）：ン
グ、および乾燥後、焼成する。次に層間ガラス７を電極
部Ａを残し・て印刷し；焼成子る。通常、層間ガラス７
は、ピンボールによる信頼性低下を防ぐために２層とす
る。その後、二層目配線導体部材８を印刷、焼成する。
グ、および乾燥後、焼成する。次に層間ガラス７を電極
部Ａを残し・て印刷し；焼成子る。通常、層間ガラス７
は、ピンボールによる信頼性低下を防ぐために２層とす
る。その後、二層目配線導体部材８を印刷、焼成する。
空気雰囲気にて焼成できる導体系においては、層間ガラ
ス７と二層目配線導体部材８を同時焼成することも可能
である。最後にエンキャンプガラス９を電極部Ｂを残し
で□印刷、焼成を行なう。このように、すべて通常の厚
膜印刷、焼成技術のみを用いて多バンブフリソブチソプ
用厚膜基板を簡単に作成することができる。□なお、第
２図め場合にはチップ搭載部の内側の電極部Ａと外側□
の電極部Ｂとの間では高さのばらつきが生じており、半
導体チップ１例のバンプ電極の高さを変えることにより
そのばらつきを吸収するようにしていた。この点につい
て第３図の如く両電極部Ａ、Ｂの電極面積を変える（Ａ
側を広、 くする）ことにより、この電極部Ａ、Ｂに載
せる、 １ 半田１０の高さがほぼ同一となり、前記のばらつきを吸
、収できる。例えば３００μ口の電極を５００μ口の電
極に変更すると３０μ半田の高さが増す。
ス７と二層目配線導体部材８を同時焼成することも可能
である。最後にエンキャンプガラス９を電極部Ｂを残し
で□印刷、焼成を行なう。このように、すべて通常の厚
膜印刷、焼成技術のみを用いて多バンブフリソブチソプ
用厚膜基板を簡単に作成することができる。□なお、第
２図め場合にはチップ搭載部の内側の電極部Ａと外側□
の電極部Ｂとの間では高さのばらつきが生じており、半
導体チップ１例のバンプ電極の高さを変えることにより
そのばらつきを吸収するようにしていた。この点につい
て第３図の如く両電極部Ａ、Ｂの電極面積を変える（Ａ
側を広、 くする）ことにより、この電極部Ａ、Ｂに載
せる、 １ 半田１０の高さがほぼ同一となり、前記のばらつきを吸
、収できる。例えば３００μ口の電極を５００μ口の電
極に変更すると３０μ半田の高さが増す。
また、第４図の如く電極部Ａの形成にあたっては、一層
目配線導体部材６上の全面にガラス７を被うようにし電
極形成部分のみガラス７に穴を開け、２Ｍ目配線導体部
材８の形成時にこの大部分にも導体部材８を入れて電極
部Ａを形成するようにしたものである。この構造の場合
−は蛾極部人。
目配線導体部材６上の全面にガラス７を被うようにし電
極形成部分のみガラス７に穴を開け、２Ｍ目配線導体部
材８の形成時にこの大部分にも導体部材８を入れて電極
部Ａを形成するようにしたものである。この構造の場合
−は蛾極部人。
８間の段差による問題を良好に解決できる。
以上述べたように本発明では、厚膜技術を用いて多層配
線構造を実現でき、低シストの厚膜回路装置を提供でき
るようになる。 □ ・
線構造を実現でき、低シストの厚膜回路装置を提供でき
るようになる。 □ ・
第１図は従来構造を示す断面図、第２図は本発明の一実
施例を示す基板の断面図、第３図、第４図は他の実施例
を示す基板の断面図である。 ■・・・半導体チップであるフリップチップＩＣ。 ２・・・バンプ電極、５・・・絶縁性基板であるアルミ
ナ基板、６，８・・・配線導体部材、７．９・・・絶縁
部材となる絶縁ガラス、Ａ、Ｂ・・・電極部。 代理人弁理士 岡 部 隆 第１図 、 １ 第２図
施例を示す基板の断面図、第３図、第４図は他の実施例
を示す基板の断面図である。 ■・・・半導体チップであるフリップチップＩＣ。 ２・・・バンプ電極、５・・・絶縁性基板であるアルミ
ナ基板、６，８・・・配線導体部材、７．９・・・絶縁
部材となる絶縁ガラス、Ａ、Ｂ・・・電極部。 代理人弁理士 岡 部 隆 第１図 、 １ 第２図
Claims (1)
- 絶へ（、性基板子に配線導体部材と絶縁部＋２４とが交
互に積Ｒイされ所定部分に）ト導体チップを搭載１−る
ための電極部が前記配線導体部材にて延長形成されてな
るｌ！７股間１１＆装置において、前記半導体チップの
搭載部で（よ前記配線導体部材の一端がそのまま露出さ
れており、その露出部分が電極部として形７戊された４
２１ｉＩ’ｉの厚膜回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208892A JPS5999794A (ja) | 1982-11-29 | 1982-11-29 | 厚膜回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208892A JPS5999794A (ja) | 1982-11-29 | 1982-11-29 | 厚膜回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5999794A true JPS5999794A (ja) | 1984-06-08 |
| JPH0237097B2 JPH0237097B2 (ja) | 1990-08-22 |
Family
ID=16563849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57208892A Granted JPS5999794A (ja) | 1982-11-29 | 1982-11-29 | 厚膜回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999794A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163891A (ja) * | 1983-03-08 | 1984-09-14 | 富士通株式会社 | セラミツク配線板 |
| JPS62154648A (ja) * | 1985-12-26 | 1987-07-09 | Toshiba Corp | バンプ形成方法 |
| JPH0362537A (ja) * | 1989-07-29 | 1991-03-18 | Ibiden Co Ltd | 電子部品塔載用基板 |
| JP2009267428A (ja) * | 2005-01-25 | 2009-11-12 | Seiko Epson Corp | デバイス実装方法 |
| WO2016114358A1 (ja) * | 2015-01-16 | 2016-07-21 | 株式会社村田製作所 | 基板、基板の製造方法及び弾性波装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5259571A (en) * | 1975-11-11 | 1977-05-17 | Oki Electric Ind Co Ltd | Substrate for face down bonding |
| JPS54137661A (en) * | 1978-04-18 | 1979-10-25 | Ngk Spark Plug Co | Method of producing integrated circuit board |
-
1982
- 1982-11-29 JP JP57208892A patent/JPS5999794A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5259571A (en) * | 1975-11-11 | 1977-05-17 | Oki Electric Ind Co Ltd | Substrate for face down bonding |
| JPS54137661A (en) * | 1978-04-18 | 1979-10-25 | Ngk Spark Plug Co | Method of producing integrated circuit board |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163891A (ja) * | 1983-03-08 | 1984-09-14 | 富士通株式会社 | セラミツク配線板 |
| JPH0144034B2 (ja) * | 1983-03-08 | 1989-09-25 | Fujitsu Ltd | |
| JPS62154648A (ja) * | 1985-12-26 | 1987-07-09 | Toshiba Corp | バンプ形成方法 |
| JPH0695519B2 (ja) * | 1985-12-26 | 1994-11-24 | 株式会社東芝 | バンプ形成方法 |
| JPH0362537A (ja) * | 1989-07-29 | 1991-03-18 | Ibiden Co Ltd | 電子部品塔載用基板 |
| JP2009267428A (ja) * | 2005-01-25 | 2009-11-12 | Seiko Epson Corp | デバイス実装方法 |
| WO2016114358A1 (ja) * | 2015-01-16 | 2016-07-21 | 株式会社村田製作所 | 基板、基板の製造方法及び弾性波装置 |
| JPWO2016114358A1 (ja) * | 2015-01-16 | 2017-08-17 | 株式会社村田製作所 | 基板、基板の製造方法及び弾性波装置 |
| CN107113967A (zh) * | 2015-01-16 | 2017-08-29 | 株式会社村田制作所 | 基板、基板的制造方法以及弹性波装置 |
| CN107113967B (zh) * | 2015-01-16 | 2019-08-06 | 株式会社村田制作所 | 基板、基板的制造方法以及弹性波装置 |
| US10797218B2 (en) | 2015-01-16 | 2020-10-06 | Murata Manufacturing Co., Ltd. | Substrate, method for manufacturing substrate, and elastic wave device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0237097B2 (ja) | 1990-08-22 |
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