JPH1154697A - 混成集積回路用基板及びその製造方法 - Google Patents
混成集積回路用基板及びその製造方法Info
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- JPH1154697A JPH1154697A JP9224281A JP22428197A JPH1154697A JP H1154697 A JPH1154697 A JP H1154697A JP 9224281 A JP9224281 A JP 9224281A JP 22428197 A JP22428197 A JP 22428197A JP H1154697 A JPH1154697 A JP H1154697A
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【課題】 全体の小面積化を図ると共に、焼成工程の実
行に伴い基板内に発生する残留応力に起因したクラック
発生を未然に防止して信頼性の向上を実現すること。 【解決手段】 厚膜多層配線基板１０のベースとなる絶
縁基板１１の上面には、抵抗体ペーストの印刷及び焼成
により厚膜抵抗素子１２などが形成される。絶縁基板１
１上には、無機系材料より成る厚膜絶縁体層１４が印刷
及び焼成工程を経ることにより積層される。その積層時
において、厚膜絶縁体層１４には厚膜抵抗素子１２の両
端部分まで延びるビアホール１５が貫通状に形成され
る。厚膜絶縁体層１４上には、導体ペーストの印刷・焼
成によって、厚膜抵抗素子１２用の端子電極１２ａがビ
アホール１５内に充填された状態で形成されると共に、
表層導体パターン１７が形成される。
行に伴い基板内に発生する残留応力に起因したクラック
発生を未然に防止して信頼性の向上を実現すること。 【解決手段】 厚膜多層配線基板１０のベースとなる絶
縁基板１１の上面には、抵抗体ペーストの印刷及び焼成
により厚膜抵抗素子１２などが形成される。絶縁基板１
１上には、無機系材料より成る厚膜絶縁体層１４が印刷
及び焼成工程を経ることにより積層される。その積層時
において、厚膜絶縁体層１４には厚膜抵抗素子１２の両
端部分まで延びるビアホール１５が貫通状に形成され
る。厚膜絶縁体層１４上には、導体ペーストの印刷・焼
成によって、厚膜抵抗素子１２用の端子電極１２ａがビ
アホール１５内に充填された状態で形成されると共に、
表層導体パターン１７が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、焼成工程を経て形
成される多層配線基板の内層に、抵抗素子やインダクタ
素子などの受動回路素子を厚膜ペースト材料により形成
する構成の混成集積回路用基板及びその製造方法に関す
る。
成される多層配線基板の内層に、抵抗素子やインダクタ
素子などの受動回路素子を厚膜ペースト材料により形成
する構成の混成集積回路用基板及びその製造方法に関す
る。
【０００２】
【従来の技術】混成集積回路に用いられる配線基板上に
厚膜抵抗素子を形成する場合、従来では、図１２に示す
ように、無機系材料より成る絶縁基板１上に、対をなす
抵抗素子用端子電極２ａ、２ａを含む複数の導体パター
ン２を導体ペーストの印刷・焼成により形成した後に、
上記端子電極２ａ、２ａ間に接続された状態の厚膜抵抗
素子３を、抵抗体ペーストの印刷・焼成により形成し、
さらに、この上に保護用のオーバーコートガラス（図示
せず）を形成することが行われている。
厚膜抵抗素子を形成する場合、従来では、図１２に示す
ように、無機系材料より成る絶縁基板１上に、対をなす
抵抗素子用端子電極２ａ、２ａを含む複数の導体パター
ン２を導体ペーストの印刷・焼成により形成した後に、
上記端子電極２ａ、２ａ間に接続された状態の厚膜抵抗
素子３を、抵抗体ペーストの印刷・焼成により形成し、
さらに、この上に保護用のオーバーコートガラス（図示
せず）を形成することが行われている。
【０００３】ところが、上記のような構成では、端子電
極２ａ及び厚膜抵抗素子３が二次元状配置となっている
関係上、図１２中に斜線帯を施した領域が厚膜抵抗素子
３にとってデッドスペースになるものであり、このため
厚膜抵抗素子３の配置に必要な面積が大きくなって、基
板全体の大面積化を来たすという問題点があった。この
ような基板全体の大面積化という問題点に対処するため
に、近年では、配線基板を多層化する基板技術が採用さ
れている。このような基板技術の一例を説明するため
に、図１４（ａ）〜（ｄ）には、厚膜多層配線基板の内
層に厚膜抵抗素子を形成する場合の一般的な工程例が示
されている。
極２ａ及び厚膜抵抗素子３が二次元状配置となっている
関係上、図１２中に斜線帯を施した領域が厚膜抵抗素子
３にとってデッドスペースになるものであり、このため
厚膜抵抗素子３の配置に必要な面積が大きくなって、基
板全体の大面積化を来たすという問題点があった。この
ような基板全体の大面積化という問題点に対処するため
に、近年では、配線基板を多層化する基板技術が採用さ
れている。このような基板技術の一例を説明するため
に、図１４（ａ）〜（ｄ）には、厚膜多層配線基板の内
層に厚膜抵抗素子を形成する場合の一般的な工程例が示
されている。
【０００４】即ち、まず、図１４（ａ）に示すように、
無機系材料より成る絶縁基板４上に、対をなす抵抗素子
用端子電極５ａ、５ａを含む複数の導体パターン５を導
体ペーストの印刷・焼成により形成する。次いで、図１
４（ｂ）に示すように、導体パターン５の端子電極５
ａ、５ａ間に接続された状態の厚膜抵抗素子６を、抵抗
体ペーストの印刷・焼成により形成する。
無機系材料より成る絶縁基板４上に、対をなす抵抗素子
用端子電極５ａ、５ａを含む複数の導体パターン５を導
体ペーストの印刷・焼成により形成する。次いで、図１
４（ｂ）に示すように、導体パターン５の端子電極５
ａ、５ａ間に接続された状態の厚膜抵抗素子６を、抵抗
体ペーストの印刷・焼成により形成する。
【０００５】この後には、図１４（ｃ）に示すように、
絶縁基板４上に例えばガラス材料より成る絶縁層７を印
刷・焼成により形成するものであり、このときには、当
該絶縁層７に対し、前記端子電極５ａに臨むビアホール
７ａを同時に形成する。そして、図１４（ｄ）に示すよ
うに、絶縁層７上に、ビアホール７ａ内に充填された状
態の端子電極８及びこれに接続された状態の導体パター
ン９を導体ペーストの印刷・焼成により形成し、以て厚
膜多層配線基板より成る混成集積回路用基板を完成させ
る。
絶縁基板４上に例えばガラス材料より成る絶縁層７を印
刷・焼成により形成するものであり、このときには、当
該絶縁層７に対し、前記端子電極５ａに臨むビアホール
７ａを同時に形成する。そして、図１４（ｄ）に示すよ
うに、絶縁層７上に、ビアホール７ａ内に充填された状
態の端子電極８及びこれに接続された状態の導体パター
ン９を導体ペーストの印刷・焼成により形成し、以て厚
膜多層配線基板より成る混成集積回路用基板を完成させ
る。
【０００６】尚、図１４の例は２層構造のものを製造す
る場合を示したが、３層以上の厚膜多層配線基板を製造
する場合には、端子電極８及び導体パターン９を形成す
るための印刷・焼成工程の実行後に、同図１４（ｂ）〜
（ｄ）の各工程を反復して行うことになる。
る場合を示したが、３層以上の厚膜多層配線基板を製造
する場合には、端子電極８及び導体パターン９を形成す
るための印刷・焼成工程の実行後に、同図１４（ｂ）〜
（ｄ）の各工程を反復して行うことになる。
【０００７】
【発明が解決しようとする課題】上記のように厚膜多層
配線基板を構成する場合、絶縁層７のための焼成工程に
おいて全体が８５０〜９００℃程度まで加熱されるのに
対して、厚膜多層配線基板の常用温度域は比較的低い
（例えば−４０〜１５０℃）ため、厚膜抵抗素子６と絶
縁層７との間には、それらの熱膨張係数の相違に起因し
た残留応力が発生することになる。
配線基板を構成する場合、絶縁層７のための焼成工程に
おいて全体が８５０〜９００℃程度まで加熱されるのに
対して、厚膜多層配線基板の常用温度域は比較的低い
（例えば−４０〜１５０℃）ため、厚膜抵抗素子６と絶
縁層７との間には、それらの熱膨張係数の相違に起因し
た残留応力が発生することになる。
【０００８】この場合、従来構成では、要部のみを拡大
して示した図１３のように、厚膜抵抗素子６が、導体パ
ターン５の端子電極５ａとのオーバーラップ部分で大き
く盛り上がった形状になる関係上、その盛り上がり部分
Ａに比較的大きな残留応力が集中することになり、これ
により厚膜抵抗素子６に上記盛り上がり部分Ａでクラッ
クが発生する場合がある。また、絶縁層７における上記
盛り上がり部分Ａと対応した部分Ｂにも応力が集中し、
しかも盛り上がり部分Ａが比較的大きくなる関係上、上
記応力集中部分Ｂにおいて絶縁層７の膜厚が薄くなり、
しかも低抗体の盛り上がり形状に沿った形状となるた
め、この部位でクラックが発生することがあり、このク
ラックが厚膜抵抗素子６まで成長する場合がある。
して示した図１３のように、厚膜抵抗素子６が、導体パ
ターン５の端子電極５ａとのオーバーラップ部分で大き
く盛り上がった形状になる関係上、その盛り上がり部分
Ａに比較的大きな残留応力が集中することになり、これ
により厚膜抵抗素子６に上記盛り上がり部分Ａでクラッ
クが発生する場合がある。また、絶縁層７における上記
盛り上がり部分Ａと対応した部分Ｂにも応力が集中し、
しかも盛り上がり部分Ａが比較的大きくなる関係上、上
記応力集中部分Ｂにおいて絶縁層７の膜厚が薄くなり、
しかも低抗体の盛り上がり形状に沿った形状となるた
め、この部位でクラックが発生することがあり、このク
ラックが厚膜抵抗素子６まで成長する場合がある。
【０００９】このため、従来構成の厚膜多層配線基板で
は、上記のように厚膜抵抗素子６にクラックが発生した
場合には、その抵抗値が目標値から変動するなどして信
頼性の低下を招くという新たな問題点が出てくる。ま
た、このような問題点は、所謂グリーンシート積層法に
より多層配線基板を製造する場合においても同様に発生
するという事情がある。また、絶縁基板４上での厚膜抵
抗素子と端子電極とによる占有スペース自体は、図１２
に示した構成のものと実質的に変わらないという事情も
ある。
は、上記のように厚膜抵抗素子６にクラックが発生した
場合には、その抵抗値が目標値から変動するなどして信
頼性の低下を招くという新たな問題点が出てくる。ま
た、このような問題点は、所謂グリーンシート積層法に
より多層配線基板を製造する場合においても同様に発生
するという事情がある。また、絶縁基板４上での厚膜抵
抗素子と端子電極とによる占有スペース自体は、図１２
に示した構成のものと実質的に変わらないという事情も
ある。
【００１０】本発明は上記のような事情に鑑みてなされ
たものであり、その目的は、全体の小面積化を図り得る
と共に、焼成工程の実行に伴い基板内に発生する残留応
力に起因したクラック発生を未然に防止して信頼性の向
上を実現できるようにした混成集積回路用基板及びその
製造方法を提供することにある。
たものであり、その目的は、全体の小面積化を図り得る
と共に、焼成工程の実行に伴い基板内に発生する残留応
力に起因したクラック発生を未然に防止して信頼性の向
上を実現できるようにした混成集積回路用基板及びその
製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載した混成集積回路用基板のように、
厚膜ペースト材料より成る受動回路素子用の端子電極
を、多層配線基板に形成したビアホールを利用して設け
る手段を採用することができる。この手段によれば、受
動回路素子とその端子電極とが三次元状に配置されるこ
とになって、端子電極を受動回路素子上からはみ出さな
い形態で形成することが可能になるから、基板全体の小
面積化を促進できるようになる。
に、請求項１に記載した混成集積回路用基板のように、
厚膜ペースト材料より成る受動回路素子用の端子電極
を、多層配線基板に形成したビアホールを利用して設け
る手段を採用することができる。この手段によれば、受
動回路素子とその端子電極とが三次元状に配置されるこ
とになって、端子電極を受動回路素子上からはみ出さな
い形態で形成することが可能になるから、基板全体の小
面積化を促進できるようになる。
【００１２】また、受動回路素子は、多層配線基板の内
層に厚膜ペースト材料を直接的に印刷することにより形
成されるものであるから、端子電極とのオーバーラップ
に起因して大きく盛り上がった形状を呈する虞がなくな
る。このため、多層配線基板を形成するための焼成工程
が行われた後において、その多層配線基板と受動回路素
子との熱膨張係数の相違に起因した残留応力が発生する
場合でも、従来構成のように残留応力が局部に集中しに
くくなり、その残留応力に起因して受動回路素子にクラ
ックが発生する事態を未然に防止できるようになる。
層に厚膜ペースト材料を直接的に印刷することにより形
成されるものであるから、端子電極とのオーバーラップ
に起因して大きく盛り上がった形状を呈する虞がなくな
る。このため、多層配線基板を形成するための焼成工程
が行われた後において、その多層配線基板と受動回路素
子との熱膨張係数の相違に起因した残留応力が発生する
場合でも、従来構成のように残留応力が局部に集中しに
くくなり、その残留応力に起因して受動回路素子にクラ
ックが発生する事態を未然に防止できるようになる。
【００１３】上記のような効果を奏する混成集積回路用
基板を製造するに当たっては、請求項４に記載したよう
な方法を採用することができる。この製造方法によれ
ば、例えば絶縁基板上に厚膜絶縁体層を１層だけ形成し
た２層構造の混成集積回路用基板を製造する際には、絶
縁基板上にペースト状の受動回路素子材料の印刷及び焼
成により受動回路素子を形成する素子形成工程を行った
後に、ペースト状の絶縁体層材料の印刷及び焼成により
上記受動回路素子の端子相当部に臨むビアホールを備え
た形態の厚膜絶縁体層を形成する絶縁層形成工程、ビア
ホール内にペースト状の導電体材料を充填した後に焼成
することにより前記受動回路素子用の端子電極を形成す
る電極形成工程を順次行う。
基板を製造するに当たっては、請求項４に記載したよう
な方法を採用することができる。この製造方法によれ
ば、例えば絶縁基板上に厚膜絶縁体層を１層だけ形成し
た２層構造の混成集積回路用基板を製造する際には、絶
縁基板上にペースト状の受動回路素子材料の印刷及び焼
成により受動回路素子を形成する素子形成工程を行った
後に、ペースト状の絶縁体層材料の印刷及び焼成により
上記受動回路素子の端子相当部に臨むビアホールを備え
た形態の厚膜絶縁体層を形成する絶縁層形成工程、ビア
ホール内にペースト状の導電体材料を充填した後に焼成
することにより前記受動回路素子用の端子電極を形成す
る電極形成工程を順次行う。
【００１４】また、当該製造方法において、絶縁基板上
に厚膜絶縁体層を複数層形成した３層構造以上の混成集
積回路用基板を製造する際には、絶縁基板上或いは絶縁
体層上にペースト状の受動回路素子材料の印刷及び焼成
により受動回路素子を形成する素子形成工程、ペースト
状の絶縁体層材料の印刷及び焼成により上記受動回路素
子の端子相当部に臨むビアホールを備えた形態の厚膜絶
縁体層を形成する絶縁層形成工程、ビアホール内にペー
スト状の導電体材料を充填した後に焼成することにより
前記受動回路素子用の端子電極を形成する電極形成工程
を、必要とする層数に応じた回数だけ交互に行うことに
なる。
に厚膜絶縁体層を複数層形成した３層構造以上の混成集
積回路用基板を製造する際には、絶縁基板上或いは絶縁
体層上にペースト状の受動回路素子材料の印刷及び焼成
により受動回路素子を形成する素子形成工程、ペースト
状の絶縁体層材料の印刷及び焼成により上記受動回路素
子の端子相当部に臨むビアホールを備えた形態の厚膜絶
縁体層を形成する絶縁層形成工程、ビアホール内にペー
スト状の導電体材料を充填した後に焼成することにより
前記受動回路素子用の端子電極を形成する電極形成工程
を、必要とする層数に応じた回数だけ交互に行うことに
なる。
【００１５】前述したような効果を奏する混成集積回路
用基板を製造するに当たっては、請求項８に記載した方
法のように、複数枚のグリーンシートとペースト状の受
動回路素子材料及び端子電極材料とを利用することもで
きる。
用基板を製造するに当たっては、請求項８に記載した方
法のように、複数枚のグリーンシートとペースト状の受
動回路素子材料及び端子電極材料とを利用することもで
きる。
【００１６】また、請求項９或いは１０に記載の構成に
より、図１０及び図１１に示される混成集積回路用基板
を得ることができる。尚、請求項１に記載の受動回路素
子の端子相当部まで延びるように形成されたビアホー
ル、及び請求項４、８に記載の受動回路素子の端子相当
部に臨むビアホールとは、例えば図１、図２、図３
（ａ）、図４〜図７、図９、図１１に示されるビアホー
ルに相当する。即ち、これらのビアホールは、何れも多
層配送基板の内層に形成された受動回路素子上に開口し
て形成されたものを示す。
より、図１０及び図１１に示される混成集積回路用基板
を得ることができる。尚、請求項１に記載の受動回路素
子の端子相当部まで延びるように形成されたビアホー
ル、及び請求項４、８に記載の受動回路素子の端子相当
部に臨むビアホールとは、例えば図１、図２、図３
（ａ）、図４〜図７、図９、図１１に示されるビアホー
ルに相当する。即ち、これらのビアホールは、何れも多
層配送基板の内層に形成された受動回路素子上に開口し
て形成されたものを示す。
【００１７】
（第１の実施形態）図１ないし図３には本発明の第１実
施例が示されており、以下これについて説明する。図１
及び図２には、完成状態の混成集積回路用基板の部分縦
断面図及び部分平面図がそれぞれ示されている。これら
図１及び図２において、厚膜多層配線基板１０のベース
となる絶縁基板１１は、例えばアルミナ、ＡｌＮ、Ｓｉ
Ｃのような無機系の基板材料より成るもので、その上面
には、抵抗体ペースト（本発明でいう厚膜ペースト材料
に相当）の印刷及び焼成により形成された厚膜抵抗素子
１２（本発明でいう受動回路素子に相当）と、導体ペー
ストの印刷及び焼成により形成された複数の内層導体パ
ターン１３とが設けられている。
施例が示されており、以下これについて説明する。図１
及び図２には、完成状態の混成集積回路用基板の部分縦
断面図及び部分平面図がそれぞれ示されている。これら
図１及び図２において、厚膜多層配線基板１０のベース
となる絶縁基板１１は、例えばアルミナ、ＡｌＮ、Ｓｉ
Ｃのような無機系の基板材料より成るもので、その上面
には、抵抗体ペースト（本発明でいう厚膜ペースト材料
に相当）の印刷及び焼成により形成された厚膜抵抗素子
１２（本発明でいう受動回路素子に相当）と、導体ペー
ストの印刷及び焼成により形成された複数の内層導体パ
ターン１３とが設けられている。
【００１８】絶縁基板１１上には、無機系材料（ガラス
系、セラミック系、或いはガラスセラミック系の材料な
ど）より成る厚膜絶縁体層１４が印刷及び焼成工程を経
ることにより積層されており、これにより、前記厚膜抵
抗素子１２は、厚膜多層配線基板１０の内層に配置され
た状態となる。この場合、上記厚膜絶縁体層１４には、
前記厚膜抵抗素子１２の両端部分（端子相当部）及び前
記内層導体パターン１３まで延びる複数のビアホール１
５が貫通状に形成されている。
系、セラミック系、或いはガラスセラミック系の材料な
ど）より成る厚膜絶縁体層１４が印刷及び焼成工程を経
ることにより積層されており、これにより、前記厚膜抵
抗素子１２は、厚膜多層配線基板１０の内層に配置され
た状態となる。この場合、上記厚膜絶縁体層１４には、
前記厚膜抵抗素子１２の両端部分（端子相当部）及び前
記内層導体パターン１３まで延びる複数のビアホール１
５が貫通状に形成されている。
【００１９】また、厚膜絶縁体層１４上には、導体ペー
ストの印刷・焼成によって、厚膜抵抗素子１２用の端子
電極１２ａ及び内層導体パターン１３用の端子電極１３
ａがビアホール１５内に充填された状態で形成されると
共に、表層導体パターン１７が形成されている。この表
層導体パターン１７には、必要に応じて銅、ニッケル、
金メッキなどが施される。
ストの印刷・焼成によって、厚膜抵抗素子１２用の端子
電極１２ａ及び内層導体パターン１３用の端子電極１３
ａがビアホール１５内に充填された状態で形成されると
共に、表層導体パターン１７が形成されている。この表
層導体パターン１７には、必要に応じて銅、ニッケル、
金メッキなどが施される。
【００２０】尚、図示しないが、上記のような構成とさ
れた厚膜多層配線基板１０上には、ＩＣチップやチップ
部品が実装されるものであり、必要に応じて保護用のオ
ーバーコートガラスが施される。
れた厚膜多層配線基板１０上には、ＩＣチップやチップ
部品が実装されるものであり、必要に応じて保護用のオ
ーバーコートガラスが施される。
【００２１】図３（ａ）〜（ｆ）には、上記厚膜多層配
線基板１０の製造工程例が摸式的に示されており、以下
これについて説明する。即ち、まず、図３（ａ）に示す
ように、前記絶縁基板１１上に、前記厚膜抵抗素子１２
のための抵抗体ペースト並びに前記内層導体パターン１
３のための導体ペーストを順次印刷した後に焼成すると
いう素子形成工程を行うことにより、厚膜抵抗素子１２
及び内層導体パターン１３を形成する。尚、この例で
は、上記抵抗体ペースト及び導体ペーストの焼成を同時
に行うことによって工程の簡素化を図るようにしたが、
それらの焼成工程を別途に行う構成としても良い。
線基板１０の製造工程例が摸式的に示されており、以下
これについて説明する。即ち、まず、図３（ａ）に示す
ように、前記絶縁基板１１上に、前記厚膜抵抗素子１２
のための抵抗体ペースト並びに前記内層導体パターン１
３のための導体ペーストを順次印刷した後に焼成すると
いう素子形成工程を行うことにより、厚膜抵抗素子１２
及び内層導体パターン１３を形成する。尚、この例で
は、上記抵抗体ペースト及び導体ペーストの焼成を同時
に行うことによって工程の簡素化を図るようにしたが、
それらの焼成工程を別途に行う構成としても良い。
【００２２】次いで、図３（ｂ）に示すように、ペース
ト状の絶縁体層材料（例えばガラス材料）を、絶縁基板
１１上に、前記厚膜抵抗素子１２の両端部分（端子相当
部）及び前記内層導体パターン１３に臨む複数のビアホ
ール１５ａを貫通状に備えた形態で印刷した後に焼成す
るという第１の絶縁層形成工程を行うことにより、前記
厚膜絶縁体層１４の下層部分１４′を形成する。
ト状の絶縁体層材料（例えばガラス材料）を、絶縁基板
１１上に、前記厚膜抵抗素子１２の両端部分（端子相当
部）及び前記内層導体パターン１３に臨む複数のビアホ
ール１５ａを貫通状に備えた形態で印刷した後に焼成す
るという第１の絶縁層形成工程を行うことにより、前記
厚膜絶縁体層１４の下層部分１４′を形成する。
【００２３】この後には、図３（ｃ）に示すように、導
電ペーストをビアホール１５ａ内に充填するための印刷
処理を行った後に焼成するという第１の電極形成工程を
行うことにより、前記端子電極１２ａ、１３ａの下層部
分１２ａ′、１３ａ′を形成する。
電ペーストをビアホール１５ａ内に充填するための印刷
処理を行った後に焼成するという第１の電極形成工程を
行うことにより、前記端子電極１２ａ、１３ａの下層部
分１２ａ′、１３ａ′を形成する。
【００２４】ここで、上記第１の絶縁層形成工程の実行
後、或いは上記第１の電極形成工程の実行後には、厚膜
抵抗素子１２の抵抗値を調整するためのトリミング工程
を行うものであり、図３（ｄ）には、第１の電極形成工
程の実行後に行うトリミング工程の例が示されている。
このトリミング工程では、厚膜抵抗素子１２の抵抗値
を、対をなす端子電極１２ａの下層部分１２ａ′に触針
させた一対のプローブ１６により測定しながら、当該厚
膜抵抗素子１２を例えばレーザトリミングするものであ
る。尚、このトリミング工程では、厚膜絶縁体層１４の
下層部分１４′も一部切除されることになる。また、厚
膜抵抗素子１２のトリミング方法としては、レーザトリ
ミングに限らず、サンドブラストトリミングやパルスト
リミングを採用しても良く、特にパルストリミングを採
用した場合には、厚膜抵抗素子１２上に絶縁層を１層以
上形成した状態でもトリミング可能になる利点がある。
後、或いは上記第１の電極形成工程の実行後には、厚膜
抵抗素子１２の抵抗値を調整するためのトリミング工程
を行うものであり、図３（ｄ）には、第１の電極形成工
程の実行後に行うトリミング工程の例が示されている。
このトリミング工程では、厚膜抵抗素子１２の抵抗値
を、対をなす端子電極１２ａの下層部分１２ａ′に触針
させた一対のプローブ１６により測定しながら、当該厚
膜抵抗素子１２を例えばレーザトリミングするものであ
る。尚、このトリミング工程では、厚膜絶縁体層１４の
下層部分１４′も一部切除されることになる。また、厚
膜抵抗素子１２のトリミング方法としては、レーザトリ
ミングに限らず、サンドブラストトリミングやパルスト
リミングを採用しても良く、特にパルストリミングを採
用した場合には、厚膜抵抗素子１２上に絶縁層を１層以
上形成した状態でもトリミング可能になる利点がある。
【００２５】上記トリミング工程が終了した後には、図
３（ｅ）に示すように、厚膜絶縁体層１４の下層部分１
４′上に、ペースト状の絶縁体層材料を、前記ビアホー
ル１５ａに臨む複数のビアホール１５ｂを貫通状に備え
た形態で印刷した後に焼成するという第２の絶縁層形成
工程を行うことにより、厚膜絶縁体層１４の上層部分１
４″を形成する。
３（ｅ）に示すように、厚膜絶縁体層１４の下層部分１
４′上に、ペースト状の絶縁体層材料を、前記ビアホー
ル１５ａに臨む複数のビアホール１５ｂを貫通状に備え
た形態で印刷した後に焼成するという第２の絶縁層形成
工程を行うことにより、厚膜絶縁体層１４の上層部分１
４″を形成する。
【００２６】尚、上述のように厚膜絶縁体層１４の形成
工程を２回（第１及び第２の絶縁層形成工程）に分けて
行うのは、ペースト状の絶縁体層材料の印刷時に気泡な
どの欠陥が発生して絶縁信頼性が低下する事態に対処す
るためであり、従って、厚膜絶縁体層１４の絶縁信頼性
を高めるために、その形成工程をさらに多数回に分けて
行う構成とすることもできる。
工程を２回（第１及び第２の絶縁層形成工程）に分けて
行うのは、ペースト状の絶縁体層材料の印刷時に気泡な
どの欠陥が発生して絶縁信頼性が低下する事態に対処す
るためであり、従って、厚膜絶縁体層１４の絶縁信頼性
を高めるために、その形成工程をさらに多数回に分けて
行う構成とすることもできる。
【００２７】この後には、図３（ｆ）に示すように、前
記表層導体パターン１７のための導体ペーストを印刷す
ると同時に導電ペーストをビアホール１５ｂ内に充填す
る印刷処理を行った後に焼成するという第２の電極形成
工程を行うことにより、前記端子電極１２ａ、１３ａの
上層層部分１２ａ″、１３ａ″を形成し、以て図１に示
すような厚膜多層配線基板１０を完成させる。
記表層導体パターン１７のための導体ペーストを印刷す
ると同時に導電ペーストをビアホール１５ｂ内に充填す
る印刷処理を行った後に焼成するという第２の電極形成
工程を行うことにより、前記端子電極１２ａ、１３ａの
上層層部分１２ａ″、１３ａ″を形成し、以て図１に示
すような厚膜多層配線基板１０を完成させる。
【００２８】尚、本実施例では、上記した各工程での焼
成動作を所謂エア焼成により行うようにしており、これ
に伴い導電体ペーストとして貴金属系（Ａｇ、Ａｇ／Ｐ
ｄ系など）の材料を使用すると共に、低抗体ペーストと
してルテニウム系の材料を使用する構成としている。
成動作を所謂エア焼成により行うようにしており、これ
に伴い導電体ペーストとして貴金属系（Ａｇ、Ａｇ／Ｐ
ｄ系など）の材料を使用すると共に、低抗体ペーストと
してルテニウム系の材料を使用する構成としている。
【００２９】上記した本実施例によれば、抵抗体ペース
トを印刷及び焼成して形成される厚膜抵抗素子１２用の
端子電極１２ａを、厚膜多層配線基板１０に形成したビ
アホール１５に導体ペーストを充填した状態で印刷・焼
成することにより形成する構成としている。この結果、
厚膜抵抗素子１２とその端子電極１２ａとが三次元状に
配置されることになって、図２に示すように端子電極１
２ａを厚膜抵抗素子１２上からはみ出さない形態で形成
できるようになるから、図１２に示した従来構成に比べ
て基板全体の小面積化を促進できるようになる。
トを印刷及び焼成して形成される厚膜抵抗素子１２用の
端子電極１２ａを、厚膜多層配線基板１０に形成したビ
アホール１５に導体ペーストを充填した状態で印刷・焼
成することにより形成する構成としている。この結果、
厚膜抵抗素子１２とその端子電極１２ａとが三次元状に
配置されることになって、図２に示すように端子電極１
２ａを厚膜抵抗素子１２上からはみ出さない形態で形成
できるようになるから、図１２に示した従来構成に比べ
て基板全体の小面積化を促進できるようになる。
【００３０】また、厚膜抵抗素子１２は、多層配線基板
１０の内層である絶縁基板１１の上面に抵抗体ペースト
を直接的に印刷することにより形成されるものであるか
ら、図１３に示した従来構成のように、当該厚膜抵抗素
子１２が端子電極１２ａとのオーバーラップに起因して
大きく盛り上がった形状を呈する虞がなくなる。
１０の内層である絶縁基板１１の上面に抵抗体ペースト
を直接的に印刷することにより形成されるものであるか
ら、図１３に示した従来構成のように、当該厚膜抵抗素
子１２が端子電極１２ａとのオーバーラップに起因して
大きく盛り上がった形状を呈する虞がなくなる。
【００３１】このため、多層配線基板１０を形成するた
めの焼成工程、特には厚膜絶縁層１４のための第１及び
第２の絶縁層形成工程における焼成工程が行われた後に
おいて、その厚膜絶縁層１４と厚膜抵抗素子１２との熱
膨張係数の相違に起因した残留応力が発生する場合で
も、従来構成のように残留応力が集中しにくくなり、そ
の残留応力に起因して厚膜抵抗素子１２にクラックが発
生する事態を未然に防止できるようになる。
めの焼成工程、特には厚膜絶縁層１４のための第１及び
第２の絶縁層形成工程における焼成工程が行われた後に
おいて、その厚膜絶縁層１４と厚膜抵抗素子１２との熱
膨張係数の相違に起因した残留応力が発生する場合で
も、従来構成のように残留応力が集中しにくくなり、そ
の残留応力に起因して厚膜抵抗素子１２にクラックが発
生する事態を未然に防止できるようになる。
【００３２】さらに、上記実施例では、第１の絶縁層形
成工程（図３（ｂ）参照）において厚膜絶縁体層１４の
下層部分１４′を形成し、且つ第１の電極形成工程（図
３（ｃ）参照）において端子電極１２ａの下層部分１２
ａ′を形成した段階、つまり厚膜絶縁体層１４の厚さ寸
法が比較的小さい段階で、厚膜抵抗素子１２のトリミン
グ工程（図３（ｄ）参照）を行うようにしている関係
上、そのトリミング工程を容易に行うことができる利点
がある。
成工程（図３（ｂ）参照）において厚膜絶縁体層１４の
下層部分１４′を形成し、且つ第１の電極形成工程（図
３（ｃ）参照）において端子電極１２ａの下層部分１２
ａ′を形成した段階、つまり厚膜絶縁体層１４の厚さ寸
法が比較的小さい段階で、厚膜抵抗素子１２のトリミン
グ工程（図３（ｄ）参照）を行うようにしている関係
上、そのトリミング工程を容易に行うことができる利点
がある。
【００３３】尚、厚膜絶縁体層１４の下層部分１４′を
形成した後に厚膜抵抗素子１２のトリミング工程を行う
のは、厚膜絶縁体層１４を焼成により形成する際に、そ
の絶縁体層材料の成分が厚膜抵抗素子１２中に侵入、或
いは相互反応して抵抗値を増大させるという現象に対処
するためである。
形成した後に厚膜抵抗素子１２のトリミング工程を行う
のは、厚膜絶縁体層１４を焼成により形成する際に、そ
の絶縁体層材料の成分が厚膜抵抗素子１２中に侵入、或
いは相互反応して抵抗値を増大させるという現象に対処
するためである。
【００３４】つまり、一般的に、厚膜抵抗体上に厚膜絶
縁体層を複数回に渡って形成する場合における抵抗値変
動は、その厚膜抵抗体と直接的に接する第１層目の絶縁
体層の形成時に大きくなるが、第２層目の絶縁層の形成
以降は極めて小さくなるという事情がある。従って、上
記のように、厚膜絶縁体層１４の下層部分１４′を形成
した後に厚膜抵抗素子１２のトリミング工程を行う構成
であれば、当該厚膜抵抗素子１２の抵抗値が初期設定値
から大きく変動する事態を確実に防止できるようにな
り、しかも、このように、厚膜絶縁体層１４が比較的薄
い段階でトリミングを行うことは、その容易性を考慮し
た場合に非常に望ましいものとなる。
縁体層を複数回に渡って形成する場合における抵抗値変
動は、その厚膜抵抗体と直接的に接する第１層目の絶縁
体層の形成時に大きくなるが、第２層目の絶縁層の形成
以降は極めて小さくなるという事情がある。従って、上
記のように、厚膜絶縁体層１４の下層部分１４′を形成
した後に厚膜抵抗素子１２のトリミング工程を行う構成
であれば、当該厚膜抵抗素子１２の抵抗値が初期設定値
から大きく変動する事態を確実に防止できるようにな
り、しかも、このように、厚膜絶縁体層１４が比較的薄
い段階でトリミングを行うことは、その容易性を考慮し
た場合に非常に望ましいものとなる。
【００３５】また、第１の絶縁層形成工程（図３（ｂ）
参照）において厚膜絶縁体層１４の下層部分１４′を形
成した段階で上記トリミング工程を行う構成としても良
く、この場合には、抵抗値測定用の一対のプローブ１６
を厚膜抵抗素子１２の両端部分（端子相当部）に直接的
に触針させることになる。
参照）において厚膜絶縁体層１４の下層部分１４′を形
成した段階で上記トリミング工程を行う構成としても良
く、この場合には、抵抗値測定用の一対のプローブ１６
を厚膜抵抗素子１２の両端部分（端子相当部）に直接的
に触針させることになる。
【００３６】（第２の実施の形態）図４及び図５には本
発明の第２実施例が示されており、以下これについて前
記第１実施例と異なる部分のみ説明する。即ち、この実
施例では、絶縁基板１１上に、スパイラル形状の厚膜抵
抗素子１８を抵抗体ペーストの印刷及び焼成により形成
した点に特徴を有する。この場合、厚膜絶縁体層１４に
は、厚膜抵抗素子１８の両端部分（端子相当部）まで延
びる一対のビアホール１９が貫通状に形成される。ま
た、厚膜絶縁体層１４上には、導体ペーストの印刷・焼
成によって、厚膜抵抗素子１８用の端子電極１８ａがビ
アホール１９内に充填された状態で形成されると共に、
表層導体パターン２０が形成されている。
発明の第２実施例が示されており、以下これについて前
記第１実施例と異なる部分のみ説明する。即ち、この実
施例では、絶縁基板１１上に、スパイラル形状の厚膜抵
抗素子１８を抵抗体ペーストの印刷及び焼成により形成
した点に特徴を有する。この場合、厚膜絶縁体層１４に
は、厚膜抵抗素子１８の両端部分（端子相当部）まで延
びる一対のビアホール１９が貫通状に形成される。ま
た、厚膜絶縁体層１４上には、導体ペーストの印刷・焼
成によって、厚膜抵抗素子１８用の端子電極１８ａがビ
アホール１９内に充填された状態で形成されると共に、
表層導体パターン２０が形成されている。
【００３７】このような構成の本実施例によれば、厚膜
抵抗素子１８の耐サージ性の向上を実現できることにな
る。つまり、一般的に抵抗体に印加される電界強度Ｅ
は、その抵抗体長をｌ、印加電圧をＶとした場合、Ｅ＝
Ｖ／ｌで得られるものであり、従って、本実施例のよう
に厚膜抵抗素子１８の抵抗体長を大きくすれば耐サージ
性が向上するようになる。また、大きな抵抗値を必要と
する場合にも比較的小さい占有面積で済むようになる。
抵抗素子１８の耐サージ性の向上を実現できることにな
る。つまり、一般的に抵抗体に印加される電界強度Ｅ
は、その抵抗体長をｌ、印加電圧をＶとした場合、Ｅ＝
Ｖ／ｌで得られるものであり、従って、本実施例のよう
に厚膜抵抗素子１８の抵抗体長を大きくすれば耐サージ
性が向上するようになる。また、大きな抵抗値を必要と
する場合にも比較的小さい占有面積で済むようになる。
【００３８】（第３の実施の形態）図６には本発明の第
３実施例が示されており、以下これについて前記第１実
施例と異なる部分のみ説明する。即ち、この第３実施例
は、絶縁基板１１上に２層の厚膜絶縁体層２１及び２２
を積層した構造の厚膜多層配線基板１０′を用いたこと
に特徴を有する。具体的には、図６の例では、絶縁基板
１１の上面に、導体ペーストの印刷及び焼成により形成
された複数の内層導体パターン２３を設けており（厚膜
抵抗素子を形成することも可能）、この絶縁基板１１上
には、無機系材料より成る厚膜絶縁体層２１が印刷及び
焼成工程を経ることにより積層されている。
３実施例が示されており、以下これについて前記第１実
施例と異なる部分のみ説明する。即ち、この第３実施例
は、絶縁基板１１上に２層の厚膜絶縁体層２１及び２２
を積層した構造の厚膜多層配線基板１０′を用いたこと
に特徴を有する。具体的には、図６の例では、絶縁基板
１１の上面に、導体ペーストの印刷及び焼成により形成
された複数の内層導体パターン２３を設けており（厚膜
抵抗素子を形成することも可能）、この絶縁基板１１上
には、無機系材料より成る厚膜絶縁体層２１が印刷及び
焼成工程を経ることにより積層されている。
【００３９】上記厚膜絶縁体層２１には、前記内層導体
パターン２３まで延びる複数のビアホール２４が貫通状
に形成されており、この厚膜絶縁体層２１上には、抵抗
体ペーストの印刷・焼成によって厚膜抵抗素子１２が形
成される。さらに、厚膜絶縁体層２２には、導体ペース
トの印刷・焼成によって、内層導体パターン２３用の端
子電極２３ａがビアホール２４内に充填された状態で形
成されると共に、内層導体パターン２５が形成されてい
る。
パターン２３まで延びる複数のビアホール２４が貫通状
に形成されており、この厚膜絶縁体層２１上には、抵抗
体ペーストの印刷・焼成によって厚膜抵抗素子１２が形
成される。さらに、厚膜絶縁体層２２には、導体ペース
トの印刷・焼成によって、内層導体パターン２３用の端
子電極２３ａがビアホール２４内に充填された状態で形
成されると共に、内層導体パターン２５が形成されてい
る。
【００４０】上記厚膜絶縁層２１上には、これと同じ無
機系材料より成る厚膜絶縁体層２２が印刷及び焼成工程
を経ることにより積層されており、これにより、前記厚
膜抵抗素子１２は、厚膜多層配線基板１０′の内層に配
置された状態となる。この場合、上記厚膜絶縁体層２２
には、前記厚膜抵抗素子１２の両端部分（端子相当部）
まで延びる複数のビアホール２６が貫通状に形成されて
いる。
機系材料より成る厚膜絶縁体層２２が印刷及び焼成工程
を経ることにより積層されており、これにより、前記厚
膜抵抗素子１２は、厚膜多層配線基板１０′の内層に配
置された状態となる。この場合、上記厚膜絶縁体層２２
には、前記厚膜抵抗素子１２の両端部分（端子相当部）
まで延びる複数のビアホール２６が貫通状に形成されて
いる。
【００４１】また、厚膜絶縁体層２２上には、導体ペー
ストの印刷・焼成によって、厚膜抵抗素子１２用の端子
電極１２ａがビアホール２６内に充填された状態で形成
されると共に、表層導体パターン２７が形成されてい
る。
ストの印刷・焼成によって、厚膜抵抗素子１２用の端子
電極１２ａがビアホール２６内に充填された状態で形成
されると共に、表層導体パターン２７が形成されてい
る。
【００４２】尚、厚膜絶縁体層２１及び２２の各形成工
程は、前記第１実施例と同様に２回以上に分けて行うこ
とが望ましい。
程は、前記第１実施例と同様に２回以上に分けて行うこ
とが望ましい。
【００４３】（第４の実施の形態）図７には本発明の第
４実施例が示されており、以下これについて前記第１実
施例と異なる部分のみ説明する。この第４実施例では、
周知のグリーンシートを利用して多層配線基板を形成し
た点に特徴を有するもので、図７には摸式的な断面構造
が示されている。具体的には、多層配線基板２８は、例
えば３層の絶縁体層２９ａ〜２９ｃを積層した構成とな
っており、最下層の絶縁体層２９ａの上面には、厚膜抵
抗素子３０（受動回路素子に相当）及び内層導体パター
ン３１が設けられる。
４実施例が示されており、以下これについて前記第１実
施例と異なる部分のみ説明する。この第４実施例では、
周知のグリーンシートを利用して多層配線基板を形成し
た点に特徴を有するもので、図７には摸式的な断面構造
が示されている。具体的には、多層配線基板２８は、例
えば３層の絶縁体層２９ａ〜２９ｃを積層した構成とな
っており、最下層の絶縁体層２９ａの上面には、厚膜抵
抗素子３０（受動回路素子に相当）及び内層導体パター
ン３１が設けられる。
【００４４】中間層の絶縁体層２９ｂには、前記厚膜抵
抗素子３０の両端部分（端子相当部）及び前記内層導体
パターン３１まで延びる複数のビアホール３２が貫通状
に形成されていると共に、このビアホール３２を埋める
ようにして厚膜抵抗素子３０用の端子電極３０ａ及び内
層導体パターン３１用の端子電極３１ａが形成されてい
る。また、当該絶縁体層２９ｂの上面には、上記端子電
極３０ａ及び３１ａに接続されたものを含む内層導体パ
ターン３３が形成されている。
抗素子３０の両端部分（端子相当部）及び前記内層導体
パターン３１まで延びる複数のビアホール３２が貫通状
に形成されていると共に、このビアホール３２を埋める
ようにして厚膜抵抗素子３０用の端子電極３０ａ及び内
層導体パターン３１用の端子電極３１ａが形成されてい
る。また、当該絶縁体層２９ｂの上面には、上記端子電
極３０ａ及び３１ａに接続されたものを含む内層導体パ
ターン３３が形成されている。
【００４５】最上層の絶縁体層２９ｃには、前記内層導
体パターン３３まで延びる複数のビアホール３４が貫通
状に形成されていると共に、このビアホール３４を埋め
るようにして導体フィル３４ａが形成されている。ま
た、当該絶縁体層２９ｃの上面には、上記導体フィル３
４ａに接続されたものを含む表層導体パターン３５が形
成されている。
体パターン３３まで延びる複数のビアホール３４が貫通
状に形成されていると共に、このビアホール３４を埋め
るようにして導体フィル３４ａが形成されている。ま
た、当該絶縁体層２９ｃの上面には、上記導体フィル３
４ａに接続されたものを含む表層導体パターン３５が形
成されている。
【００４６】上記のような多層配線基板２８は、以下に
述べるような各工程を経ることにより製造できる。即
ち、絶縁体層２９ａの材料となるグリーンシートに対し
て、厚膜抵抗素子３０の材料となる抵抗体ペースト、内
層導体パターン３１の材料となる導体ペーストを印刷す
る印刷工程を行う。また、絶縁体層２９ｂ及び２９ｃの
材料となる各グリーンシートに対して、ビアホール３２
及び３４を形成する穿孔工程と、端子電極３１ａ、導体
フィル３４ａ、内層導体パターン３３及び表層導体パタ
ーン３４の材料となる導体ペーストを印刷する印刷工程
を行う。この後には、上記３枚のグリーンシートを積層
してホットプレスし、この状態から多層配線基板２８に
対応した形状に切断した後に焼成する工程を行うことに
より、当該多層配線基板２８を完成させる。尚、表層導
体パターン３５には必要に応じて銅、ニッケル、金メッ
キなどを施す。
述べるような各工程を経ることにより製造できる。即
ち、絶縁体層２９ａの材料となるグリーンシートに対し
て、厚膜抵抗素子３０の材料となる抵抗体ペースト、内
層導体パターン３１の材料となる導体ペーストを印刷す
る印刷工程を行う。また、絶縁体層２９ｂ及び２９ｃの
材料となる各グリーンシートに対して、ビアホール３２
及び３４を形成する穿孔工程と、端子電極３１ａ、導体
フィル３４ａ、内層導体パターン３３及び表層導体パタ
ーン３４の材料となる導体ペーストを印刷する印刷工程
を行う。この後には、上記３枚のグリーンシートを積層
してホットプレスし、この状態から多層配線基板２８に
対応した形状に切断した後に焼成する工程を行うことに
より、当該多層配線基板２８を完成させる。尚、表層導
体パターン３５には必要に応じて銅、ニッケル、金メッ
キなどを施す。
【００４７】（その他の実施の形態）例えば第１実施例
の構成において、図８のような抵抗Ｒ１及びＲ２を直列
に接続した抵抗パターンを形成する場合には、図９に示
すように、抵抗Ｒ１及びＲ２のための厚膜抵抗素子３６
（受動回路素子）の両端に端子電極３６ａ、３６ａを設
けると共に、当該厚膜抵抗素子３６を抵抗Ｒ１及びＲ２
の抵抗値で案分する位置に端子電極３６ｂを設ける構成
とすれば良い。
の構成において、図８のような抵抗Ｒ１及びＲ２を直列
に接続した抵抗パターンを形成する場合には、図９に示
すように、抵抗Ｒ１及びＲ２のための厚膜抵抗素子３６
（受動回路素子）の両端に端子電極３６ａ、３６ａを設
けると共に、当該厚膜抵抗素子３６を抵抗Ｒ１及びＲ２
の抵抗値で案分する位置に端子電極３６ｂを設ける構成
とすれば良い。
【００４８】また、例えば第１実施例の構成において、
図１０のような抵抗Ｒ３、Ｒ４、Ｒ５をスター接続した
抵抗パターンを形成する場合には、図１１に示すよう
に、抵抗Ｒ３及びＲ４のための厚膜抵抗素子３７（受動
回路素子）の両端に端子電極３７ａ、３７ａを設ける一
方で、当該厚膜抵抗素子３７を抵抗Ｒ３及びＲ４の抵抗
値で案分する位置にビアホールを形成し、このビアホー
ル内に抵抗Ｒ５のための抵抗体３７ｂを埋め込みむ構成
とすれば良い。
図１０のような抵抗Ｒ３、Ｒ４、Ｒ５をスター接続した
抵抗パターンを形成する場合には、図１１に示すよう
に、抵抗Ｒ３及びＲ４のための厚膜抵抗素子３７（受動
回路素子）の両端に端子電極３７ａ、３７ａを設ける一
方で、当該厚膜抵抗素子３７を抵抗Ｒ３及びＲ４の抵抗
値で案分する位置にビアホールを形成し、このビアホー
ル内に抵抗Ｒ５のための抵抗体３７ｂを埋め込みむ構成
とすれば良い。
【００４９】この場合、端子電極３６ｂの材料や抵抗体
３７ｂの材料はペースト状態のもので、ビアホール内に
印刷して充填された後に焼成して形成されることにな
る。また、図９に示される端子電極３６ｂを設ける構成
や図１１に示される抵抗体３７ｂを設ける構成は、例え
ば第４実施例に示されるグリーンシート積層基板にも適
用可能である。この場合には、端子電極３６ｂの材料や
抵抗体３７ｂの材料はペースト状態のもので、ビアホー
ル内に印刷して充填された後に全てのグリーンシートが
積層されてから一括焼成されることになる。
３７ｂの材料はペースト状態のもので、ビアホール内に
印刷して充填された後に焼成して形成されることにな
る。また、図９に示される端子電極３６ｂを設ける構成
や図１１に示される抵抗体３７ｂを設ける構成は、例え
ば第４実施例に示されるグリーンシート積層基板にも適
用可能である。この場合には、端子電極３６ｂの材料や
抵抗体３７ｂの材料はペースト状態のもので、ビアホー
ル内に印刷して充填された後に全てのグリーンシートが
積層されてから一括焼成されることになる。
【００５０】また、上記各実施例では、多層配線基板の
内層に配置する受動回路素子として厚膜抵抗素子を例に
挙げたが、これに限らず、厚膜ペースト材料より成るイ
ンダクタ素子やコンデンサ素子を対象とすることができ
る。
内層に配置する受動回路素子として厚膜抵抗素子を例に
挙げたが、これに限らず、厚膜ペースト材料より成るイ
ンダクタ素子やコンデンサ素子を対象とすることができ
る。
【図１】本発明の第１実施例を示す部分縦断面図
【図２】部分平面図
【図３】製造工程を摸式的に示す縦断面図
【図４】本発明の第２実施例を示す要部の縦断面図
【図５】同要部の平面図
【図６】本発明の第３実施例を示す部分縦断面図
【図７】本発明の第４実施例を示す部分縦断面図
【図８】第１実施例の変形例を示す回路構成図
【図９】同変形例の回路構成を実現するための構造を示
す部分断面図
す部分断面図
【図１０】第１実施例の他の変形例を示す回路構成図
【図１１】同変形例の回路構成を実現するための構造を
示す部分断面図
示す部分断面図
【図１２】従来例を説明するための要部の平面図
【図１３】同縦断面図
【図１４】従来の製造工程を摸式的に示す断面図
１０、１０′は厚膜多層配線基板、１１は絶縁基板、１
２は厚膜抵抗素子（受動回路素子）、１２ａは端子電
極、１４は厚膜絶縁体層、１５、１５ａ、１５ｂはビア
ホール、１６はプローブ、１８は厚膜抵抗素子、１８ａ
は端子電極、１９はビアホール、２１、２２は厚膜絶縁
体層、２４、２６はビアホール、２８は多層配線基板、
２９ａ〜２９ｃは絶縁体層、３０は厚膜抵抗素子（受動
回路素子）、３０ａは端子電極、３２、３４はビアホー
ル、３６は厚膜抵抗素子（受動回路素子）、３６ａ、３
６ｂは端子電極、３７は厚膜抵抗素子（受動回路素
子）、３７ａは端子電極、３７ｂは抵抗体を示す。
２は厚膜抵抗素子（受動回路素子）、１２ａは端子電
極、１４は厚膜絶縁体層、１５、１５ａ、１５ｂはビア
ホール、１６はプローブ、１８は厚膜抵抗素子、１８ａ
は端子電極、１９はビアホール、２１、２２は厚膜絶縁
体層、２４、２６はビアホール、２８は多層配線基板、
２９ａ〜２９ｃは絶縁体層、３０は厚膜抵抗素子（受動
回路素子）、３０ａは端子電極、３２、３４はビアホー
ル、３６は厚膜抵抗素子（受動回路素子）、３６ａ、３
６ｂは端子電極、３７は厚膜抵抗素子（受動回路素
子）、３７ａは端子電極、３７ｂは抵抗体を示す。
Claims (10)
- 【請求項１】 焼成工程を経て形成される多層配線基板
の内層に厚膜ペースト材料より成る受動回路素子を配置
する構成の混成集積回路用基板において、 前記多層配線基板に前記受動回路素子の端子相当部まで
延びるように形成されたビアホールと、 このビアホール内に導電体を充填することにより形成さ
れた受動回路素子用の端子電極とを備えたことを特徴と
する混成集積回路用基板。 - 【請求項２】 前記多層配線基板は、絶縁基板上に厚膜
絶縁体層を焼成工程により積層して構成され、前記ビア
ホールは前記厚膜絶縁体層を貫通した状態で形成された
ものであることを特徴とする請求項１記載の混成集積回
路用基板。 - 【請求項３】 前記多層配線基板は、複数枚のグリーン
シートを積層した状態で焼成することにより構成され、
前記ビアホールは、前記グリーンシートに当該グリーン
シートを貫通した状態で予め形成されたものであること
を特徴とする請求項１記載の混成集積回路用基板。 - 【請求項４】 絶縁基板上に厚膜絶縁体層を焼成工程に
より積層して成る多層配線基板より構成される混成集積
回路用基板の製造方法において、 前記絶縁基板上または厚膜絶縁体層上にペースト状の受
動回路素子材料を印刷した後に焼成することにより受動
回路素子を形成する素子形成工程と、 ペースト状の絶縁体層材料を前記受動回路素子の端子相
当部に臨むビアホールを備えた形態で印刷した後に焼成
することにより前記厚膜絶縁体層を形成する絶縁層形成
工程と、 前記ビアホール内にペースト状の導電体材料を充填した
後に焼成することにより前記受動回路素子用の端子電極
を形成する電極形成工程とを含んで成る混成集積回路用
基板の製造方法。 - 【請求項５】 前記受動回路素子が抵抗素子である場合
には、前記絶縁層形成工程により上記抵抗素子を覆う厚
膜絶縁体層を形成した後に、その抵抗素子の抵抗値をプ
ローブにより測定しながら当該抵抗素子をトリミングす
るトリミング工程を行うことを特徴とする請求項４記載
の混成集積回路用基板の製造方法。 - 【請求項６】 前記絶縁層形成工程では、ペースト状の
絶縁体層材料の印刷及び焼成を２回以上行うことにより
１層分の厚膜絶縁体層を形成するように構成され、 前記トリミング工程を１回目の絶縁体層材料の印刷及び
焼成が終了した時点で行うことを特徴とする請求項５記
載の混成集積回路用基板の製造方法。 - 【請求項７】 前記受動回路素子が抵抗素子である場合
には、前記電極形成工程の実行後に、前記抵抗素子の両
端抵抗を前記端子電極を通じて測定しながら当該抵抗素
子をトリミングするトリミング工程を行うことを特徴と
する請求項４記載の混成集積回路用基板の製造方法。 - 【請求項８】 複数の絶縁体層を焼成工程により形成し
て成る多層配線基板より構成される混成集積回路用基板
の製造方法において、 前記絶縁体層の材料となるグリーンシートにペースト状
の受動回路素子材料を印刷する印刷工程と、 前記グリーンシートに前記受動回路素子の端子相当部位
に臨むビアホールを形成する穿孔工程と、 前記ビアホール内にペースト状の端子電極材料を充填す
る充填工程と、 複数枚のグリーンシートを積層した状態で焼成する焼成
工程とを行うことを特徴とする混成集積回路用基板の製
造方法。 - 【請求項９】 前記ビアホール内に適宜抵抗体を設けた
ことを特徴とする請求項１ないし３の何れかに記載の混
成集積回路用基板。 - 【請求項１０】 前記ビアホール内にペースト上の抵抗
体材料を充填する充填工程を含むことを特徴とする請求
項４ないし８の何れかに記載の混成集積回路用基板の製
造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22428197A JP4032459B2 (ja) | 1997-08-05 | 1997-08-05 | 混成集積回路用基板及びその製造方法 |
| DE19834640A DE19834640A1 (de) | 1997-08-05 | 1998-07-31 | Mehrschicht-Leiterbahnsubstrat für einen integrierten Hybrid-Schaltkreis, sowie Verfahren zu dessen Herstellung |
| US09/128,670 US6201286B1 (en) | 1997-08-05 | 1998-08-04 | Multilayer wiring substrate for hybrid integrated circuit and method for manufacturing the same |
| US09/772,873 US6458670B2 (en) | 1997-08-05 | 2001-01-31 | Method of manufacturing a circuit substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22428197A JP4032459B2 (ja) | 1997-08-05 | 1997-08-05 | 混成集積回路用基板及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH1154697A true JPH1154697A (ja) | 1999-02-26 |
| JP4032459B2 JP4032459B2 (ja) | 2008-01-16 |
Family
ID=16811320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22428197A Expired - Fee Related JP4032459B2 (ja) | 1997-08-05 | 1997-08-05 | 混成集積回路用基板及びその製造方法 |
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|---|---|
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| DE (1) | DE19834640A1 (ja) |
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| KR100789521B1 (ko) | 2006-09-28 | 2007-12-28 | 삼성전기주식회사 | 다층 인쇄회로기판의 제조방법 |
| JP2009135196A (ja) * | 2007-11-29 | 2009-06-18 | Fujikura Ltd | 多層プリント配線板およびその製造方法 |
| JP2011228453A (ja) * | 2010-04-19 | 2011-11-10 | Jtekt Corp | 多層回路基板、モータ制御装置及び車両用操舵装置 |
| US9012976B2 (en) | 2012-07-27 | 2015-04-21 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US9136392B2 (en) | 2012-08-28 | 2015-09-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
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| US20030112110A1 (en) * | 2001-09-19 | 2003-06-19 | Mark Pavier | Embedded inductor for semiconductor device circuit |
| US7239524B2 (en) * | 2001-10-12 | 2007-07-03 | Intel Corporation | Resistive element apparatus and method |
| KR100462878B1 (ko) * | 2002-03-22 | 2004-12-17 | 삼성전자주식회사 | 길이가 긴 부하저항을 구비한 반도체 장치 및 그의 제조방법 |
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| JP2004140117A (ja) * | 2002-10-16 | 2004-05-13 | Hitachi Ltd | 多層回路基板、及び多層回路基板の製造方法 |
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| DE102004038988B3 (de) * | 2004-08-10 | 2006-01-19 | Siemens Ag | Strömungssensor |
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| KR102464157B1 (ko) | 2015-11-06 | 2022-11-11 | 삼성전자주식회사 | 안테나 장치 및 그것을 포함하는 전자 장치 |
| DE102016106681A1 (de) * | 2016-04-12 | 2017-10-12 | First Sensor Lewicki GmbH | Elektronische Baugruppe |
| DE102017102219A1 (de) | 2017-02-06 | 2018-08-09 | Sennheiser Electronic Gmbh & Co. Kg | Planardynamischer Wandler |
| CN109819582A (zh) * | 2017-11-22 | 2019-05-28 | 奇酷互联网络科技（深圳）有限公司 | 电路板、电量监测电路、电路板制作方法及电子设备 |
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| JPS5771160A (en) * | 1980-10-22 | 1982-05-01 | Sony Corp | Manufacture of thick film printed circuit substrate |
| KR900004379B1 (ko) * | 1983-09-16 | 1990-06-23 | 마쯔시다덴기산교 가부시기가이샤 | 세라믹 다층기판 및 그 제조방법 |
| JP2712295B2 (ja) | 1988-05-26 | 1998-02-10 | 株式会社デンソー | 混成集積回路 |
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1997
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-
1998
- 1998-07-31 DE DE19834640A patent/DE19834640A1/de not_active Ceased
- 1998-08-04 US US09/128,670 patent/US6201286B1/en not_active Expired - Lifetime
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2001
- 2001-01-31 US US09/772,873 patent/US6458670B2/en not_active Expired - Lifetime
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