JPS61142761A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61142761A JPS61142761A JP26449684A JP26449684A JPS61142761A JP S61142761 A JPS61142761 A JP S61142761A JP 26449684 A JP26449684 A JP 26449684A JP 26449684 A JP26449684 A JP 26449684A JP S61142761 A JPS61142761 A JP S61142761A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- layer
- groove
- electrode layer
- metal electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 239000010703 silicon Substances 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 13
- 239000002184 metal Substances 0.000 abstract description 22
- 239000003990 capacitor Substances 0.000 abstract description 15
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 10
- 239000003960 organic solvent Substances 0.000 abstract description 3
- 238000000059 patterning Methods 0.000 abstract description 2
- 150000001875 compounds Chemical class 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 42
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 244000005687 Poranopsis paniculata Species 0.000 description 1
- 229910018885 Pt—Au Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001846 repelling effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Weting (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ハイブリッドＩＣに用いられるコンデンサ又
は抵抗すなわち個別素子の製造方法に関する。
は抵抗すなわち個別素子の製造方法に関する。
（従来の技術）
半導体技術の進歩に伴い、自動車電装品、ビデオ、チュ
〒ナー等の広範囲の分野でＩ Ｃ、ＬＳＩ等が採用され
て、これらの装置は小型化、高信来性化してきた。これ
を更に進めるために、従来個別半導体やコンデンサ、抵
抗等で構成されている周辺装置もＩＣ化の要求が高まっ
ている。そのため、近年これらを印刷形成した基板上に
直接マウントしたハイブリッドＩＣが注目される様にな
った。
〒ナー等の広範囲の分野でＩ Ｃ、ＬＳＩ等が採用され
て、これらの装置は小型化、高信来性化してきた。これ
を更に進めるために、従来個別半導体やコンデンサ、抵
抗等で構成されている周辺装置もＩＣ化の要求が高まっ
ている。そのため、近年これらを印刷形成した基板上に
直接マウントしたハイブリッドＩＣが注目される様にな
った。
高性能、高信頼性のハイブリッドＩＣが要求される際、
このＩＣを構成する各素子は個別に高精度、高品質、高
信頼性のものであることが要求される。従来の個別素子
をコンデンサを例にとって説明すれば、［集積回路（Ｉ
ＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ）Ｊ（近代科学
社刊）２４２ページ〜２４３ページに記載されている様
な二酸化シリコン・コンデンサがあげられる。これは同
文献２４３ページに記載されている効果の他に写真技術
により電極の大きさを極めて正確に形成できるので、容
量を正確に定めることができるという長所を有する。
このＩＣを構成する各素子は個別に高精度、高品質、高
信頼性のものであることが要求される。従来の個別素子
をコンデンサを例にとって説明すれば、［集積回路（Ｉ
ＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ）Ｊ（近代科学
社刊）２４２ページ〜２４３ページに記載されている様
な二酸化シリコン・コンデンサがあげられる。これは同
文献２４３ページに記載されている効果の他に写真技術
により電極の大きさを極めて正確に形成できるので、容
量を正確に定めることができるという長所を有する。
通常用いられているコンデンサは、上記のものを改良し
たもので、これを第２図に示す。
たもので、これを第２図に示す。
第２図において、コンデンサはＳｌ基板２１上に酸化膜
２２が形成され、酸化膜２２上には金属電極層２３が形
成されて構成される。Ｓｔ基板２ノは、Ｐ型又はＮ型の
不純物を含み抵抗が小さくなっている。基板２ノの角は
段になっておシこの上を酸化膜２２からなる絶縁層によ
シ被覆されている。
２２が形成され、酸化膜２２上には金属電極層２３が形
成されて構成される。Ｓｔ基板２ノは、Ｐ型又はＮ型の
不純物を含み抵抗が小さくなっている。基板２ノの角は
段になっておシこの上を酸化膜２２からなる絶縁層によ
シ被覆されている。
これは、コンデンサの誘電体をなすとともに配線基板２
４に形成された導電層２５に接続する為のワイヤ２６と
Ｓｔ基板２１が短絡しない様にする為である。段差がな
いと、基板２１を分割する際に用いるカッターによって
図に示すａの領域の様に酸化膜２２が欠け、基板が露出
するからである。
４に形成された導電層２５に接続する為のワイヤ２６と
Ｓｔ基板２１が短絡しない様にする為である。段差がな
いと、基板２１を分割する際に用いるカッターによって
図に示すａの領域の様に酸化膜２２が欠け、基板が露出
するからである。
その為、ワイヤ２６がたるんだ際には、これを支える絶
縁層が必要となシ、図に示すｂの領域の角が必要となる
のである。
縁層が必要となシ、図に示すｂの領域の角が必要となる
のである。
次に第３図（、）〜（、）によシこのコンデンサの製造
方法を説明する。第３図（、）はシリコン基板２１に溝
３１が形成され、その表面に酸化膜２２が形成され、そ
の上にレジスト層３２が形成されている状態を示す。溝
３１は平面的には升目状をなしておシ、その幅は、ダイ
ス状に分割する為に用いるカッターの刃よシも太く、深
さは、１０〜３０μｍが好ましい。カッターの刃よシも
太くする埋山は、刃がこの溝３１の側面に接触しこの側
面や、後に分割して前述の段差の角となるｂの領域の酸
化膜２２に欠けを生じさせない為である。
方法を説明する。第３図（、）はシリコン基板２１に溝
３１が形成され、その表面に酸化膜２２が形成され、そ
の上にレジスト層３２が形成されている状態を示す。溝
３１は平面的には升目状をなしておシ、その幅は、ダイ
ス状に分割する為に用いるカッターの刃よシも太く、深
さは、１０〜３０μｍが好ましい。カッターの刃よシも
太くする埋山は、刃がこの溝３１の側面に接触しこの側
面や、後に分割して前述の段差の角となるｂの領域の酸
化膜２２に欠けを生じさせない為である。
次に（ｂ）に示す様にこのレジスト３２を露光し、エツ
チングして中央部分を除去し、ｐｔ又はＡｕ等の金属を
真空蒸着又はスノ母ツタ法によシ被着して金属電極層３
３を形成する。この際、下地の酸化膜２２との接着を良
くする為にＴｉ −Ｐｔ −Ａｕの複合膜とすることも
ある。
チングして中央部分を除去し、ｐｔ又はＡｕ等の金属を
真空蒸着又はスノ母ツタ法によシ被着して金属電極層３
３を形成する。この際、下地の酸化膜２２との接着を良
くする為にＴｉ −Ｐｔ −Ａｕの複合膜とすることも
ある。
次に（Ｃ）に示す様にレジスト３２を溶解することので
きる有機溶剤中に浸漬してレジスト層３２とともに不要
な部分の金属電極層３３を除去する。
きる有機溶剤中に浸漬してレジスト層３２とともに不要
な部分の金属電極層３３を除去する。
（発明が解決しようとする問題点）
この様なリフトオフ法によシ金属電極層３３を形成する
が、次の様な欠点があった。
が、次の様な欠点があった。
すなわち、第３図（、）に示す様に、基板には溝３１が
形成されている為、レジスト３２の溝３１に対するステ
ップカバーが困難なことである。この為、溝３１の角で
絶縁層２２が露出し、ここに被着した金属層３３は第３
図（ｃ）の様にリフトオフによシ除去しきれずに残存す
ることになる。金属層３３が残ると、コンデンサの電極
の大きさが変化してコンデンサの容量が不正確となる。
形成されている為、レジスト３２の溝３１に対するステ
ップカバーが困難なことである。この為、溝３１の角で
絶縁層２２が露出し、ここに被着した金属層３３は第３
図（ｃ）の様にリフトオフによシ除去しきれずに残存す
ることになる。金属層３３が残ると、コンデンサの電極
の大きさが変化してコンデンサの容量が不正確となる。
その為、これを搭載したハイプリッ）ＩＣの性能が劣化
する。
する。
この様な問題点を解決する為に次の様な解決策が用いら
れている。第１に、高粘度レジストを用いて低速回転を
行ない膜厚を厚くすることである。
れている。第１に、高粘度レジストを用いて低速回転を
行ない膜厚を厚くすることである。
ステップカバーを完全にする為には溝３１の深さの１／
２以上が好ましい。このコンデンサにおいて溝３１の深
さ１５μで幅１００μ程度であるので、レジスト３２の
厚さは７μ程度が好ましいが、実用的な面から４〜５μ
に設定される。しかしながら、この程度のレジスト膜厚
でも、露光時間は、パターンを解像するために５〜１０
分もの長時間を必要とする。又、厚くしたために、パタ
ーン寸法の再現性も悪化する。
２以上が好ましい。このコンデンサにおいて溝３１の深
さ１５μで幅１００μ程度であるので、レジスト３２の
厚さは７μ程度が好ましいが、実用的な面から４〜５μ
に設定される。しかしながら、この程度のレジスト膜厚
でも、露光時間は、パターンを解像するために５〜１０
分もの長時間を必要とする。又、厚くしたために、パタ
ーン寸法の再現性も悪化する。
第２に、レジストを複数回塗布することである。
レジスト塗布を繰シ返すことによシ、溝３１の角が緩や
かになるからである。しかしながら、この場合膜厚の均
一性が悪くなシ、露光時間の設定が困難となシ、場所に
よって露光の状態がばらつくこととなる。
かになるからである。しかしながら、この場合膜厚の均
一性が悪くなシ、露光時間の設定が困難となシ、場所に
よって露光の状態がばらつくこととなる。
（問題点を解決するための手段）
この発明はメサエッチによる溝を有する半導体基板の所
望の領域のみに電極を形成する為に、溝を埋めてステッ
プ形状を緩やかにする工程と、電極のノｆターニングを
する工程とを分離するとともに溝を埋める工程に表面張
力の小さいレジストを用いるものである。
望の領域のみに電極を形成する為に、溝を埋めてステッ
プ形状を緩やかにする工程と、電極のノｆターニングを
する工程とを分離するとともに溝を埋める工程に表面張
力の小さいレジストを用いるものである。
（作 用）
本発明は、電極のパターニングの際、既に表面張力の小
さいレジストにより溝を埋めてステップ形状を緩やかに
しであるので、電極ノリーニング用のレジストを半導体
基板上に切れ目なく塗布することかできる様になるとと
もに、電極形成に適した条件で電極ノ４ターニング様の
レジストを塗布することができるのである。
さいレジストにより溝を埋めてステップ形状を緩やかに
しであるので、電極ノリーニング用のレジストを半導体
基板上に切れ目なく塗布することかできる様になるとと
もに、電極形成に適した条件で電極ノ４ターニング様の
レジストを塗布することができるのである。
（実施例）
第１図（ａ）〜（、）は本発明の一実施例を説明する為
の工程断面図である。尚、説明の都合上、従来例で説明
した材質と同じものは、第２図と同一符号を付している
。
の工程断面図である。尚、説明の都合上、従来例で説明
した材質と同じものは、第２図と同一符号を付している
。
第１図（、）は、溝３１が形成され、酸化膜２２が形成
されたシリコン基板２１に、断面形状を改善する為、レ
ジスト層１１で溝３１を埋め、リフトオフで形成する金
属電極層の）Ｊ？ターンよシ大きいノ臂ターンを公知の
フォ） ＩＪン技術で形成した状態を示す。レジスト層
１１は、ネガレジストが好ましく、この表面張力は約２
９ ｄｙｎｅ／ｃｍ（ドウノイ界面張力計）である。こ
の様なレジストは、水の表面張力約７２．７５ ｄｙｎ
ｅ／ｍ （２０℃）よシ低く、段差部での表面張力によ
る撥じき現象は＃１とんど生じない。尚、ポジ系レジス
トは表面張力が固を含有率が増えるとともに増加し、塗
布時の回転中に撥しかれて、段差部が露出しやすいので
、現在の特性のままではあまシ好ましくない。レジスト
層１１を形成するに当たっては、３０ ｅｐ程度の粘度
のレジストを４０００〜５０００ｒｐｍの比較的高速回
転で塗布し、２〜３μの膜厚とする。ネガレジストは、
上述の様に撥じきが少ないのでこの程度の膜厚で段差部
はほとんどカバーされるか、後述のレジスト塗布で十分
にカバーできる程度に段差を改善できる。更に、ネガレ
ジストは、感度が良く紫外線の透過性に優れ、２〜３μ
の膜厚でも土数秒という比較的短かい露光で十分解像す
ることができるので、この様にレジストを厚く塗布する
ときは有効である。
されたシリコン基板２１に、断面形状を改善する為、レ
ジスト層１１で溝３１を埋め、リフトオフで形成する金
属電極層の）Ｊ？ターンよシ大きいノ臂ターンを公知の
フォ） ＩＪン技術で形成した状態を示す。レジスト層
１１は、ネガレジストが好ましく、この表面張力は約２
９ ｄｙｎｅ／ｃｍ（ドウノイ界面張力計）である。こ
の様なレジストは、水の表面張力約７２．７５ ｄｙｎ
ｅ／ｍ （２０℃）よシ低く、段差部での表面張力によ
る撥じき現象は＃１とんど生じない。尚、ポジ系レジス
トは表面張力が固を含有率が増えるとともに増加し、塗
布時の回転中に撥しかれて、段差部が露出しやすいので
、現在の特性のままではあまシ好ましくない。レジスト
層１１を形成するに当たっては、３０ ｅｐ程度の粘度
のレジストを４０００〜５０００ｒｐｍの比較的高速回
転で塗布し、２〜３μの膜厚とする。ネガレジストは、
上述の様に撥じきが少ないのでこの程度の膜厚で段差部
はほとんどカバーされるか、後述のレジスト塗布で十分
にカバーできる程度に段差を改善できる。更に、ネガレ
ジストは、感度が良く紫外線の透過性に優れ、２〜３μ
の膜厚でも土数秒という比較的短かい露光で十分解像す
ることができるので、この様にレジストを厚く塗布する
ときは有効である。
第１図（ｂ）は、リフトオフ用のレジスト層１２を塗布
し、金属電極層形成の為の・ぐターンを形成した状態を
示す。レジスト層１２は、ポジ系レジストがリフトオフ
用として好ましい。レジスト層１２は、リフトオフの関
係上６０〜１００ ｅｐの比較的高粘度のレジストを用
意し２０００〜３０００ｒｐｍの回転数で２〜３μに形
成するのが好ましい。
し、金属電極層形成の為の・ぐターンを形成した状態を
示す。レジスト層１２は、ポジ系レジストがリフトオフ
用として好ましい。レジスト層１２は、リフトオフの関
係上６０〜１００ ｅｐの比較的高粘度のレジストを用
意し２０００〜３０００ｒｐｍの回転数で２〜３μに形
成するのが好ましい。
尚、金属電極層のノ４ターンを正確に形成する為にこの
リフトオフ用のレジスト層１２のｚＪ？ターニングは精
確を要するが、前述の断面形状改善の為のネガレジスト
層１１は、断面形状の改善の為だけに用いるので、それ
程の精度は要しない。
リフトオフ用のレジスト層１２のｚＪ？ターニングは精
確を要するが、前述の断面形状改善の為のネガレジスト
層１１は、断面形状の改善の為だけに用いるので、それ
程の精度は要しない。
第１図（ｃ）はこれらレジスト層１１．１２を形成した
シリコン基板２１上にＴｉ −Ｐｔ −Ａｕの複合金属
層からなる金属電極層３１を形成した状態を示す。各層
の厚さは、０．１ μ（Ｔｉ） 、 １３００μ（Ｐｔ
）。
シリコン基板２１上にＴｉ −Ｐｔ −Ａｕの複合金属
層からなる金属電極層３１を形成した状態を示す。各層
の厚さは、０．１ μ（Ｔｉ） 、 １３００μ（Ｐｔ
）。
３０００ ｔｔ （Ａｕ）が好ましい。
第１図（ｄ）は、す７トオフ用のポジレジスト層１２を
溶解する有機溶剤に浸漬し、リフトオフによシ、ポジレ
ジスト層１２とともに金属電極層３１の不要な部分を除
去し、金属電極層３１の所定のパターンを形成した状態
を示す。
溶解する有機溶剤に浸漬し、リフトオフによシ、ポジレ
ジスト層１２とともに金属電極層３１の不要な部分を除
去し、金属電極層３１の所定のパターンを形成した状態
を示す。
第１図（、）は断面形状改善の為のネガレジスト１１を
ＲＡ液（関東化学、商品名）又は０□プラズマによシ除
去した状態を示す。この後、シリコン基板をダイスに分
割しコンデンサが完成する。
ＲＡ液（関東化学、商品名）又は０□プラズマによシ除
去した状態を示す。この後、シリコン基板をダイスに分
割しコンデンサが完成する。
（発明の効果）
この発明は、溝埋め、断面形状改善に、これに適した表
面張力の小さいネガレジストを用い、電極のノやターニ
ングに、リフトオフに適したポジレジストを用いたので
、次の様な効果を生じる。
面張力の小さいネガレジストを用い、電極のノやターニ
ングに、リフトオフに適したポジレジストを用いたので
、次の様な効果を生じる。
まず第１に、リフトオフ用のネガレジスト層を形成する
際、既に断面形状が改善されているので、溝の角でもレ
ジストの切れ目なく被覆することができる様になる。従
って後の工程で不要な金属配線層を残すことなくリフト
オフ工程を行なうことができる。
際、既に断面形状が改善されているので、溝の角でもレ
ジストの切れ目なく被覆することができる様になる。従
って後の工程で不要な金属配線層を残すことなくリフト
オフ工程を行なうことができる。
第２に、リフトオフ用のレジスト層を形成する際、これ
の切れ目を考慮する必要はない為、金属配線層の・ぐタ
ーニングに適した様に諸条件を決定することができる様
になるので、ノＪ？ターニングを極めて正確に行なえる
様になる。
の切れ目を考慮する必要はない為、金属配線層の・ぐタ
ーニングに適した様に諸条件を決定することができる様
になるので、ノＪ？ターニングを極めて正確に行なえる
様になる。
第３に、レジストを使用する位置に合わせて用いる為に
、・二度レジスト塗布を行なうにもかかわらず、露光時
間を短かく保つことができる。又、リフトオフの為のレ
ジスト層は１層のままであるから膜厚の均一性について
も問題を生じない。
、・二度レジスト塗布を行なうにもかかわらず、露光時
間を短かく保つことができる。又、リフトオフの為のレ
ジスト層は１層のままであるから膜厚の均一性について
も問題を生じない。
従って従来の第１及び第２の問題点を解決しつつ容量誤
差上２゜５チという高性能コンデンサを製造することが
できる様になる。
差上２゜５チという高性能コンデンサを製造することが
できる様になる。
尚、本発明の方法は、金属電極層下にコンタクトを有す
る縦型抵抗の場合にも応用することができる。
る縦型抵抗の場合にも応用することができる。
第１図（、）〜（、）は本発明の一実施例を説明する為
の各工程における断面図、第２図は従来のコンデンサを
ハイブリッドＩＣ基板に搭載した断面図、第３図（、）
〜（Ｃ）は従来の製造方法を説明する為の断面図。 １１・・・断面形状改善の為のレジスト層、１２・・・
リフトオフ用のレジスト層、２１・・・シリコン基板、
２２・・・酸化膜、３１・・・溝、３２・・・レジスト
層、３３・・・金属配線層。 昭和 年 月 日
の各工程における断面図、第２図は従来のコンデンサを
ハイブリッドＩＣ基板に搭載した断面図、第３図（、）
〜（Ｃ）は従来の製造方法を説明する為の断面図。 １１・・・断面形状改善の為のレジスト層、１２・・・
リフトオフ用のレジスト層、２１・・・シリコン基板、
２２・・・酸化膜、３１・・・溝、３２・・・レジスト
層、３３・・・金属配線層。 昭和 年 月 日
Claims (1)
- 【特許請求の範囲】 溝を有し、少なくともこの溝の近傍に絶縁層が形成さ
れたシリコン基板に、選択的に電極層を形成する半導体
装置の製造方法において、 表面張力が小さい第１のレジストで前記溝を埋める工程
と、 この第１のレジストを含む前記基板全面に選択的に第２
のレジストを形成する工程と、 この第２のレジストを含む前記基板全面に電極層を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26449684A JPS61142761A (ja) | 1984-12-17 | 1984-12-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26449684A JPS61142761A (ja) | 1984-12-17 | 1984-12-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61142761A true JPS61142761A (ja) | 1986-06-30 |
| JPH0317215B2 JPH0317215B2 (ja) | 1991-03-07 |
Family
ID=17404044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26449684A Granted JPS61142761A (ja) | 1984-12-17 | 1984-12-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61142761A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004025726A3 (en) * | 2002-09-12 | 2005-04-28 | Olivetti I Jet Spa | Method for selectively covering a micro machined surface |
| JP2015088678A (ja) * | 2013-10-31 | 2015-05-07 | 日亜化学工業株式会社 | 半導体素子の製造方法 |
-
1984
- 1984-12-17 JP JP26449684A patent/JPS61142761A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004025726A3 (en) * | 2002-09-12 | 2005-04-28 | Olivetti I Jet Spa | Method for selectively covering a micro machined surface |
| JP2005539379A (ja) * | 2002-09-12 | 2005-12-22 | オリベッティ・アイ−ジェット・ソチエタ・ペル・アツィオーニ | 微細加工表面を選択的に覆うための方法 |
| US7255799B2 (en) | 2002-09-12 | 2007-08-14 | Telecom Italia S.P.A | Method for selectively covering a micro machined surface |
| CN100439233C (zh) * | 2002-09-12 | 2008-12-03 | 好利获得I-Jet股份公司 | 有选择地覆盖微加工表面的方法 |
| AU2003265164B2 (en) * | 2002-09-12 | 2010-06-03 | Olivetti I-Jet S.P.A. | Method for selectively covering a micro machined surface |
| JP2015088678A (ja) * | 2013-10-31 | 2015-05-07 | 日亜化学工業株式会社 | 半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0317215B2 (ja) | 1991-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4337115A (en) | Method of forming electrodes on the surface of a semiconductor substrate | |
| US5367284A (en) | Thin film resistor and method for manufacturing the same | |
| US4181755A (en) | Thin film pattern generation by an inverse self-lifting technique | |
| US4507852A (en) | Method for making a reliable ohmic contact between two layers of integrated circuit metallizations | |
| US4430365A (en) | Method for forming conductive lines and vias | |
| US20030017699A1 (en) | Semiconductor device having passive elements and method of making same | |
| EP0145862B1 (en) | Metallization of a ceramic substrate | |
| US3668484A (en) | Semiconductor device with multi-level metalization and method of making the same | |
| US4172758A (en) | Magnetic bubble domain device fabrication technique | |
| US4200969A (en) | Semiconductor device with multi-layered metalizations | |
| US7059041B2 (en) | Methods for producing passive components on a semiconductor substrate | |
| US5479052A (en) | Contact structure with capacitor for group III-V semiconductor devices | |
| US3442012A (en) | Method of forming a flip-chip integrated circuit | |
| JPS61142761A (ja) | 半導体装置の製造方法 | |
| US4988403A (en) | Method of forming patterned silicone rubber layer | |
| KR930020590A (ko) | 알루미늄을 주성분으로 하는 금속박막의 에칭방법 및 박막트랜지스터의 제조방법 | |
| US5278083A (en) | Method for making reliable connections to small features of integrated circuits | |
| JP2707717B2 (ja) | 混成集積回路 | |
| JP3623377B2 (ja) | 半導体装置の製造方法 | |
| KR970017961A (ko) | 반도체 집적회로장치 및 그의 제조방법 | |
| JPH056342B2 (ja) | ||
| JPH0555211A (ja) | 配線形成方法 | |
| JP2699924B2 (ja) | セラミック基板及びその製造方法 | |
| KR970003718B1 (ko) | 금속배선 형성방법 | |
| JPS5827664B2 (ja) | 平坦表面を有する装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |