JP2699924B2 - セラミック基板及びその製造方法 - Google Patents
セラミック基板及びその製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体チップを実装して
半導体集積回路装置を構成するためのセラミック基板に
関し、特に半導体ベアチップを封止するキャビティを有
して高密度配線を可能にしたセラミック基板とその製造
方法に関する。
半導体集積回路装置を構成するためのセラミック基板に
関し、特に半導体ベアチップを封止するキャビティを有
して高密度配線を可能にしたセラミック基板とその製造
方法に関する。
【０００２】
【従来の技術】近年、半導体実装基板の小型化のための
配線の高密度化、信号伝播特性の向上のための基板の低
誘電率化と配線の低抵抗化、配線の高密度化に伴う配線
層の高多層化の要求から、これらの要求を満足するセラ
ミック或いはガラスセラミック等のセラミック基板が多
用されている。また、半導体チップの高密度化及び信号
伝播の高速化の観点から、基板へのベアチップ実装の要
求が高まっている。特に、ガラスセラミックは半導体チ
ップとの熱膨張係数が近く、低抵抗配線が可能なため
に、これらの要求に応えられる基板として開発が進めら
れている。また、高密度実装、信号の伝播特性の向上、
及び高封止性の観点から基板にキャビティを設け、この
キャビティ内にベアチップを封止する構成が採用されて
いる。
配線の高密度化、信号伝播特性の向上のための基板の低
誘電率化と配線の低抵抗化、配線の高密度化に伴う配線
層の高多層化の要求から、これらの要求を満足するセラ
ミック或いはガラスセラミック等のセラミック基板が多
用されている。また、半導体チップの高密度化及び信号
伝播の高速化の観点から、基板へのベアチップ実装の要
求が高まっている。特に、ガラスセラミックは半導体チ
ップとの熱膨張係数が近く、低抵抗配線が可能なため
に、これらの要求に応えられる基板として開発が進めら
れている。また、高密度実装、信号の伝播特性の向上、
及び高封止性の観点から基板にキャビティを設け、この
キャビティ内にベアチップを封止する構成が採用されて
いる。
【０００３】このように、キャビティ内にベアチップを
封止するセラミック基板では、キャビティ内とセラミッ
ク基板の表面のそれぞれに配線層としてのメタライズを
形成する必要がある。従来、この種のメタライズを形成
するためには、グリーンシートへの厚膜印刷による方法
が一般的に行われている。しかしながら、この厚膜印刷
ではメタライズパターンの微細化には限界があるため、
前記した高密度実装を行う上での障害となる。この場
合、厚膜印刷以外の方法でメタライズを形成する方法と
して、例えば特開平４−１９９６６２号公報に記載され
ているように、完成されたセラミック基板のキャビティ
内にメタライズ液を滴下する方法がある。しかしなが
ら、この方法でもメタライズは厚膜に形成されることに
なるため、前記した問題を解決する回答にはならない。
封止するセラミック基板では、キャビティ内とセラミッ
ク基板の表面のそれぞれに配線層としてのメタライズを
形成する必要がある。従来、この種のメタライズを形成
するためには、グリーンシートへの厚膜印刷による方法
が一般的に行われている。しかしながら、この厚膜印刷
ではメタライズパターンの微細化には限界があるため、
前記した高密度実装を行う上での障害となる。この場
合、厚膜印刷以外の方法でメタライズを形成する方法と
して、例えば特開平４−１９９６６２号公報に記載され
ているように、完成されたセラミック基板のキャビティ
内にメタライズ液を滴下する方法がある。しかしなが
ら、この方法でもメタライズは厚膜に形成されることに
なるため、前記した問題を解決する回答にはならない。
【０００４】そこで、キャビティの底面を含むセラミッ
ク基板の表面にスパッタ法等により導体薄膜を形成した
後、フォトリソグラフィ技術によってこの導体薄膜を選
択エッチングして薄膜メタライズを形成する方向が考え
られている。そこで、本発明者においてもこの方法を検
討し、図５に示すように、従来から一般的に提供されて
いるように矩形のキャビティ４２を有するセラミック基
板４１の表面にＣｕ等の金属薄膜をスパッタ法により形
成し、しかる上で全面にフォトレジストを塗布し、かつ
このフォトレジストをパターン形成し、これをマスクに
して金属薄膜をエッチングして薄膜メタライズ４７の形
成を行った。
ク基板の表面にスパッタ法等により導体薄膜を形成した
後、フォトリソグラフィ技術によってこの導体薄膜を選
択エッチングして薄膜メタライズを形成する方向が考え
られている。そこで、本発明者においてもこの方法を検
討し、図５に示すように、従来から一般的に提供されて
いるように矩形のキャビティ４２を有するセラミック基
板４１の表面にＣｕ等の金属薄膜をスパッタ法により形
成し、しかる上で全面にフォトレジストを塗布し、かつ
このフォトレジストをパターン形成し、これをマスクに
して金属薄膜をエッチングして薄膜メタライズ４７の形
成を行った。
【０００５】
【発明が解決しようとする課題】しかしながら、この製
造方法では、フォトレジストを塗布するために、セラミ
ック基板を回転させながら行う、所謂スピンコート法を
行うと、矩形をしたキャビティ内のフォトレジストが遠
心力でセラミック基板の表面上に這い上がる際に、キャ
ビティの角部にレジストが集中する現象が生じ、結果と
してセラミック基板の表面に均一な厚さにフォトレジス
トを塗布することができなくなる。このため、後工程で
のフォトリソグラフィ工程においても、フォトレジスト
の厚さのばらつきに伴う解像度の差が生じ、現像できな
いパターンが発生したり、オーバ現像によるパターン同
士が短絡することが発生したりし、結果として微細な薄
膜メタライズを形成することが難しいという問題が生じ
ることが判明した。
造方法では、フォトレジストを塗布するために、セラミ
ック基板を回転させながら行う、所謂スピンコート法を
行うと、矩形をしたキャビティ内のフォトレジストが遠
心力でセラミック基板の表面上に這い上がる際に、キャ
ビティの角部にレジストが集中する現象が生じ、結果と
してセラミック基板の表面に均一な厚さにフォトレジス
トを塗布することができなくなる。このため、後工程で
のフォトリソグラフィ工程においても、フォトレジスト
の厚さのばらつきに伴う解像度の差が生じ、現像できな
いパターンが発生したり、オーバ現像によるパターン同
士が短絡することが発生したりし、結果として微細な薄
膜メタライズを形成することが難しいという問題が生じ
ることが判明した。
【０００６】したがって、現在までのところ、微細な薄
膜メタライズをキャビティの内底面を含むセラミック基
板の表面に形成したセラミック基板を得ることは難し
く、この種のセラミック基板の実現が達成できていない
のが実情である。
膜メタライズをキャビティの内底面を含むセラミック基
板の表面に形成したセラミック基板を得ることは難し
く、この種のセラミック基板の実現が達成できていない
のが実情である。
【０００７】
【発明の目的】本発明の目的は、キャビティの内底面を
含む基板の表面に薄膜メタライズを形成したセラミック
基板とその製造方法を提供することにある。
含む基板の表面に薄膜メタライズを形成したセラミック
基板とその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明のセラミック基板
は、セラミック或いはガラスセラミックからなるセラミ
ック基板の表面には円形のキャビティが形成されてお
り、このセラミック基板の表面とキャビティの底面の少
なくとも一方に選択的にパターン形成された薄膜メタラ
イズを有することを特徴としている。この場合、キャビ
ティは複数個設けられていてもよい。また、キャビティ
は真円形であることが好ましい。
は、セラミック或いはガラスセラミックからなるセラミ
ック基板の表面には円形のキャビティが形成されてお
り、このセラミック基板の表面とキャビティの底面の少
なくとも一方に選択的にパターン形成された薄膜メタラ
イズを有することを特徴としている。この場合、キャビ
ティは複数個設けられていてもよい。また、キャビティ
は真円形であることが好ましい。
【０００９】また、本発明のセラミック基板の製造方法
は、表面に円形のキャビティを有するセラミック或いは
ガラスセラミックからなるセラミック基板を形成する工
程と、前記キャビティを含むセラミック基板の少なくと
も表面の全面に導体薄膜を形成する工程と、前記セラミ
ック基板の表面にレジストをスピンコーティング法によ
り塗布する工程と、前記レジストをフォトリソグラフィ
技術によりパターン形成し、これをマスクとして前記導
体薄膜をパターニングして薄膜メタライズを形成する工
程を含むことを特徴とする。
は、表面に円形のキャビティを有するセラミック或いは
ガラスセラミックからなるセラミック基板を形成する工
程と、前記キャビティを含むセラミック基板の少なくと
も表面の全面に導体薄膜を形成する工程と、前記セラミ
ック基板の表面にレジストをスピンコーティング法によ
り塗布する工程と、前記レジストをフォトリソグラフィ
技術によりパターン形成し、これをマスクとして前記導
体薄膜をパターニングして薄膜メタライズを形成する工
程を含むことを特徴とする。
【００１０】この場合、レジストをマスクに利用して薄
膜メタライズを形成する工程としては、パターン形成し
たレジストをマスクとして薄膜導体の表面に金属膜を選
択形成する工程と、レジストを除去する工程と、前記薄
膜導体と金属膜をエッチングして前記薄膜導体を除去し
前記金属膜のみを残す工程とを含む工程が採用できる。
膜メタライズを形成する工程としては、パターン形成し
たレジストをマスクとして薄膜導体の表面に金属膜を選
択形成する工程と、レジストを除去する工程と、前記薄
膜導体と金属膜をエッチングして前記薄膜導体を除去し
前記金属膜のみを残す工程とを含む工程が採用できる。
【００１１】
【作用】セラミック基板の表面にレジストをスピンコー
ト法により塗布する際に、基板表面に滴下したレジスト
は始めはキャビティ内に溜まった状態とされる。そし
て、基板の回転によってキャビティ内のレジストは遠心
力によってキャビティの側壁を這い上がってキャビティ
から掃きだされて基板の表面に塗布される。このとき、
従来ではキャビティが矩形をしているため、キャビティ
の角部にレジストが集中して掃きだされる状態となり、
この角部につながる基板表面の領域でレジストが他の領
域よりも厚く塗布され、レジストの膜厚が不均一にな
る。これに対し、本発明では、キャビティの形状が円形
であるために、レジストが集中して掃きだされる状態が
存在しなくなり、基板表面に均一にレジストが塗布され
ることになる。
ト法により塗布する際に、基板表面に滴下したレジスト
は始めはキャビティ内に溜まった状態とされる。そし
て、基板の回転によってキャビティ内のレジストは遠心
力によってキャビティの側壁を這い上がってキャビティ
から掃きだされて基板の表面に塗布される。このとき、
従来ではキャビティが矩形をしているため、キャビティ
の角部にレジストが集中して掃きだされる状態となり、
この角部につながる基板表面の領域でレジストが他の領
域よりも厚く塗布され、レジストの膜厚が不均一にな
る。これに対し、本発明では、キャビティの形状が円形
であるために、レジストが集中して掃きだされる状態が
存在しなくなり、基板表面に均一にレジストが塗布され
ることになる。
【００１２】したがって、その後工程におけるレジスト
の露光、現像の各処理を均一化でき、微細なパターンの
形成が可能となり、このレジストをマスクに利用する薄
膜メタライズの微細化が可能となる。また、これによ
り、キャビティ内部や基板表面に高密度の薄膜メタライ
ズを形成したセラミック基板の製造が可能となる。
の露光、現像の各処理を均一化でき、微細なパターンの
形成が可能となり、このレジストをマスクに利用する薄
膜メタライズの微細化が可能となる。また、これによ
り、キャビティ内部や基板表面に高密度の薄膜メタライ
ズを形成したセラミック基板の製造が可能となる。
【００１３】
【実施例】次に、本発明の実施例を図面を参照して説明
する。 （実施例１）図１（ａ）に示すように、円形のキャビテ
ィ２を１個有し、図外のＡｇを内部導体とする多層配線
ガラスセラミック基板１を試料として３個形成し、その
表面及びキャビティ内部にＣｒ／Ｐｄ薄膜３をそれぞれ
厚さ０．１μｍ，０．６μｍでスパッタリングにより形
成する。その後、図１（ｂ）のように、セラミック基板
１をスピンナ５に搭載し、高速回転しながらレジスト４
をセラミック基板１の表面、ここではキャビティ２の内
底面に滴下し、スピンコーティング法により塗布する。
前記レジスト４をプリベーク後、キャビティ２の内部で
は２５０μｍピッチ、５０μｍ幅のパッドパターン、セ
ラミック基板表面では５００μｍピッチ、１００μｍ幅
のパッドパターンにそれぞれ形成されたマスクを用いて
前記レジスト４に対して露光を行う。
する。 （実施例１）図１（ａ）に示すように、円形のキャビテ
ィ２を１個有し、図外のＡｇを内部導体とする多層配線
ガラスセラミック基板１を試料として３個形成し、その
表面及びキャビティ内部にＣｒ／Ｐｄ薄膜３をそれぞれ
厚さ０．１μｍ，０．６μｍでスパッタリングにより形
成する。その後、図１（ｂ）のように、セラミック基板
１をスピンナ５に搭載し、高速回転しながらレジスト４
をセラミック基板１の表面、ここではキャビティ２の内
底面に滴下し、スピンコーティング法により塗布する。
前記レジスト４をプリベーク後、キャビティ２の内部で
は２５０μｍピッチ、５０μｍ幅のパッドパターン、セ
ラミック基板表面では５００μｍピッチ、１００μｍ幅
のパッドパターンにそれぞれ形成されたマスクを用いて
前記レジスト４に対して露光を行う。
【００１４】そして、図１（ｃ）のように、３個の試料
に対して３０，６０，９０秒の現像を行ってレジストパ
ターン４Ａを形成する。次いで、レジストパターン４Ａ
をマスクとしてセラミック基板１の表面に対して３μｍ
の厚さのＣｕメッキ処理を施し、その後レジストパター
ン４Ａを剥離すると、レジストパターン４Ａ以外の領域
の前記Ｃｒ／Ｐｄ薄膜３上にＣｕ膜６が選択的に形成さ
れる。そして、これらＣｒ／Ｐｄ薄膜３とＣｕ膜６に対
してＡｒイオンビームエッチングを行うことで、Ｃｕ膜
６以外の領域のＣｒ／Ｐｄ薄膜３をエッチング除去す
る。これにより、図１（ｄ）のように、Ｃｒ／Ｐｄ／Ｃ
ｕ構造の薄膜メタライズ７が完成される。
に対して３０，６０，９０秒の現像を行ってレジストパ
ターン４Ａを形成する。次いで、レジストパターン４Ａ
をマスクとしてセラミック基板１の表面に対して３μｍ
の厚さのＣｕメッキ処理を施し、その後レジストパター
ン４Ａを剥離すると、レジストパターン４Ａ以外の領域
の前記Ｃｒ／Ｐｄ薄膜３上にＣｕ膜６が選択的に形成さ
れる。そして、これらＣｒ／Ｐｄ薄膜３とＣｕ膜６に対
してＡｒイオンビームエッチングを行うことで、Ｃｕ膜
６以外の領域のＣｒ／Ｐｄ薄膜３をエッチング除去す
る。これにより、図１（ｄ）のように、Ｃｒ／Ｐｄ／Ｃ
ｕ構造の薄膜メタライズ７が完成される。
【００１５】各試料におけるキャビティ２の内部及びセ
ラミック基板１の表面に形成された薄膜メタライズ７の
パターン幅寸法をそれぞれ５０ポイントづつ測定した結
果を表１に示す。表１から、いずれの現像時間において
もパターンの形成は可能であり、特に現像時間６０秒に
おいて精度の高いパターンがキャビティ内部と基板表面
のそれぞれに形成できることが判る。
ラミック基板１の表面に形成された薄膜メタライズ７の
パターン幅寸法をそれぞれ５０ポイントづつ測定した結
果を表１に示す。表１から、いずれの現像時間において
もパターンの形成は可能であり、特に現像時間６０秒に
おいて精度の高いパターンがキャビティ内部と基板表面
のそれぞれに形成できることが判る。
【００１６】（実施例２）図２（ａ）に示すように、円
形のキャビティ１２を４個有し、Ａｇを内部導体とする
多層配線ガラスセラミック基板１１を試料として３個形
成し、その表面及びキャビティ内部に実施例１と同様に
Ｃｒ／Ｐｄ薄膜を形成し、かつレジストをキャビティ内
部とセラミック基板の表面にスピンコーティング法によ
り塗布する。前記レジストをプリベーク後、実施例１と
同様のマスクを用いて前記レジストに対して露光を行な
い、３個の試料について３０，６０，９０秒の現像を行
ってフォトレジストパターンを形成する。次いで、実施
例１と同様にＣｕメッキを形成し、レジストを剥離し、
かつＡｒイオンビームエッチングを行って、図２（ｂ）
のように、Ｃｒ／Ｐｄ／Ｃｕ構造の薄膜メタライズ１７
が完成される。
形のキャビティ１２を４個有し、Ａｇを内部導体とする
多層配線ガラスセラミック基板１１を試料として３個形
成し、その表面及びキャビティ内部に実施例１と同様に
Ｃｒ／Ｐｄ薄膜を形成し、かつレジストをキャビティ内
部とセラミック基板の表面にスピンコーティング法によ
り塗布する。前記レジストをプリベーク後、実施例１と
同様のマスクを用いて前記レジストに対して露光を行な
い、３個の試料について３０，６０，９０秒の現像を行
ってフォトレジストパターンを形成する。次いで、実施
例１と同様にＣｕメッキを形成し、レジストを剥離し、
かつＡｒイオンビームエッチングを行って、図２（ｂ）
のように、Ｃｒ／Ｐｄ／Ｃｕ構造の薄膜メタライズ１７
が完成される。
【００１７】各試料におけるキャビティ１２の内部及び
セラミック基板１１の表面に形成された薄膜メタライズ
１７のパターン幅寸法をそれぞれ５０ポイントづつ測定
した結果を表１に示す。表１から、いずれの現像時間に
おいてもパターンの形成は可能であり、特に現像時間６
０秒において精度の高いパターンがキャビティ内部と基
板表面のそれぞれに形成できることが判る。
セラミック基板１１の表面に形成された薄膜メタライズ
１７のパターン幅寸法をそれぞれ５０ポイントづつ測定
した結果を表１に示す。表１から、いずれの現像時間に
おいてもパターンの形成は可能であり、特に現像時間６
０秒において精度の高いパターンがキャビティ内部と基
板表面のそれぞれに形成できることが判る。
【００１８】（比較例１）図３（ａ）に示すように、正
方形のキャビティ２２を１個有し、Ａｇを内部導体とす
る多層配線ガラスセラミック基板２１を試料として３個
形成し、実施例１と同様の工程により、図３（ｂ）のよ
うにＣｒ／Ｐｄ／Ｃｕ構造の薄膜メタライズ２７を形成
する。実施例１と同様にパターン寸法を測定した結果を
表１に示す。現像時間が短い場合はレジストの厚さが大
きい領域のパターニングが不能であり、現像時間が長い
場合はパターンの短絡が発生し、好適な薄膜メタライズ
が得られないことが判る。
方形のキャビティ２２を１個有し、Ａｇを内部導体とす
る多層配線ガラスセラミック基板２１を試料として３個
形成し、実施例１と同様の工程により、図３（ｂ）のよ
うにＣｒ／Ｐｄ／Ｃｕ構造の薄膜メタライズ２７を形成
する。実施例１と同様にパターン寸法を測定した結果を
表１に示す。現像時間が短い場合はレジストの厚さが大
きい領域のパターニングが不能であり、現像時間が長い
場合はパターンの短絡が発生し、好適な薄膜メタライズ
が得られないことが判る。
【００１９】（比較例２）図４（ａ）に示すように、正
方形のキャビティ３２を４個有し、Ａｇを内部導体とす
る多層配線ガラスセラミック基板３１を試料として３個
形成し、実施例１と同様の工程により、図４（ｂ）のよ
うにＣｒ／Ｐｄ／Ｃｕ構造の薄膜メタライズ３７を形成
する。実施例２と同様にパターン寸法を測定した結果を
表１に示す。現像時間が短い場合はレジストの厚さが大
きい領域のパターニングが不能であり、現像時間が長い
場合はパターンの短絡が発生し、好適な薄膜メタライズ
が得られないことが判る。
方形のキャビティ３２を４個有し、Ａｇを内部導体とす
る多層配線ガラスセラミック基板３１を試料として３個
形成し、実施例１と同様の工程により、図４（ｂ）のよ
うにＣｒ／Ｐｄ／Ｃｕ構造の薄膜メタライズ３７を形成
する。実施例２と同様にパターン寸法を測定した結果を
表１に示す。現像時間が短い場合はレジストの厚さが大
きい領域のパターニングが不能であり、現像時間が長い
場合はパターンの短絡が発生し、好適な薄膜メタライズ
が得られないことが判る。
【００２０】ここで、本発明を構成するセラミック基板
は、種々の組成のセラミックやガラスセラミックに適用
できる。また、キャビティの形状は円形であれば、真
円、楕円等にのいずれでもよく、かつ１つのセラミック
基板に形成されるキャビティの数も限定されるものでは
ない。さらに、キャビティの内底面、或いはセラミック
基板の表面のいずれか一方にのみ薄膜メタライズを形成
する場合でも本発明を適用することができる。
は、種々の組成のセラミックやガラスセラミックに適用
できる。また、キャビティの形状は円形であれば、真
円、楕円等にのいずれでもよく、かつ１つのセラミック
基板に形成されるキャビティの数も限定されるものでは
ない。さらに、キャビティの内底面、或いはセラミック
基板の表面のいずれか一方にのみ薄膜メタライズを形成
する場合でも本発明を適用することができる。
【００２１】また、薄膜メタライズの形成方法は、スパ
ッタリング、蒸着、メッキ法等任意の方法が採用でき
る。さらに、薄膜メタライズの素材についても、Ｃｒ，
Ｔｉ，Ｐｔ，Ａｕ，Ｎｉ，Ｍｏ，Ｗ，Ｃｕ，Ａｇ，Ｐｄ
等が使用可能である。
ッタリング、蒸着、メッキ法等任意の方法が採用でき
る。さらに、薄膜メタライズの素材についても、Ｃｒ，
Ｔｉ，Ｐｔ，Ａｕ，Ｎｉ，Ｍｏ，Ｗ，Ｃｕ，Ａｇ，Ｐｄ
等が使用可能である。
【００２２】
【発明の効果】以上説明したように本発明は、セラミッ
ク基板の表面には円形のキャビティが形成されており、
このセラミック基板の表面とキャビティの底面の少なく
とも一方に選択的にパターン形成された薄膜メタライズ
を有しているので、キャビティ内に半導体素子のベアチ
ップを実装して半導体集積回路装置を構成した場合に、
薄膜メタライズによる高密度配線によって高密度実装、
信号の伝播特性の向上、高封止性を満たす半導体集積回
路装置を構成することができる効果がある。
ク基板の表面には円形のキャビティが形成されており、
このセラミック基板の表面とキャビティの底面の少なく
とも一方に選択的にパターン形成された薄膜メタライズ
を有しているので、キャビティ内に半導体素子のベアチ
ップを実装して半導体集積回路装置を構成した場合に、
薄膜メタライズによる高密度配線によって高密度実装、
信号の伝播特性の向上、高封止性を満たす半導体集積回
路装置を構成することができる効果がある。
【００２３】特に、本発明はキャビティは複数個設けら
れていてもよいため、極めて高密度な半導体集積回路装
置が実現できる。また、キャビティを真円形とすること
で、製造工程におけるレジストの塗布膜厚の均一化を高
め、極めて微細な薄膜メタライズの形成が可能となる。
れていてもよいため、極めて高密度な半導体集積回路装
置が実現できる。また、キャビティを真円形とすること
で、製造工程におけるレジストの塗布膜厚の均一化を高
め、極めて微細な薄膜メタライズの形成が可能となる。
【００２４】本発明のセラミック基板の製造方法は、セ
ラミック基板の表面に円形のキャビティを設けた上で、
スピントコーテンィグ法によってレジストを塗布してい
るので、スピンコーティング時にレジストがキャビティ
から集中して掃きだされることがなく、基板表面に均一
にレジストが塗布される。したがって、このレジストを
利用して薄膜メタライズのパターニングを行うことで、
微細なレジストパターンが形成でき、かつ微細な薄膜メ
タライズが形成でき、高密度配線を実現する。
ラミック基板の表面に円形のキャビティを設けた上で、
スピントコーテンィグ法によってレジストを塗布してい
るので、スピンコーティング時にレジストがキャビティ
から集中して掃きだされることがなく、基板表面に均一
にレジストが塗布される。したがって、このレジストを
利用して薄膜メタライズのパターニングを行うことで、
微細なレジストパターンが形成でき、かつ微細な薄膜メ
タライズが形成でき、高密度配線を実現する。
【００２５】また、レジストをマスクに利用して薄膜メ
タライズを形成する際に、薄膜導体の上にパターン形成
したレジストをマスクとして薄膜導体の表面に金属膜を
選択形成し、レジストを除去した後に薄膜導体と金属膜
をエッチングして薄膜導体を除去し金属膜のみを残す方
法を採用することで、エッチング条件が緩和された容易
な製造方法により高密度な配線を形成することが可能と
なる。
タライズを形成する際に、薄膜導体の上にパターン形成
したレジストをマスクとして薄膜導体の表面に金属膜を
選択形成し、レジストを除去した後に薄膜導体と金属膜
をエッチングして薄膜導体を除去し金属膜のみを残す方
法を採用することで、エッチング条件が緩和された容易
な製造方法により高密度な配線を形成することが可能と
なる。
【００２６】
【表１】
【図１】本発明の第１実施例の構成を製造工程と共に示
す図である。
す図である。
【図２】本発明の第２実施例の構成を製造工程と共に示
す図である。
す図である。
【図３】第１実施例に対応する第１比較例の構成を製造
工程と共に示す図である。
工程と共に示す図である。
【図４】第２実施例に対応する第２比較例の構成を製造
工程と共に示す図である。
工程と共に示す図である。
【図５】従来のセラミック基板の一例を示す概略図であ
る。
る。
１，１１ セラミック基板 ２，１２ キャビティ ３ Ｃｒ／Ｐｄ膜 ４ レジスト ６ Ｃｕ膜 ７，１７ 薄膜メタライズ
Claims (6)
- 【請求項１】 セラミック或いはガラスセラミックから
なり、その表面に凹状のキャビティが形成されてなるセ
ラミック基板において、前記キャビティは円形の平面形
状とされ、かつ前記セラミック基板の表面とキャビティ
の底面の少なくとも一方に選択的にパターン形成された
薄膜メタライズを有することを特徴とするセラミック基
板。 - 【請求項２】 キャビティが複数個設けられる請求項１
のセラミック基板。 - 【請求項３】 キャビティの平面形状が真円形である請
求項１または２のセラミック基板。 - 【請求項４】 セラミック基板の内部に多層配線層が設
けられている請求項１ないし３のセラミック基板。 - 【請求項５】 表面に円形のキャビティを有するセラミ
ック或いはガラスセラミックからなるセラミック基板を
形成する工程と、前記キャビティを含むセラミック基板
の少なくとも表面の全面に導体薄膜を形成する工程と、
前記セラミック基板の表面にレジストをスピンコーティ
ング法により塗布する工程と、前記レジストをフォトリ
ソグラフィ技術によりパターン形成し、これをマスクと
して前記導体薄膜をパターニングして薄膜メタライズを
形成する工程を含むことを特徴とするセラミック基板の
製造方法。 - 【請求項６】 パターン形成したレジストをマスクとし
て薄膜導体の表面に金属膜を選択形成する工程と、レジ
ストを除去する工程と、前記薄膜導体と金属膜をエッチ
ングして前記薄膜導体を除去し前記金属膜のみを残す工
程とを含む請求項５のセラミック基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10791695A JP2699924B2 (ja) | 1995-04-08 | 1995-04-08 | セラミック基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10791695A JP2699924B2 (ja) | 1995-04-08 | 1995-04-08 | セラミック基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08279573A JPH08279573A (ja) | 1996-10-22 |
| JP2699924B2 true JP2699924B2 (ja) | 1998-01-19 |
Family
ID=14471310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10791695A Expired - Fee Related JP2699924B2 (ja) | 1995-04-08 | 1995-04-08 | セラミック基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699924B2 (ja) |
-
1995
- 1995-04-08 JP JP10791695A patent/JP2699924B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08279573A (ja) | 1996-10-22 |
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