JPH0770638B2 - マイクロ波ｉｃ基板の製造方法 - Google Patents
マイクロ波ｉｃ基板の製造方法Info
- Publication number
- JPH0770638B2 JPH0770638B2 JP61292178A JP29217886A JPH0770638B2 JP H0770638 B2 JPH0770638 B2 JP H0770638B2 JP 61292178 A JP61292178 A JP 61292178A JP 29217886 A JP29217886 A JP 29217886A JP H0770638 B2 JPH0770638 B2 JP H0770638B2
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- Japan
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- film
- thin film
- copper
- pattern
- forming
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- Manufacturing Of Printed Wiring (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロ波集積回路（以下、MICと略す）に関
し、マルミナセラミツク基板上にマイクロストリツプラ
インなどの膜素子を形成するマイクロ波IC基板の製造方
法に関するものである。
し、マルミナセラミツク基板上にマイクロストリツプラ
インなどの膜素子を形成するマイクロ波IC基板の製造方
法に関するものである。
従来、MIC回路パターンを形成するのには、アルミナセ
ラミツク基板上に真空蒸着、スパツタリングなどにより
Cr−Cu、Cr−Auなどの金属膜を成膜し、さらに必要膜厚
とする為に電気メツキを用いてきた。次に、上記の方法
により形成された金属膜は、通常の写真製版技術及びウ
エツトエツチング技術にて所望する回路パターンを形成
してきた。
ラミツク基板上に真空蒸着、スパツタリングなどにより
Cr−Cu、Cr−Auなどの金属膜を成膜し、さらに必要膜厚
とする為に電気メツキを用いてきた。次に、上記の方法
により形成された金属膜は、通常の写真製版技術及びウ
エツトエツチング技術にて所望する回路パターンを形成
してきた。
所で、MIC回路パターンは、使用周波数がメーバンド、K
u−バンドと高周波化に伴もない、かつMICデバイスの高
機能化により要求されるパターン精度は、ライン幅70μ
ｍ、ギヤツプ幅50μｍに対して公差±３μｍ以下が必要
となつてきた。さらに使用される温度環境も70℃〜90℃
以上と高くなつてきており、この温度ストレスに耐え長
寿命・高信頼度が要求されるようになつてきた。
u−バンドと高周波化に伴もない、かつMICデバイスの高
機能化により要求されるパターン精度は、ライン幅70μ
ｍ、ギヤツプ幅50μｍに対して公差±３μｍ以下が必要
となつてきた。さらに使用される温度環境も70℃〜90℃
以上と高くなつてきており、この温度ストレスに耐え長
寿命・高信頼度が要求されるようになつてきた。
従来のものは上記の構成であるので、前記MIC回路パタ
ーンに要求される条件、つまり高い温度ストレス環境下
において長寿命・高信頼度を確保し、厳しいパターン精
度を得ることは、以下の理由により困難であるという問
題があつた。
ーンに要求される条件、つまり高い温度ストレス環境下
において長寿命・高信頼度を確保し、厳しいパターン精
度を得ることは、以下の理由により困難であるという問
題があつた。
まず、厳しいパターン精度を得るにはCr−Auなどへ膜構
成でしか実現されないが、この膜構成では、MIC回路の
実装工程にて使用する半田、例えばIn−Pb、In−Pb−A
g、Sn−Pbなど半田と拡散を起こし高温度ストレス環境
下では十分な信頼性を保つことは出来ない。
成でしか実現されないが、この膜構成では、MIC回路の
実装工程にて使用する半田、例えばIn−Pb、In−Pb−A
g、Sn−Pbなど半田と拡散を起こし高温度ストレス環境
下では十分な信頼性を保つことは出来ない。
次に、Cr−Cu−Auの膜構成では、実装工程にて使用する
半田材での拡散は起こらず高温度ストレス環境下でも十
分な信頼性は得られるが、この膜構成においてはウエツ
トエツチング時、Cu−Au接合によつて生ずる電気化学エ
ネルギーの差によりCu膜が大幅にサイドエツチングがお
こり、要求されるパターニング精度を満たすことは出来
ない。
半田材での拡散は起こらず高温度ストレス環境下でも十
分な信頼性は得られるが、この膜構成においてはウエツ
トエツチング時、Cu−Au接合によつて生ずる電気化学エ
ネルギーの差によりCu膜が大幅にサイドエツチングがお
こり、要求されるパターニング精度を満たすことは出来
ない。
本発明は以上の問題を解決するためになされたものであ
り、高温度ストレス環境下において長寿命・高信頼度が
得られるCr−Cu−Au膜構成、またCr−Cu−Ni−Au膜構成
でのパターニング方法を提供することを目的とする。
り、高温度ストレス環境下において長寿命・高信頼度が
得られるCr−Cu−Au膜構成、またCr−Cu−Ni−Au膜構成
でのパターニング方法を提供することを目的とする。
この発明に係わるマイクロ波IC基板の製造方法は、絶縁
性基板上にクロム薄膜を形成する工程と、上記クロム薄
膜に隣接して銅薄膜を形成する工程と、上記銅薄膜に隣
接して所定のパターンのレジスト膜を形成する工程と、
上記レジスト膜の膜厚よりも小さい範囲内において、上
記所定のパターンにおける上記銅薄膜に隣接して電気め
っき方により銅めっき層を形成し、この銅めっき層上に
金めっき層を形成する工程と、上記所定のパターンのレ
ジスト膜を除去し、この除去によって露出された銅薄膜
及びこの銅薄膜に隣接する部分のクロム薄膜をウエット
エッチングにより除去してマイクロ波ICパターンを形成
する工程とからなるものである。
性基板上にクロム薄膜を形成する工程と、上記クロム薄
膜に隣接して銅薄膜を形成する工程と、上記銅薄膜に隣
接して所定のパターンのレジスト膜を形成する工程と、
上記レジスト膜の膜厚よりも小さい範囲内において、上
記所定のパターンにおける上記銅薄膜に隣接して電気め
っき方により銅めっき層を形成し、この銅めっき層上に
金めっき層を形成する工程と、上記所定のパターンのレ
ジスト膜を除去し、この除去によって露出された銅薄膜
及びこの銅薄膜に隣接する部分のクロム薄膜をウエット
エッチングにより除去してマイクロ波ICパターンを形成
する工程とからなるものである。
この発明によるパターニング方法では、Au膜のウエツト
エツチングは必要とせず、さらにウエツトエツチング工
程は薄膜のCr−Cuのみで、エツチング時間は短かくサイ
ドエツチングは生じないので、高精度のパターニングが
容易に得られる。
エツチングは必要とせず、さらにウエツトエツチング工
程は薄膜のCr−Cuのみで、エツチング時間は短かくサイ
ドエツチングは生じないので、高精度のパターニングが
容易に得られる。
以下、この発明の一実施例を図により説明する。第１図
において、セラミック（例えばアルミナ）基板（１）上
に、真空蒸着装置により、Cr薄膜（２）、Cu薄膜（３）
を形成する。その膜厚は、例えばCr薄膜0.05μm,Cu薄膜
0.1μｍである。
において、セラミック（例えばアルミナ）基板（１）上
に、真空蒸着装置により、Cr薄膜（２）、Cu薄膜（３）
を形成する。その膜厚は、例えばCr薄膜0.05μm,Cu薄膜
0.1μｍである。
次に、Cr−Cu薄膜上にポジタイプのホトレジスト（４）
（例えばAZ−4602A（商品名））を塗布し、露光・現像
を行ない、第２図に示した所望パターンと反転したレジ
ストパターンを形成させる。この場合、ホトレジスト膜
（４）は、必要導体膜厚より約1.5倍から２倍の膜厚が
必要となる。
（例えばAZ−4602A（商品名））を塗布し、露光・現像
を行ない、第２図に示した所望パターンと反転したレジ
ストパターンを形成させる。この場合、ホトレジスト膜
（４）は、必要導体膜厚より約1.5倍から２倍の膜厚が
必要となる。
ホトレジスト膜（４）に覆われていないCr−Cu膜
（２）、（３）、つまり所望パターンに電気メツキによ
り銅Cu及び金Auを成膜する。
（２）、（３）、つまり所望パターンに電気メツキによ
り銅Cu及び金Auを成膜する。
その膜厚は、例えばCu膜の場合3.5μｍ〜4.0μｍ、Au膜
は1.0μｍ〜1.5μｍである。
は1.0μｍ〜1.5μｍである。
その状態を第３図に示す。
次にホトレジスト膜（４）をレジスト剥離液で除去し、
MIC回路パターンに不必要なCr−Cu膜を露出させ、そし
てCr−Cu薄膜（２）、（３）をウエツトエツチングによ
り除去させる。この場合、電気メツキにより形成された
Cuメツキ膜（５）は、このCuメツキ膜（５）上に形成さ
れたAuメツキ膜（６）がレジストの役割を果たす為にエ
ツチングはされない。この最終のパターンを第４図に示
す。
MIC回路パターンに不必要なCr−Cu膜を露出させ、そし
てCr−Cu薄膜（２）、（３）をウエツトエツチングによ
り除去させる。この場合、電気メツキにより形成された
Cuメツキ膜（５）は、このCuメツキ膜（５）上に形成さ
れたAuメツキ膜（６）がレジストの役割を果たす為にエ
ツチングはされない。この最終のパターンを第４図に示
す。
以上、記したパターニング方法で行なえば、例えばCr−
Cu−Au膜構成においてもライン幅70μｍ、ギヤツプ幅50
μｍに対して寸法公差±３μｍを容易に得られるように
なつた。
Cu−Au膜構成においてもライン幅70μｍ、ギヤツプ幅50
μｍに対して寸法公差±３μｍを容易に得られるように
なつた。
さらに、高密度なライン幅・ギヤツプ幅においても同様
なパターニング精度で得られる。
なパターニング精度で得られる。
なお、上記実施例にではCr−Cu−Auの膜構成としたが、
Cr−Cu−Ni−Au、さらにCr−Cu−Rn−Auなどの他の金属
膜構成においても上記実施例と同様の効果が得られる。
Cr−Cu−Ni−Au、さらにCr−Cu−Rn−Auなどの他の金属
膜構成においても上記実施例と同様の効果が得られる。
以上のようにこの発明によれば銅薄膜に隣接して所定の
パターンのレジスト膜を形成し、上記レジスト膜の膜厚
よりも小さい範囲内において、上記所定のパターンにお
ける上記銅薄膜に隣接して電気めっき法により銅めっき
層を形成し、さらにこの銅めっき層上に金めっき層を形
成し、上記所定のパターンのレジスト膜を除去した後、
この除去によって露出された銅薄膜及びこの銅薄膜に隣
接する部分のクロム薄膜をウエットエッチングにより除
去してマイクロ波ICパターンを形成するので、銅めっき
層上に形成された金めっき層に対してウエットエッチン
グをする必要がなく、またウエットエッチングの工程も
クロム薄膜及び銅薄膜の除去のみに対して行なうためサ
イドエッチングが生じ難く、パターン精度の高い、即ち
ライン幅及びギャップ幅に対する寸法公差が小さいマイ
クロ波ICパターンを形成することができるという効果を
奏する。
パターンのレジスト膜を形成し、上記レジスト膜の膜厚
よりも小さい範囲内において、上記所定のパターンにお
ける上記銅薄膜に隣接して電気めっき法により銅めっき
層を形成し、さらにこの銅めっき層上に金めっき層を形
成し、上記所定のパターンのレジスト膜を除去した後、
この除去によって露出された銅薄膜及びこの銅薄膜に隣
接する部分のクロム薄膜をウエットエッチングにより除
去してマイクロ波ICパターンを形成するので、銅めっき
層上に形成された金めっき層に対してウエットエッチン
グをする必要がなく、またウエットエッチングの工程も
クロム薄膜及び銅薄膜の除去のみに対して行なうためサ
イドエッチングが生じ難く、パターン精度の高い、即ち
ライン幅及びギャップ幅に対する寸法公差が小さいマイ
クロ波ICパターンを形成することができるという効果を
奏する。
第１図はこの発明の一実施例による、メツキ導体膜を示
す断面図、第２図は必要パターンと逆転させたホトレジ
スト膜を示す断面図、第３図は、必要パターン上にCu−
Auメツキを施したことを示す断面図、第４図は、最終の
パターンを示す断面図である。 図中、（１）はセラミツク基板、（２）はCr薄膜、
（３）はCu薄膜、（４）はホトレジスト膜パターン、
（５）はCuメツキ膜、（６）はAuメツキ膜を示す。 なお、図中同一符号は同一又は相当部分を示す。
す断面図、第２図は必要パターンと逆転させたホトレジ
スト膜を示す断面図、第３図は、必要パターン上にCu−
Auメツキを施したことを示す断面図、第４図は、最終の
パターンを示す断面図である。 図中、（１）はセラミツク基板、（２）はCr薄膜、
（３）はCu薄膜、（４）はホトレジスト膜パターン、
（５）はCuメツキ膜、（６）はAuメツキ膜を示す。 なお、図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】絶縁性基板上にクロム薄膜を形成する工程
と、上記クロム薄膜に隣接して銅薄膜を形成する工程
と、上記銅薄膜に隣接して所定のパターンのレジスト膜
を形成する工程と、上記レジスト膜の膜厚よりも小さい
範囲内において、上記所定のパターンにおける上記銅薄
膜に隣接して電気めっき法により銅めっき層を形成し、
この銅めっき層上に金めっき層を形成する工程と、上記
所定のパターンのレジスト膜を除去し、この除去によっ
て露出された銅薄膜及びこの銅薄膜に隣接する部分のク
ロム薄膜をウエットエッチングにより除去してマイクロ
波ICパターンを形成する工程とを備えたことを特徴とす
るマイクロ波IC基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61292178A JPH0770638B2 (ja) | 1986-12-08 | 1986-12-08 | マイクロ波ｉｃ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61292178A JPH0770638B2 (ja) | 1986-12-08 | 1986-12-08 | マイクロ波ｉｃ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63143848A JPS63143848A (ja) | 1988-06-16 |
| JPH0770638B2 true JPH0770638B2 (ja) | 1995-07-31 |
Family
ID=17778569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61292178A Expired - Lifetime JPH0770638B2 (ja) | 1986-12-08 | 1986-12-08 | マイクロ波ｉｃ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770638B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2745557B2 (ja) * | 1988-09-13 | 1998-04-28 | 日新電機株式会社 | メタライズ膜およびその形成方法 |
| JPH03108797A (ja) * | 1989-09-22 | 1991-05-08 | Ngk Spark Plug Co Ltd | 多層配線基板およびその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52131159A (en) * | 1976-04-26 | 1977-11-02 | Nippon Electric Co | Electronic circuit substrate |
| JPS59225589A (ja) * | 1983-06-07 | 1984-12-18 | 日本電気株式会社 | 多層セラミツク回路基板の製造方法 |
| JPS61247097A (ja) * | 1985-04-24 | 1986-11-04 | 株式会社日立製作所 | 半導体装置 |
-
1986
- 1986-12-08 JP JP61292178A patent/JPH0770638B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63143848A (ja) | 1988-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |