JPS5967649A - 多層配線の製造方法 - Google Patents
多層配線の製造方法Info
- Publication number
- JPS5967649A JPS5967649A JP17766482A JP17766482A JPS5967649A JP S5967649 A JPS5967649 A JP S5967649A JP 17766482 A JP17766482 A JP 17766482A JP 17766482 A JP17766482 A JP 17766482A JP S5967649 A JPS5967649 A JP S5967649A
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- JP
- Japan
- Prior art keywords
- wiring
- insulating film
- layer
- protrusion
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明に、多層配線の製造方法の改良に関するものであ
る。
る。
近来の半導体装１ｔＶｃおいてに、集積化技術が進み、
それにともなって半導体素子間ｔ′屯景気的接続する配
線数が増加する傾向にあり、七ｔ′１．ケ一層で形成す
ると面積が増大してし１う。七の利策として、現在にお
いては、多層配線構造に採用した半導体装置が使用され
ている。
それにともなって半導体素子間ｔ′屯景気的接続する配
線数が増加する傾向にあり、七ｔ′１．ケ一層で形成す
ると面積が増大してし１う。七の利策として、現在にお
いては、多層配線構造に採用した半導体装置が使用され
ている。
このような多層配線構造ｒ得るためには、一般に次のよ
うな方法がとられている。１ず、半導体基板１Ｃ薄い絶
縁膜を弁して下部配線（第１層配線）會形成し、その後
に第１絶縁膜ケ形成し、下部配線と後に形成される上部
配線（第２層配線）との接続１４１９分の第１絶縁膜に
連絡孔（以下、スルーホールという）ｈエツチングによ
って形Ｊ戎し、その後に上部配線音形成していた。
うな方法がとられている。１ず、半導体基板１Ｃ薄い絶
縁膜を弁して下部配線（第１層配線）會形成し、その後
に第１絶縁膜ケ形成し、下部配線と後に形成される上部
配線（第２層配線）との接続１４１９分の第１絶縁膜に
連絡孔（以下、スルーホールという）ｈエツチングによ
って形Ｊ戎し、その後に上部配線音形成していた。
前記エツチング方法とじては、等方性のウエツ）（Ｗθ
ｔ）エツチングによる方法と、異方性のドライ（Ｄｒｙ
）エツチングによる方法とかあった。
ｔ）エツチングによる方法と、異方性のドライ（Ｄｒｙ
）エツチングによる方法とかあった。
一方、半導体装置の集＃ｉ密度ケ＾め工うとした場合、
おのずから各配線の寸法、スルーホールの寸法ケ縮小す
る必要がある。しかしながら、前記ウエントエッチング
による方法でｔユ、スルーホール径が必要以上に大きく
なり、商乗積化には限度があり、前記ドライエツチング
による方法でにスルーホール径は小ちくできるがスルー
ホールに急峻な段差が生じ、上部配線の仇着が困難にな
るという欠点があった。
おのずから各配線の寸法、スルーホールの寸法ケ縮小す
る必要がある。しかしながら、前記ウエントエッチング
による方法でｔユ、スルーホール径が必要以上に大きく
なり、商乗積化には限度があり、前記ドライエツチング
による方法でにスルーホール径は小ちくできるがスルー
ホールに急峻な段差が生じ、上部配線の仇着が困難にな
るという欠点があった。
また、下部配線とスルーホールのズレによってフレパス
段差、部が発生し、この部分での上部配線の被着が極め
て困難Ｖこなるという欠点がめった。
段差、部が発生し、この部分での上部配線の被着が極め
て困難Ｖこなるという欠点がめった。
１だ、従来の多層配線構造においては、スルーホールの
大きさよりも、スルーホール上部に形成する上部配線面
積全充分大きくし、下部配線が露出しないようにするこ
とが要求されている。このために、集積密度ｒ元分に向
上することができないという欠点があった。
大きさよりも、スルーホール上部に形成する上部配線面
積全充分大きくし、下部配線が露出しないようにするこ
とが要求されている。このために、集積密度ｒ元分に向
上することができないという欠点があった。
本発明の目的は、前記欠点ｒ除去し、篩集積化に適しか
つ、４ｇ頼件の高粘多ｊｖ配線の製造方法盆提供するこ
とにある。
つ、４ｇ頼件の高粘多ｊｖ配線の製造方法盆提供するこ
とにある。
以下、実施■とともに、本発明の詳細な説明する。
なお、全図において、同様のＩａ能ケＭするものは同一
記号ン付けである。
記号ン付けである。
駆１図〜第６図は、本発明の一実施例の各製造工作にお
ける半導体装置の臼枡りＩ面図であり、第７図〜第９図
は、本実施例の続きであって第６図以後に行われる名Ｖ
造工程における半導体装置の力［面図であり、第６図の
ｘ −ｘ’における断面図である。ｌた、第１０図に、
第９区１０Ｙ−Ｙ’における断面図である。本実施しリ
は、下部配線と上部配線ｒ有する２層配線溝造の半導体
装置について説明する。
ける半導体装置の臼枡りＩ面図であり、第７図〜第９図
は、本実施例の続きであって第６図以後に行われる名Ｖ
造工程における半導体装置の力［面図であり、第６図の
ｘ −ｘ’における断面図である。ｌた、第１０図に、
第９区１０Ｙ−Ｙ’における断面図である。本実施しリ
は、下部配線と上部配線ｒ有する２層配線溝造の半導体
装置について説明する。
第１図に示すように、半導体基板Ｉｆ用意する。
この基板は例えば、シリコン単結晶からなる半導体基板
ｌに拡散１６）などの半導体素子（図示していない）ｒ
形成し、それと同時または、七の前傾に前記半導体基板
１上に二酸化シリコン（ＳｔＯ，）等の絶縁膜２ケ形成
することによりイ０られる。該絶縁膜２のＩＦ！妊の３
５００Ａ程１隻で良い。
ｌに拡散１６）などの半導体素子（図示していない）ｒ
形成し、それと同時または、七の前傾に前記半導体基板
１上に二酸化シリコン（ＳｔＯ，）等の絶縁膜２ケ形成
することによりイ０られる。該絶縁膜２のＩＦ！妊の３
５００Ａ程１隻で良い。
前記絶縁膜２上に、第２図に示すように、真空蒸着によ
ってアルミニウム（Ａｔ）の第１層部３０１に形成し、
その上に前記アルミニウムＬりもエツチング速度の遅い
タングステン−チタン合金（ＴＩＷ）よりなる第２層部
３０２ケ形成し、さらに、この上にアルミニウムよりな
る第３層部３０３を形ｊ戎し、上記３者（３０Ｌ、３０
２゜３０３）によって第１配線Ｎ３（下部配腺層）？構
成する。前記第１層部３０１お↓び第３層部３０３の族
１ソとしてｔよ、しＩＪえば、１μｍ程度で良く、形Ｉ
ｌｊ、虎度に３００〜４ＬＩＯＣ程度で良い。ｌた、前
記第２＃ｉ部３０２は、タングステン−チタン合金紮使
用したが、第３層部３０３１に選択的にエツチングする
場合に第３層部３０３↓υもエツチング速度の遅い材料
、ｈａえば、モリブデン（Ｍｏ ） 、銅（Ｏｕ）等音
便用しても良い。この第２層部３０２の膜ＩＱは、エツ
チング条件、膜制料によって異なるが、本実施列におい
ては０．１〜０．２μｍ程度で良い。
ってアルミニウム（Ａｔ）の第１層部３０１に形成し、
その上に前記アルミニウムＬりもエツチング速度の遅い
タングステン−チタン合金（ＴＩＷ）よりなる第２層部
３０２ケ形成し、さらに、この上にアルミニウムよりな
る第３層部３０３を形ｊ戎し、上記３者（３０Ｌ、３０
２゜３０３）によって第１配線Ｎ３（下部配腺層）？構
成する。前記第１層部３０１お↓び第３層部３０３の族
１ソとしてｔよ、しＩＪえば、１μｍ程度で良く、形Ｉ
ｌｊ、虎度に３００〜４ＬＩＯＣ程度で良い。ｌた、前
記第２＃ｉ部３０２は、タングステン−チタン合金紮使
用したが、第３層部３０３１に選択的にエツチングする
場合に第３層部３０３↓υもエツチング速度の遅い材料
、ｈａえば、モリブデン（Ｍｏ ） 、銅（Ｏｕ）等音
便用しても良い。この第２層部３０２の膜ＩＱは、エツ
チング条件、膜制料によって異なるが、本実施列におい
ては０．１〜０．２μｍ程度で良い。
前記第１配線層３上に、ホトレジス）ｈ形成し、第３図
に示すように、第１配線（下部配線）音形成するための
ホトレジパターン４Ｌ、４２．４３７形成する。このホ
トレジパターン４１，４２゜４３は、列えば、集積回路
の論理回路間の接続ｒする配線パターンの形成であり、
第３図はその一部ヶ示している。このホトレジパターン
４１゜４２．４３ｉマスクとして、ドライエッチングケ
用いて、第４図に示すように、第１配線３１゜３２．３
３７形成し、ホトレジパターン４１゜４２．４３に除去
する。前記ドライエツチングに、塙晃糸、フッ素糸また
は相方の組合せによって１度にエツチングしても良し、
第２層部３０２のエツチング条件全変化させてもよい。
に示すように、第１配線（下部配線）音形成するための
ホトレジパターン４Ｌ、４２．４３７形成する。このホ
トレジパターン４１，４２゜４３は、列えば、集積回路
の論理回路間の接続ｒする配線パターンの形成であり、
第３図はその一部ヶ示している。このホトレジパターン
４１゜４２．４３ｉマスクとして、ドライエッチングケ
用いて、第４図に示すように、第１配線３１゜３２．３
３７形成し、ホトレジパターン４１゜４２．４３に除去
する。前記ドライエツチングに、塙晃糸、フッ素糸また
は相方の組合せによって１度にエツチングしても良し、
第２層部３０２のエツチング条件全変化させてもよい。
次に、全面にホトレジス）ｋ形成し、第５図に示す工う
に、後の工程で形成δｎる第２配線（上部配線）と石気
的に接続する鎮１配線３２の接続部分（スルーホール内
の導屯部となる部分）のホトレジパターン５ｒ残して、
餞のホトレジストは除去する。この工程の後に、フッ素
禾のドライエンチングによって全面ンエッチングし、ホ
トレジパターン５ケ除去すると、第６図に示すようにな
る。第６図において、除去さｎたものに、第１配線ａｔ
、ａａの第３層部３１３，３３３と第１配＋Ｖｌｉ！３
２のマスクさｎた以外の第３層部３２３である。第Ｌ１
８Ｉ己純３１，３２．３３の第１層部３１１゜３２１
、３３１に、第２層部３Ｌ２．３２２゜３３２か前記エ
ンチングのストツパとなり、均一的に平坦化ちれた第１
配線となる。
に、後の工程で形成δｎる第２配線（上部配線）と石気
的に接続する鎮１配線３２の接続部分（スルーホール内
の導屯部となる部分）のホトレジパターン５ｒ残して、
餞のホトレジストは除去する。この工程の後に、フッ素
禾のドライエンチングによって全面ンエッチングし、ホ
トレジパターン５ケ除去すると、第６図に示すようにな
る。第６図において、除去さｎたものに、第１配線ａｔ
、ａａの第３層部３１３，３３３と第１配＋Ｖｌｉ！３
２のマスクさｎた以外の第３層部３２３である。第Ｌ１
８Ｉ己純３１，３２．３３の第１層部３１１゜３２１
、３３１に、第２層部３Ｌ２．３２２゜３３２か前記エ
ンチングのストツパとなり、均一的に平坦化ちれた第１
配線となる。
第７図に、第６図のＸ−Ｘ’における断面図である。第
６図の工程の後に、第７図に示すように、プレーナ型バ
イアススパッタ技術に↓って、全面に二酸化シリコンの
絶縁膜６紮形成する。このプレーナ型バイアススパッタ
技術は、絶縁膜６ゲ蓄槙するか、アルゴン（Ａｒ）雰囲
気中でクロー放屯ｒ発生するので、分離したアルゴンイ
オン（Ａｒ＋）か発生し、絶縁膜６ｔエツチングする作
用がある。このエンチング作用は、平坦部における影Ｖ
は少ないが、架１］」部あるいは角部分におけるエツチ
ング作用は著しく、絶縁膜６の蓄積よりも強くなる。従
って、図に示す工うに、ａ〜ｄ段階に進むにつれ突出部
が縮小化さｔｔｓ ｅ段階においては平坦化きれる。
６図の工程の後に、第７図に示すように、プレーナ型バ
イアススパッタ技術に↓って、全面に二酸化シリコンの
絶縁膜６紮形成する。このプレーナ型バイアススパッタ
技術は、絶縁膜６ゲ蓄槙するか、アルゴン（Ａｒ）雰囲
気中でクロー放屯ｒ発生するので、分離したアルゴンイ
オン（Ａｒ＋）か発生し、絶縁膜６ｔエツチングする作
用がある。このエンチング作用は、平坦部における影Ｖ
は少ないが、架１］」部あるいは角部分におけるエツチ
ング作用は著しく、絶縁膜６の蓄積よりも強くなる。従
って、図に示す工うに、ａ〜ｄ段階に進むにつれ突出部
が縮小化さｔｔｓ ｅ段階においては平坦化きれる。
本実施しリでは、絶縁膜６【１．５μｍ程度形成するこ
とｉ／ｃより平坦化さｉする。
とｉ／ｃより平坦化さｉする。
第７図の工程の後に、第８図に示す↓うに、フッ素系の
ドライエツチングによって全面？エツチングし、第１配
称３２の第３層部３２３の上面部分ｙ ｏ、 ｔμｍ程
度露串６せる。
ドライエツチングによって全面？エツチングし、第１配
称３２の第３層部３２３の上面部分ｙ ｏ、 ｔμｍ程
度露串６せる。
この後に、第９図に示す工うに、アルミニウムの第２配
線７ケ真空蒸着およびパターン技術によって形成し、そ
の上に、二酸化シリコンの絶縁膜８ｒプレーナ型バイア
ススノくツク技術によって形成する。ｉｉＪ ＝己絶縁
膜８は、ナイトライド（Ｓ１３Ｎ４ ）Ｊたにリンガ
ラスでもよい。これによって、本実飽列の半導体装置は
完成する。なお、第９図のＹ−Ｙ’における断面図ヶ第
１０図に示す。この図からも明らかなように、各配線間
の絶縁膜は平坦化されている。
線７ケ真空蒸着およびパターン技術によって形成し、そ
の上に、二酸化シリコンの絶縁膜８ｒプレーナ型バイア
ススノくツク技術によって形成する。ｉｉＪ ＝己絶縁
膜８は、ナイトライド（Ｓ１３Ｎ４ ）Ｊたにリンガ
ラスでもよい。これによって、本実飽列の半導体装置は
完成する。なお、第９図のＹ−Ｙ’における断面図ヶ第
１０図に示す。この図からも明らかなように、各配線間
の絶縁膜は平坦化されている。
なお、本発明は、前記実施し１」に限定されることなく
その要旨ケ変ψしない範囲において、独々変更し得るこ
とば勿論である。列えば、前Ｈｒ２実施列に２層配線ｆ
ｉｌ造の半導体装直について説明したが、３層以上の多
層配＃ｊ！構造の半導体装置でも同様にして形成できる
。ブた、ｎＨピ実施レしは、配線材料としてアルミニウ
ムｒ用いたが、多結晶シリコンなどの配線月利を用りて
も良い。
その要旨ケ変ψしない範囲において、独々変更し得るこ
とば勿論である。列えば、前Ｈｒ２実施列に２層配線ｆ
ｉｌ造の半導体装直について説明したが、３層以上の多
層配＃ｊ！構造の半導体装置でも同様にして形成できる
。ブた、ｎＨピ実施レしは、配線材料としてアルミニウ
ムｒ用いたが、多結晶シリコンなどの配線月利を用りて
も良い。
以上６兄明したように、本発明によれば、下部配線と上
部配線の電気的接続か逸確に形成８ル、かつ、接続部分
の面積ｒ下部配線面積と四橡の寸法で形成できる。従っ
て、配線パターンに宗裕かできるので尚果狽化に適し、
かつ、下部配線と上部配線とｔ電気的に接続的に接続す
る部分のイ６頼性が向上した多層配Ｉｖｉ！？ｒ提供下
ることができる。
部配線の電気的接続か逸確に形成８ル、かつ、接続部分
の面積ｒ下部配線面積と四橡の寸法で形成できる。従っ
て、配線パターンに宗裕かできるので尚果狽化に適し、
かつ、下部配線と上部配線とｔ電気的に接続的に接続す
る部分のイ６頼性が向上した多層配Ｉｖｉ！？ｒ提供下
ることができる。
１だ、下部配線にエツチングのストツパｋ ｅ＆ Ｉｒ
ｊたことにより、下部配線２ ％Ｅｌ −Ｕこエツチン
グすることができる。
ｊたことにより、下部配線２ ％Ｅｌ −Ｕこエツチン
グすることができる。
互た、各自己線間に形成芒れる絶縁膜が平坦化きれるた
めに絶縁膜の突出はなくなる。従って、突出部分での配
線の被着の問題かなくなり、多層配侠紮容易にできる。
めに絶縁膜の突出はなくなる。従って、突出部分での配
線の被着の問題かなくなり、多層配侠紮容易にできる。
ざらに、下部配線との接続部上の上部配糾面積ン縮小す
ることかでき、集積度ヶ向上することができる。
ることかでき、集積度ヶ向上することができる。
第７図〜第９図Ｑユ、本発明の一実施ρりの各製造工程
における半導体装置の余１親（す１面図であり、第７図
〜第９図に、本冥施列のＵ＠であって第６図以後に行わ
れる各製造工程における半導体装置の断面図であり、第
６図のＸ−Ｘ’Ｖｃ赴ける断面図である。 第１０図に、第９図のＹ−Ｙ’における断面図である。 ｌ・・・半導体基板、２．６．８・・・絶縁膜、３・・
・第１配線層、３Ｌ、３２．３３・・・第１配線、３０
１゜３１１．３２１．３３１・・・第１層部、３０２゜
３１２．３２２．３３２・・・第２層部、３０３゜３１
３．３２３，３３３・・・第３層部、５，４１゜４２．
４３・・・ホトレジストパターン、７・・・ｍ ２ 配
線。 第 ３ 図 第 ４ 図 第 ５ 図
における半導体装置の余１親（す１面図であり、第７図
〜第９図に、本冥施列のＵ＠であって第６図以後に行わ
れる各製造工程における半導体装置の断面図であり、第
６図のＸ−Ｘ’Ｖｃ赴ける断面図である。 第１０図に、第９図のＹ−Ｙ’における断面図である。 ｌ・・・半導体基板、２．６．８・・・絶縁膜、３・・
・第１配線層、３Ｌ、３２．３３・・・第１配線、３０
１゜３１１．３２１．３３１・・・第１層部、３０２゜
３１２．３２２．３３２・・・第２層部、３０３゜３１
３．３２３，３３３・・・第３層部、５，４１゜４２．
４３・・・ホトレジストパターン、７・・・ｍ ２ 配
線。 第 ３ 図 第 ４ 図 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、基板上に第１配線を形成する工程と、第１配線の一
部會除去して突出部を形成する工程と、該突出部の上面
部が露出Ｔるように絶縁膜を形成する工程と、露出した
前記突出部と接続するように第２配勝ン形成する工程ｒ
備えたことを特徴とした多層配線の製造方法。 ２ 基板上に第１配線ｒ形成する工程と、第１配線の一
部ケ除去して突出部紮形成する工程と、該突出部の上面
部が露出するように絶縁膜會形成する工程と、露出した
前記突出部と接続するように第２配ｆｆＭｋ形成する工
程とからなる多層配線の製造方法であって、前ｉじ第１
配線を複数層にし、かつ、エツチング速度の異なる配線
材料の組み合せによって構成することｋＩ！！ｆ徴とし
た多層配線の製造方法。 ３、基板上に第１配線を形成する工程と、第１配線の一
部ｒ除去して突出部音形成する工程と、該突出部の上面
部が露出するように絶縁膜を形成する工程と、露出した
前記突出部と接続する工うに第２配線勿形成する工程と
からなる多層配線の製造方法であって、前記第１配線を
複ｖ層にし、かつ、エツチング速度の異なる配線材料の
組み合せによって構成し、さらに前記第１層配線ｒエツ
チング技術によって形成したこと盆特徴とした多層配線
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17766482A JPS5967649A (ja) | 1982-10-12 | 1982-10-12 | 多層配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17766482A JPS5967649A (ja) | 1982-10-12 | 1982-10-12 | 多層配線の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5967649A true JPS5967649A (ja) | 1984-04-17 |
Family
ID=16034943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17766482A Pending JPS5967649A (ja) | 1982-10-12 | 1982-10-12 | 多層配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5967649A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057650A (ja) * | 1983-06-16 | 1985-04-03 | プレツシ− オ−バ−シ−ズ リミテツド | 積層構造体の形成法 |
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-
1982
- 1982-10-12 JP JP17766482A patent/JPS5967649A/ja active Pending
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